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KR100602122B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR100602122B1
KR100602122B1 KR1020040101044A KR20040101044A KR100602122B1 KR 100602122 B1 KR100602122 B1 KR 100602122B1 KR 1020040101044 A KR1020040101044 A KR 1020040101044A KR 20040101044 A KR20040101044 A KR 20040101044A KR 100602122 B1 KR100602122 B1 KR 100602122B1
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Abstract

본 발명의 목적은 모트 및 역협폭효과 불량을 방지하면서 게이트와 소오스 및 드레인 영역 표면에 존재하는 산소를 완전히 제거하여 게이트와 소오스 및 드레인 영역의 저항 특성 저하를 효과를 방지할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
본 발명의 목적은 소자 분리막이 형성된 제 1 도전형 반도체 기판 상에 게이트 절연막과 게이트를 순차적으로 형성하는 단계; 게이트 양측의 기판 내에 제 2 도전형 LDD 영역을 형성하는 단계; 기판 상에 산화막과 질화막을 순차적으로 형성하는 단계; 게이트 및 기판 상의 산화막이 노출되도록 질화막을 식각하여 게이트 양 측벽에 질화막 스페이서를 형성하는 단계; 기판으로 고농도 불순물을 이온주입하여 스페이서 양측의 기판 내에 제 2 도전형 소오스 및 드레인 영역을 형성하는 단계; 게이트 및 기판 표면의 산화막을 제거하여 게이트와 소오스 및 드레인 영역의 상부 표면을 노출시키는 단계; 노출된 게이트와 소오스 및 드레인 영역의 표면을 일부 제거하는 단계; 및 게이트와 소오스 및 드레인 영역 상부에 실리사이드층을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
트랜지스터, 실리사이드층, 산소 노크-온 효과, 모트, 스크린

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
도 1a 내지 도 1c는 종래 반도체 소자의 제조방법을 설명하기 위한 순차적 공정 단면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 순차적 공정 단면도.
도 3은 본 발명의 실시예에 따른 반도체 소자의 게이트 저항과 종래 반도체 소자의 게이트 저항을 와이블 분포로 나타낸 도면.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 모스(MOS; Metal Oxide Silicon) 트랜지스터 제조방법에 관한 것이다.
일반적으로, MOS 트랜지스터는 반도체 기판 상에 형성된 게이트 절연막, 게이트 및 기판 내에 형성된 소오스 및 드레인 영역으로 이루어지며, 게이트 하부의 기판에서 형성되는 채널에 따라 P 채널(P형)과 N 채널(N형)으로 구분된다.
또한, 최근에는 반도체 소자의 고속화에 따라 MOS 트랜지스터의 게이트 저항 및 소오스/드레인 영역의 콘택 저항이 증가하여 동작속도가 저하되는 것을 방지하 기 위해, 게이트 및 소오스/드레인 영역 상부에 실리사이드층을 형성하는 방법이 널리 적용되고 있다.
실리사이드층은 별도의 마스크를 사용하는 것 없이 게이트 및 소오스/드레인 영역 상부에만 선택적으로 실리사이드 반응이 이루어지는 자기정렬실리사이드(self aligned silicide), 이른 바 샐리사이드(SALICIDE) 공정에 의해 형성한다.
이러한 종래 반도체 소자의 모스 트랜지스터 제조방법을 도 1a 내지 도 1c를 참조하여 설명한다.
도 1a에 도시된 바와 같이, 반도체 기판(10)에 공지된 얕은 트렌치 소자분리(Shallow Trench Isolation; STI) 기술에 의해 소자 분리막(11)을 형성하고, 기판(10) 상에 게이트 절연막(12)을 형성한다. 여기서, 기판(10)은 실리콘(Si) 기판이다. 그 다음, 게이트 절연막(12) 상에 폴리실리콘막을 증착하고 폴리실리콘막 상에 포토리소그라피에 의해 포토레지스트 패턴(미도시)을 형성한다. 그 후, 포토레지스트 패턴을 마스크로 하여 폴리실리콘막을 식각하여 게이트(13)를 형성하고, 공지된 방법에 의해 포토레지스트 패턴을 제거한다.
그 다음, 게이트(13)를 덮도록 기판 전면 상에 제 1 산화막(미도시)을 형성하고, 기판(10)으로 기판(10)과 동일한 도전형의 불순물을 이온주입하여 게이트(13) 양측의 기판(10)에 포켓(pocket) 영역(14)을 형성한다. 예컨대, 기판(10)이 P형이면 P형 불순물을 이온주입하고, 기판(10)이 N형이면 N형 불순물을 이온주입한다. 그 후, 기판(10)으로 기판(10)과 반대 도전형의 저농도 불순물을 이온주입하여 게이트(13) 양측의 기판(10)에 엘디디(LDD; Lightly Doped Drain) 영역(15)을 형성한다. 예컨대, 기판(10)이 P형이면 N형 불순물을 이온주입하고, 기판(10)이 N형이면 P형 불순물을 이온주입한다.
여기서, 제 1 산화막은 이온주입 시 기판(10)의 손상을 방지하기 위한 스크린(screen)막으로서 작용한다. 그리고, 포켓 영역(14)은 LDD 영역(15) 보다 깊게 형성되어 LDD 영역(15) 주변의 기판(10) 농도를 채널 영역보다 높게 함으로써 단채널 효과(short channel effect)를 억제하는 작용을 한다.
그 다음, 게이트(13)를 덮도록 기판 전면 상에 제 2 산화막(16)을 증착하고, 제 2 산화막(16) 상에 질화막을 증착한 후, 기판(10) 상의 제 2 산화막(16)이 노출되도록 질화막을 에치백(etch-back)하여 게이트(13) 양 측벽에 질화막 스페이서(17)를 형성한다. 여기서, 게이트(13)를 둘러싸는 제 2 산화막(16)은 질화막 스페이서(17)에 대한 버퍼(buffer)로서 작용하고, 기판(10) 상에 잔류하는 제 2 산화막(16)은 후속 이온주입 시 스크린막으로서 작용한다. 그 다음, 기판(10)으로 기판(10)과 반대 도전형의 고농도 불순물을 이온주입하여 스페이서(17) 양측의 기판(10) 내에 소오스 및 드레인 영역(18)을 형성한다.
도 1b에 도시된 바와 같이, 게이트(13) 상부 및 기판(10) 상의 제 2 산화막(16)을 제거하여 게이트(13)와 소오스 및 드레인 영역(18)의 상부 표면을 노출시킨다.
도 1c에 도시된 바와 같이, 샐리사이드 공정에 의해 노출된 소오스 및 드레인 영역(18)과 게이트(13) 상부에만 티타늄실리사이드(TiSix) 또는 코발트실리사이드(CoSix) 등의 실리사이드층(19)을 형성한다. 샐리사이드 공정은 기판 전면 상에 티타늄(Ti) 또는 코발트(Co) 등의 실리사이드용 금속막을 증착하고 열처리를 수행하여 실리콘과 금속을 반응시킨 후 미반응 금속막을 제거하는 과정으로 이루어진다.
그런데, 상술한 종래 반도체 소자에서는 소오스 및 드레인 영역(18) 형성을 위한 이온주입을 E15ions/㎤ 이상의 고농도로 수행하기 때문에, 이온주입 시 기판(10)에 스크린막인 제 2 산화막(16)이 잔류하게 되면 제 2 산화막(16)의 산소(100)가 불순물과 함께 소오스 및 드레인 영역(18)과 게이트(13) 표면으로 침투하는 이른바 산소 노크-온 효과(Oxygen Knock-On Effect)가 발생한다.
이와 같이 소오스 및 드레인 영역(18)과 게이트(13) 표면에 침투된 산소(100)는 제 2 산화막(16)의 제거 시에도 제거되지 않고 계속 잔류하여 후속 샐리사이드 공정 시 실리사이드 형성을 방해하여, 도 1c에 도시된 바와 같이 불안정하고 불균일한 실리사이드층(19)을 형성케 함으로써 결국 게이트(13)와 소오스 및 드레인 영역(18)의 저항 특성 저하를 초래한다.
이를 해결하기 위해 제 2 산화막(16)의 제거 시 식각을 과도하게 수행하면 게이트(13)와 소오스 및 드레인 영역(18) 표면에 존재하는 산소(100)는 일부 제거되나, 소자 분리막(11)과 액티브 영역의 경계면("A")에서 소자 분리막(11)의 과도하게 손실되어 모트(moat) 불량이 증가할 뿐만 아니라 문턱전압(Threshold voltage) 강하 문제인 역협폭효과(Reverse Narrow Width Effect) 불량을 일으키는 또 다른 문제가 발생한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 모트 및 역협폭효과 불량을 방지하면서 게이트와 소오스 및 드레인 영역 표면에 존재하는 산소를 완전히 제거하여 게이트와 소오스 및 드레인 영역의 저항 특성 저하를 효과를 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 바와 같은 본 발명의 목적은 소자 분리막이 형성된 제 1 도전형 반도체 기판 상에 게이트 절연막과 게이트를 순차적으로 형성하는 단계; 게이트 양측의 기판 내에 제 2 도전형 LDD 영역을 형성하는 단계; 기판 상에 산화막과 질화막을 순차적으로 형성하는 단계; 게이트 및 기판 상의 산화막이 노출되도록 질화막을 식각하여 게이트 양 측벽에 질화막 스페이서를 형성하는 단계; 기판으로 고농도 불순물을 이온주입하여 스페이서 양측의 기판 내에 제 2 도전형 소오스 및 드레인 영역을 형성하는 단계; 게이트 및 기판 표면의 산화막을 제거하여 게이트와 소오스 및 드레인 영역의 상부 표면을 노출시키는 단계; 노출된 게이트와 소오스 및 드레인 영역의 표면을 일부 제거하는 단계; 및 게이트와 소오스 및 드레인 영역 상부에 실리사이드층을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
여기서, 산화막의 제거는 산화막 식각액을 이용한 습식식각으로 수행하고, 게이트와 소오스 및 드레인 영역의 표면 제거는 실리콘 식각액을 이용한 습식식각한다. 이때, 게이트와 소오스 및 드레인 영역의 표면은 약 50Å 이하의 두께만큼 제거한다.
또한, 게이트를 형성하는 단계와 LDD 영역을 형성하는 단계 사이에 게이트 양측의 기판 내에 LDD 영역 보다 깊게 제 1 도전형 포켓영역을 형성하는 단계를 더욱 포함할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 2a 내지 도 2c를 참조하여 본 발명의 실시예에 따른 반도체 소자의 MOS 트랜지스터 제조방법을 설명한다.
도 2a에 도시된 바와 같이, 반도체 기판(20)에 공지된 STI 기술에 의해 소자 분리막(21)을 형성하고, 기판(20) 상에 게이트 절연막(22)을 형성한다. 여기서, 기판(20)은 실리콘(Si) 기판이다. 그 다음, 게이트 절연막(22) 상에 폴리실리콘막을 증착하고 폴리실리콘막 상에 포토리소그라피에 의해 포토레지스트 패턴(미도시)을 형성한다. 그 후, 포토레지스트 패턴을 마스크로 하여 폴리실리콘막을 식각하여 게이트(23)를 형성하고, 공지된 방법에 의해 포토레지스트 패턴을 제거한다.
그 다음, 게이트(23)를 덮도록 기판 전면 상에 제 1 산화막(미도시)을 형성하고, 기판(20)으로 기판(20)과 동일한 도전형의 불순물을 이온주입하여 게이트(23) 양측의 기판(20)에 포켓 영역(24)을 형성한다. 예컨대, 기판(20)이 P형이면 P형 불순물을 이온주입하고, 기판(20)이 N형이면 N형 불순물을 이온주입한다. 그 후, 기판(20)으로 기판(20)과 반대 도전형의 저농도 불순물을 이온주입하여 게이트(23) 양측의 기판(20)에 LDD 영역(25)을 형성한다. 예컨대, 기판(20)이 P형이면 N형 불순물을 이온주입하고, 기판(20)이 N형이면 P형 불순물을 이온주입한다.
여기서, 제 1 산화막은 이온주입 시 기판(20)의 손상을 방지하기 위한 스크린막으로서 작용한다. 그리고, 포켓 영역(24)은 LDD 영역(25) 보다 깊게 형성되어 LDD 영역(25) 주변의 기판(20) 농도를 채널 영역보다 높게 함으로써 단채널 효과를 억제하는 작용을 한다.
그 다음, 게이트(23)를 덮도록 기판 전면 상에 제 2 산화막(26)을 증착하고, 제 2 산화막(26) 상에 질화막을 증착한 후 기판(20) 상의 제 2 산화막(26)이 노출되도록 질화막을 에치백하여 게이트(23) 양 측벽에 질화막 스페이서(27)를 형성한다. 여기서, 게이트(23)를 둘러싸는 제 2 산화막(26)은 질화막 스페이서(27)에 대한 버퍼(buffer)로서 작용하고, 기판(20) 상에 잔류하는 제 2 산화막(26)은 후속 이온주입 시 스크린막으로서 작용한다.
그 다음, 기판(20)으로 기판(20)과 반대 도전형의 불순물을 E15ions/㎤ 이상의 고농도로 이온주입하여 스페이서(27) 양측의 기판(20) 내에 소오스 및 드레인 영역(28)을 형성한다. 이때, 고농도 불순물로 인한 산소 노크-온 효과에 의해 소오스 및 드레인 영역(28)과 게이트(23) 표면에 산소(200)가 존재하게 된다.
도 2b에 도시된 바와 같이, 산화막 식각액을 이용한 제 1 습식식각에 의해 기판(20) 및 게이트(23) 표면에 잔류하는 제 2 산화막(26)을 제거하여 게이트(23)와 소오스 및 드레인 영역(28)의 상부 표면을 노출시킨 후, 실리콘 식각액을 이용한 제 2 습식식각에 의해 노출된 소오스 및 드레인 영역(28)과 게이트(23)의 표면을 일부 제거한다. 바람직하게, 제 2 습식식각은 소오스 및 드레인 영역(28)과 게이트(23)의 표면에 존재하는 산소(200; 도 2a 참조)가 제거되기에 충분한 두께, 더 욱 바람직하게는 약 50Å 이하의 두께만큼 소오스 및 드레인 영역(28)과 게이트(23)의 표면이 제거되도록 수행한다.
즉, 기판(20) 및 게이트(23) 표면에 잔류하는 제 2 산화막(26)을 제거하고 다시 소오스 및 드레인 영역(28)과 게이트(23) 표면에 존재하는 산소(200)가 제거되도록 이들 표면만을 일부 제거하므로, 소자 분리막(21)과 액티브 영역의 경계면("B")에 종래와 같이 소자 분리막(21)이 과도하게 손실되지 않는다.
도 2c에 도시된 바와 같이, 샐리사이드 공정에 의해 소오스 및 드레인 영역(28)과 게이트(23) 상부에만 티타늄실리사이드(TiSix) 또는 코발트실리사이드(CoSix) 등의 실리사이드층(29)을 형성한다. 샐리사이드 공정은 기판 전면 상에 티타늄(Ti) 또는 코발트(Co) 등의 실리사이드용 금속막을 증착하고 열처리를 수행하여 실리콘과 금속을 반응시킨 후 미반응 금속막을 제거하는 과정으로 이루어진다. 이때, 소오스 및 드레인 영역(28)과 게이트(23) 표면에 산소(200; 도 2a 참조)가 존재하지 않기 때문에 이들 상부에 실리사이드층(29)이 안정되고 균일하게 형성된다.
상술한 바와 같이, 본 발명에서는 기판 및 게이트 표면에 잔류하는 스크린 산화막을 먼저 제거한 후 소오스 및 드레인 영역과 게이트 표면에 존재하는 산소가 완전히 제거되도록 이들 표면만을 일부 제거한다.
이에 따라, 소자 분리막과 액티브 영역의 경계면에서의 과도한 소자 분리막 손실이 방지되므로 모트 및 역협폭효과 불량이 최소화된다.
또한, 샐리사이드 공정 시 소오스 및 드레인 영역과 게이트 표면에 산소가 존재하지 않기 때문에 이들 상부에 실리사이드층이 안정되고 균일하게 형성되므로 소오스 및 드레인 영역과 게이트의 저항 특성이 개선된다.
즉, 도 3은 게이트 상부에 실리사이드층이 불안정하고 불균일하게 형성되는 종래의 경우(도 1c 참조)와 안정되고 균일하게 형성되는 본 발명의 경우에 대한 게이트 저항(Rs)을 와이블(Weibull) 분포로 나타낸 도면으로서, 본 발명의 경우가 종래에 비해 저항 특성이 현저하게 개선됨을 알 수 있다.
그 결과, MOS 트랜지스터의 전기적 특성 및 신뢰성이 향상된다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (6)

  1. 소자 분리막이 형성된 제 1 도전형 반도체 기판 상에 게이트 절연막과 게이트를 순차적으로 형성하는 단계;
    상기 게이트 양측의 상기 기판 내에 제 2 도전형 LDD 영역을 형성하는 단계;
    상기 기판 상에 산화막과 질화막을 순차적으로 형성하는 단계;
    상기 게이트 및 상기 기판 상의 산화막이 노출되도록 상기 질화막을 식각하여 상기 게이트 양 측벽에 질화막 스페이서를 형성하는 단계;
    상기 기판에 고농도 불순물을 이온주입하여 상기 스페이서 양측의 기판 내에 제 2 도전형 소오스 및 드레인 영역을 형성하는 단계;
    상기 게이트 및 상기 기판 표면의 산화막을 제거하여 상기 게이트와 상기 소오스 및 드레인 영역의 상부 표면을 노출시키는 단계;
    상기 노출된 게이트와 상기 소오스 및 드레인 영역의 표면을 일부 제거하는 단계; 및
    상기 게이트와 소오스 및 드레인 영역 상부에 실리사이드층을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 산화막의 제거는 산화막 식각액을 이용한 습식식각으로 수행하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 게이트와 상기 소오스 및 드레인 영역의 표면을 일부 제거하는 단계는 실리콘 식각액을 이용한 습식식각으로 수행하는 반도체 소자의 제조방법.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 게이트와 상기 소오스 및 드레인 영역의 표면은 50Å 이하의 두께만큼 제거하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 게이트를 형성하는 단계와 상기 LDD 영역을 형성하는 단계 사이에
    상기 게이트 양측의 기판 내에 상기 LDD 영역 보다 깊게 제 1 도전형 포켓영역을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  6. 제 1 항 또는 제 5 항에 있어서,
    상기 제 1 도전형이 P형이면 상기 제 2 도전형은 N형이고, 상기 제 1 도전형이 N형이면 상기 제 2 도전형은 P형인 반도체 소자의 제조방법.
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