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KR100597790B1 - 멀티레벨 불휘발성 반도체 메모리 장치 및 이에 대한데이터 독출방법 - Google Patents

멀티레벨 불휘발성 반도체 메모리 장치 및 이에 대한데이터 독출방법 Download PDF

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KR100597790B1
KR100597790B1 KR1020050037430A KR20050037430A KR100597790B1 KR 100597790 B1 KR100597790 B1 KR 100597790B1 KR 1020050037430 A KR1020050037430 A KR 1020050037430A KR 20050037430 A KR20050037430 A KR 20050037430A KR 100597790 B1 KR100597790 B1 KR 100597790B1
Authority
KR
South Korea
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data
bit line
latch data
main latch
main
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Expired - Fee Related
Application number
KR1020050037430A
Other languages
English (en)
Inventor
채동혁
임영호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to US11/416,064 priority patent/US7313020B2/en
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Priority to US11/941,101 priority patent/US7525850B2/en
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Abstract

멀티레벨 불휘발성 반도체 메모리 장치 및 이에 대한 데이터 독출방법이 게시된다. 본 발명의 불휘발성 반도체 메모리 장치는 메인 래치데이터 및 보조 래치데이터를 래치하는 페이지 버퍼를 포함한다. 페이지 버퍼는 메인래치블락, 보조래치블락 및 래치제어블락을 구비한다. 상기 메인 래치블락은 메인 래치데이터를 래치하며, 보조 래치블락은 보조 래치데이터를 래치한다. 그리고, 래치제어블락은 비트라인의 전압레벨에 따라 선택적으로 메인 래치데이터를 플럽하도록 제어하되, 보조 래치데이터의 논리상태에 따라 디스에이블된다. 그리고, 본 발명의 불휘발성 반도체 메모리 장치의 독출방법은 제1 기준전압을 기준으로 하여, 상기 메모리셀의 문턱전압을 비트라인 상에 일차적으로 맵핑하는 단계와 상기 제3 기준전압을 기준으로 하여, 상기 메모리셀의 문턱전압을 비트라인 상에 이차적으로 맵핑하는 단계를 포함한다. 이때, 상기 일차적으로 맵핑하는 단계와 상기 이차적으로 맵핑하는 단계 사이에는, 비트라인을 특정의 전압으로 프리차아지하는 동작이 배제된다.
멀티레벨, 불휘발성, 반도체, 메모리, 프리차아지, 독출, 래치, 플럽

Description

멀티레벨 불휘발성 반도체 메모리 장치 및 이에 대한 데이터 독출방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE HAVING MULTI-LEVEL MEMORY CELLS AND DATA READING METHOD THEREFOR}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 단일 트랜지스터 타입의 메모리셀의 단면도이다.
도 2는 종래기술에 따른 2-레벨 메모리셀의 문턱전압 분포를 나타내는 일반적인 도면이다.
도 3은 종래기술에 따른 4-레벨 메모리셀의 문턱전압 분포를 나타내는 일반적인 도면이다.
도 4는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치를 나타내는 도면이다.
도 5는 도 4의 불휘발성 반도체 메모리 장치에 포함되는 4-레벨 메모리셀의 문턱전압 분포를 나타내는 일반적인 도면이다.
도 6은 도 4의 페이지 버퍼 세트에 포함되는 페이지 버퍼를 나타내는 도면이다.
도 7 및 도 8은 각각 본 발명의 불휘발성 반도체 메모리 장치의 하위비트 프로그램 방법을 나타내는 타이밍도 및 데이터 흐름도이다.
도 9는 본 발명의 불휘발성 반도체 메모리 장치의 '상위비트 프로그램'의 타이밍도이다.
도 10a 및 10b는 도 9의 타이밍도에 따른 데이터 흐름도이며, 도 11은 도 9의 '상위비트 프로그램'시의 메인 래치데이터 및 보조 래치데이터의 변화를 나타내는 도면이다.
도 12는 본 발명의 불휘발성 반도체 메모리 장치에서 하위비트 데이터의 독출방법을 나타내는 타이밍도이다.
도 13a 및 도 13b는 도 12의 타이밍도에 따른 데이터 흐름도이다.
도 14는 도 12의 '하위비트 독출'시의 주요신호의 변화를 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
BL: 비트라인 NSEN: 센싱단자
IDOUT: 내부데이터선
LCHM: 메인래치신호 LCHS: 보조래치신호
LCHV: 기준래치신호
IDI, nIDI: 내부데이터쌍
MDLT: 메인 래치데이터 SDLT: 보조 래치데이터
RST: 리셋제어신호 PBSLT: 버퍼선택신호
210: 메인 래치부 220: 메인 응답부
230: 로딩부
240: 보조 래치부 250: 보조 응답부
260: 리셋부
LCNBK: 래치제어블락 DRV:출력드라이버
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로서, 특히 멀티레벨의 메모리셀들을 가지는 불휘발성 반도체 메모리 장치 및 이에 대한 데이터 독출방법에 관한 것이다.
불휘발성 반도체 메모리 장치는, 전원이 제거된 상태에서도, 저장된 데이터를 보존한다. 불휘발성 반도체 메모리 장치에 적합한 여러종류의 메모리셀들이 알려져 있는데, 그 중의 하나가 단일 트랜지스터 타입의 메모리셀이다.
일반적으로, 단일 트랜지스터 타입의 메모리셀(MC)은, 도 1에 도시되는 바와 같이, 반도체 기판 위에 소오스(S)-드레인(D) 사이에 형성되는 전류통로, 절연막(DOX:dielectric oxide)과 게이트 산화막(GOX:gate oxide) 사이에 형성되는 플로팅 게이트(FG) 및 제어게이트(CG)로 구성된다. 상기 플로팅 게이트(FG)는 전자 (electron)들을 트랩(trap)하며, 트랩된 전자는 메모리셀(MC)의 문턱전압(threshold voltage)을 결정(establish)한다. 그리고, 불휘발성 반도체 메모리 장치가 독출(read) 동작을 수행할 때, 메모리셀(MC)의 문턱전압이 감지되어, 저장된 데이터가 확인된다.
전형적으로, 불휘발성 반도체 메모리 장치의 메모리셀(MC)들에서는, 프로그램과 소거동작이 반복적으로 수행될 수 있다. 이때, 단일 트랜지스터 메모리셀(MC)들의 여러가지 기능들은 인가되는 다양한 종류의 전압들에 의하여 결정된다. 단일 트랜지스터 메모리셀(MC)은, 전자들이 플로팅 게이트(FG)로 이동됨으로써, 프로그램된다. 플로팅 게이트(FG)로 이동되는 전자는, 파울러 노드하임 터널링(Fowler-Nordheim tunneling:FN)이나, 전자 주입(electron injection) 등에 의하여 발생된다. 전자 주입은 채널 핫-일렉트론(channel hot-electon injection:CHE)이나, 채널 초기화된 이차 전자 주입(channel-initiated secondary electron injection:CISEI) 등으로 수행된다. 그리고, 파울러 노드하임 터널링(Fowler-Nordheim tunneling:FN)은 한꺼번에 데이터를 소거하는 플래쉬 메모리에서 널리 이용되고 있다.
통상적으로, 단일 트랜지스터 메모리셀(MC)은 2가지 데이터값 중의 하나를 저장한다. 상기 2가지 데이터값은, 도 2에 도시되는 바와 같이, 2가지 레벨 중의 하나로 셋팅되는 문턱전압에 의하여 결정된다. 예를 들면, 메모리셀(MC)의 문턱전압이 기준전압(VR)보다 낮은 경우에는, 데이터는 "1"로 독출되며, 메모리셀(MC)의 문턱전압이 기준전압(VR)보다 높은 경우에는, 데이터는 "0"으로 독출된다.
한편, 반도체 메모리 장치가 고집적화됨에 따라, 4-레벨 메모리셀이 개발되 었다. 4-레벨 메모리셀은, 도 3에 도시되는 바와 같이, 4가지 레벨의 문턱전압 그룹 중 하나로 프로그램될 수 있다. 결과적으로, 4-레벨 메모리셀은 4가지 중 어느하나의 데이터를 저장할 수 있게 된다. 그러므로, 4-레벨 메모리셀을 가지는 불휘발성 반도체 메모리 장치(이하, '멀티레벨 불휘발성 반도체 메모리 장치'라 칭함)는, 2-레벨 메모리셀을 가지는 불휘발성 반도체 메모리 장치에 비하여, 2배 정도의 데이터 저장용량을 가지게 된다.
일반적으로 종래의 멀티레벨 불휘발성 반도체 메모리 장치에 포함되는 메모리셀에서는, 순서적으로 증가하는 문턱전압 그룹들이 '11', '10', '01', '00'의 순으로 맵핑된다. 그리고, 문턱전압 그룹들은 순서적으로 증가하는 제1 내지 제3 기준전압(VR1 내지 VR3)에 의하여 구분될 수 있다. 그리고, 하위비트 데이터의 독출시에는, 제1 내지 제3 기준전압(VR1 내지 VR3)을 선택되는 메모리셀의 게이트단자에 인가하여, 상기 선택되는 메모리셀의 문턱전압을 비트라인에 맵핑하는 비트라인 센싱 과정이 요구된다.
그런데, 기존의 멀티레벨 불휘발성 반도체 메모리 장치의 구동방법에 의하면, 제1 내지 제3 기준전압(VR1 내지 VR3)을 기준으로 하는 비트라인 센싱 과정의 수행 전에, 상기 비트라인을 소정의 프리차아지 전압으로 프리차아지하는 과정이 각각 수행된다. 이와 같은 비트라인의 프리차아지 과정은, 비트라인을 프리차아지하기 위하여, 상당한 시간이 소요되는 원인으로 작용한다.
그러므로, 비트라인의 프리차아지의 횟수를 감축시킬 수 있는 불휘발성 반도체 메모리 장치 및 이에 대한 구동방법이 요구된다.
따라서, 본 발명의 목적은 하위비트에 대한 데이터의 독출시에, 비트라인의 프리차아지의 횟수를 감축시켜, 궁극적으로 소요되는 시간이 단축될 수 있는 멀티레벨 불휘발성 반도체 메모리 장치 및 이의 구동방법을 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 불휘발성 반도체 메모리 장치에 관한 것이다. 본 발명의 불휘발성 반도체 메모리 장치는 다수개의 불휘발성 메모리셀들을 포함하는 메모리 어레이; 소정의 비트라인을 통하여 상기 메모리 어레이와 커플드되는 페이지 버퍼로서, 소정의 메인 래치데이터 및 소정의 보조 래치데이터를 래치하되, 상기 메인 래치데이터의 플럽이 상기 보조래치데이터의 논리상태에 따라 차단되도록 제어되는 상기 페이지 버퍼; 및 상기 메모리 어레이의 워드라인을 제어하도록 구동되는 로우 디코더를 구비한다. 상기 페이지 버퍼는 상기 메인 래치데이터를 래치하고, 상기 메인 래치데이터를 상기 비트라인을 통하여 상기 메모리셀의 문턱전압에 맵핑하도록 구동되는 메인 래치블락으로서, 상기 메인 래치데이터는 상기 비트라인의 전압레벨에 따라, 플럽되는 상기 메인 래치블락; 상기 보조 래치데이터를 래치하는 보조 래치블락으로서, 상기 보조 래치데이터는 상기 비트라인의 전압레벨에 따라, 플럽되는 상기 보조 래치블락; 및 상기 비트라인의 전압레벨에 따라 선택적으로 상기 메인 래치데이터를 플럽하도록 제어 하되, 상기 보조 래치데이터의 논리상태에 따라 디스에이블되는 래치제어블락을 구비한다.
상기와 같은 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 다수개의 메모리셀들을 가지는 불휘발성 반도체 메모리 장치의 데이터 독출방법에 관한 것이다. 여기서, 상기 메모리셀들 각각은 저장되는 데이터에 따라 순서적으로 증가하는 제1 내지 제3 기준전압으로 구분되는 제1 내지 제4 문턱전압 그룹 중의 어느하나의 문턱전압을 가진다. 본 발명의 불휘발성 반도체 메모리 장치의 데이터 독출방법은 상기 제1 기준전압 또는 제2 기준전압을 기준으로 하여, 상기 메모리셀의 문턱전압을 상기 비트라인 상에 일차적으로 맵핑하는 단계; 상기 일차적 맵핑에 따른 상기 비트라인의 전압레벨에 따라, 소정의 메인래치데이터를 플럽하기 위한 일차적 플럽을 수행하는 단계; 상기 제3 기준전압을 기준으로 하여, 상기 메모리셀의 문턱전압을 상기 일차적으로 맵핑된 비트라인 상에 이차적으로 맵핑하는 단계; 및 상기 이차적 맵핑에 따른 상기 비트라인의 전압레벨에 따라, 상기 메인래치데이터를 플럽하기 위한 이차적 플럽을 수행하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 4는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치를 나타내는 도면이다. 도 4를 참조하면, 본 발명의 불휘발성 반도체 메모리 장치에는, 메모리 어레이(10), 페이지 버퍼 세트(20) 및 로우 디코더(30)가 포함된다.
상기 메모리 어레이(10)는 소정의 비트라인(BL)과 소정의 워드라인(WL)에 전기적으로 연결되는 다수개의 스트링(100)들을 포함한다. 상기 스트링(100)에 연결되는 메모리셀들(MC)은 해당하는 비트라인(BL)에 전기적으로 연결되며, 상기 비트라인(BL)을 통하여 데이터를 송수신한다.
도 4에 도시되는 스트링(100)은, 설명의 편의를 위하여, 간략화된 것으로서, 다양한 형태로 변형될 수 있음은 물론이다. 예를 들면, 동일한 비트라인(BL) 및 동일한 워드라인(WL)에 연결되는 2개의 스트링이 하나의 쌍을 형성할 수 있다. 이 경우, 하나의 스트링이 억세스될 때, 다른 하나의 스트링은 노이즈 등을 방지하기 위하여 쉴딩(shielding) 역할을 수행한다. 이와 같이, 2개의 스트링이 하나의 쌍을 이루는 구조에서는, 억세스되는 스트링과 쉴딩을 하는 스트링을 선택하고 제어하는 다양한 형태의 제어회로들이 내장될 것이다. 따라서, 도 4에 도시되는 스트링(100)의 구조 및 제어회로들에 의하여, 본 발명의 기술적 보호범위가 제한되지 않는다.
상기 메모리셀(MC)들은, 도 5에 도시되는 바와 같이, 순서적으로 증가하는 제1 내지 제4 문턱전압(threshold voltage) 그룹(GR1 내지 GR4)으로 프로그램될 수 있다. 이때, 제1 내지 제4 문턱전압 그룹(GR1 내지 GR4)은, 제1 기준전압(VR1), 제 2 기준전압(VR2) 및 제3 기준전압(VR3)을 기준으로 구분될 수 있다.
또한, 도 5에 도시되는 바와 같이, 순서적으로 증가하는 메모리셀(MC)의 제1 내지 제4 문턱전압 그룹들(GR1 내지 GR4)에 맵핑되는 데이터는 제1 비트와 제2 비트의 데이터값의 조합으로 구성되는데, 각각 '11', '10', '00', '01'이다. 본 명세서에서, 상기 제1 비트 및 제2 비트는 각각 참조부호 'BIT1'과 참조부호 'BIT2'로 나타난다. 이때, 제1 비트(BIT1) 및 제2 비트(BIT2) 중 어느하나는 하위비트(LSB)로 할당되며, 다른 어느하나는 상위비트(MSB)로 할당된다. 본 명세서에서는, 설명의 편의를 위하여, 제1 비트(BIT1)는 하위비트(LSB)로 할당되며, 제2 비트(BIT2)는 상위비트(MSB)에 할당되는 것으로 가정한다. 그리고, 데이터값에서, 앞의 숫자는 상위비트(MSB)를, 뒤의 숫자는 하위비트(LSB)를 나타낸다. 예를 들어, 데이터 '10'의 경우에는, 상위비트(MSB)가 "1"이며, 하위비트(LSB)는 "0"이다.
도 5와 같이, 제1 문턱전압 그룹(GR1)과 제4 문턱전압 그룹(GR4)에 맵핑되는 데이터값 사이에 동일한 비트의 데이터가 존재하는 경우, 제1 기준전압(VR1) 및 제3 기준전압(VR3)을 기준으로 하는 2회의 비트라인 센싱 과정만으로도, 하위비트에 대한 데이터의 독출이 수행될 수 있다. 도 5의 경우는, 하위비트에 대한 데이터의 독출시에 3회의 비트라인 센싱 과정이 요구되는 도 3의 경우에 비하여, 독출시간이 현저히 감소하는 장점이 있다.
한편, 제1 내지 제3 기준전압(VR1, VR2, VR3)은, 프로그램의 패스(pass) 여부를 확인하는 확인독출시와 저장된 데이터를 독출하기 위한 노말 독출시에, 서로 상이한 레벨로 설정될 수 있다. 그러나, 본 명세서에서는, 설명의 편의를 위하여, 확인독출시와 노말독출시의 제1 내지 제3 기준전압(VR1, VR2, VR3)은 동일한 것으로 가정된다. 이는 단지 설명의 편의를 위한 것이며, 이로 인하여 본 발명의 기술적 보호 범위가 제한되지는 않는다.
다시 도 4를 참조하면, 상기 페이지 버퍼 세트(20)는 다수개의 페이지 버퍼(200)들을 포함한다. 상기 페이지 버퍼(200)들 각각은 대응하는 비트라인(BL)에 전기적으로 연결된다.
도 6은 도 4의 페이지 버퍼 세트(20)에 포함되는 페이지 버퍼(200)를 나타낸다. 도 6을 참조하면, 상기 페이지 버퍼(200)는 메인 래치데이터(MDLT) 및 보조 래치데이터(SDLT)를 저장하도록 구동된다. 이때, 상기 메인 래치데이터(MDLT) 및 보조 래치데이터(SDLT)는 비트라인(BL)의 전압 레벨에 따라 플럽(flop)될 수 있으나, 상기 메인 래치데이터(MDLT)의 플럽은 상기 보조 래치데이터(SDLT)에 따라 차단되도록 제어될 수 있다.
상기 페이지 버퍼(200)는, 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 동작시에, 제1 및 제2 비트(BIT1, BIT2)의 데이터에 따라, 상기 메모리셀(MC)의 문턱전압을 제어하기 위하여 구동된다. 본 발명의 불휘발성 반도체 메모리 장치의 상기 프로그램 동작시의, 상기 페이지 버퍼(200)의 동작은 본 명세서에서 추후에 자세히 기술된다.
도 6을 계속 참조하면, 상기 페이지 버퍼(200)는 메인 래치블락(MLABK), 보조 래치블락(SLABK) 및 래치제어블락(LCNBK)을 포함한다.
상기 메인 래치블락(MLABK)은 메인 래치데이터(MDLT)를 래치한다. 이때, 래 치되는 상기 메인 래치데이터(MDLT)는 궁극적으로 상기 비트라인(BL)에 맵핑되도록 구동된다. 또한, 상기 메인 래치데이터(MDLT)는 센싱단자(NSEN) 즉, 궁극적으로는 상기 비트라인(BL)의 전압레벨에 따라, 플럽되도록 제어된다.
상기 보조 래치블락(SLABK)은 보조 래치데이터(SDLT)를 래치한다. 상기 보조 래치데이터(SDLT)는 상기 비트라인(BL)의 전압레벨에 따라, 플럽되도록 제어된다.
상기 래치제어블락(LCNBK)은 상기 비트라인(BL)의 전압레벨에 따라 궁극적으로 메인 래치데이터(MDLT)를 플럽하도록 제어하되, 상기 보조 래치데이터(SDLT)의 논리상태에 따라 디스에이블된다. 본 실시예에서, 상기 보조 래치데이터(SDLT)가 "L"인 경우에는, 상기 래치제어블락(LCNBK)에 의한 상기 메인 래치데이터(MDLT)의 플럽은 발생되지 않는다.
메인 래치블락(MLABK)은, 구체적으로 메인 래치부(210), 메인 응답부(220) 및 로딩부(230)를 구비한다. 상기 메인 래치부(210)는 상기 메인 래치데이터(MDLT)를 저장한다. 이때, 상기 메인 래치데이터(MDLT)는 버퍼선택신호(PBSLT)에 응답하여, 상기 메인 래치데이터(MDLT)를 상기 비트라인(BL)에 맵핑한다. 본 실시예에서, 상기 메인 래치데이터(MDLT)는, 비트라인 차단신호(BLSHF)가 "H"로 활성화할 때, 비트라인 차단부(291)를 통하여 상기 비트라인(BL)에 맵핑된다.
상기 메인 응답부(220)는 메인 래치신호(LCHM)에 응답하여 인에이블된다. 상기 메인 응답부(220)는 센싱단자(NSEN)의 전압레벨, 궁극적으로는 비트라인(BL)의 전압레벨에 따라 상기 메인 래치부(210)에 래치된 메인 래치데이터(MDLT)를 플럽하도록 제어한다. 즉, 상기 메인 응답부(220)는, 보조 래치데이터(SDLT)의 논리상태 에 관계없이 상기 비트라인(BL)의 전압레벨에 따라, 상기 메인 래치부(210)의 메인 래치데이터(MDLT)를 플럽하도록 구동된다. 이때, 상기 메인 응답부(220)에 의한 상기 메인 래치데이터(MDLT)의 플럽 방향은 트랜지스터들(211, 213)을 게이팅하는 내부 데이터쌍(IDI, nIDI)에 의하여 제어된다.
바람직하기로는, 상기 메인 응답부(220)는 메인 래치부(210)의 상기 메인 래치데이터(MDLT)를 플럽시키기 위하여 구동되는 트랜지스터들(221, 223)을 구비한다. 상기 트랜지스터(221)는 상기 센싱단자(NSEN) 즉, 궁극적으로 상기 비트라인(BL)의 전압레벨에 응답하여 게이팅된다. 상기 트랜지스터(223)는 메인 래치신호(LCHM)에 의하여 게이팅되며, 상기 트랜지스터(221)와 직렬적으로 연결된다.
상기 메인 응답부(220)에 의한 상기 메인 래치데이터(MDLT)의 플럽(flop)을 살펴보면, 다음과 같다. 먼저, 메인 래치데이터(MDLT)의 초기 래치상태가 "L"라면, 상기 메인 래치데이터(MDLT)의 플럽을 위해서는 내부데이터(IDI)가 "H"로 제어된다. 이때, 상기 센싱단자(NSEN)의 전압레벨이 전원전압(VCC) 쪽이면, 상기 메인 래치데이터(MDLT)의 반전데이터(MDLTB)는 "L"(접지전압(VSS) 쪽)으로 제어된다. 따라서, 메인 래치데이터(MDLT)는 "H"로 플럽된다.
만약, 상기 센싱단자(NSEN)의 전압레벨이 접지전압(VSS) 쪽이면, 트랜지스터(221)은 오프(off) 상태이다. 그러므로, 메인 래치데이터(MDLT)의 플럽은 발생되지 않으며, 초기 래치상태를 그대로 유지한다.
또한, 메인 래치데이터(MDLT)의 초기 래치상태가 "H"이고, 내부데이터(IDI)가 "H"로 제어되는 경우에는, 상기 센싱단자(NSEN)의 전압레벨에 관계없이, 메인 래치데이터(MDLT)는 "H"의 초기 래치상태를 그대로 유지한다. 하지만, 상기 내부데이터(IDI)의 반전 데이터(nIDI)가 "H"로 제어되는 경우에는, 메인 래치데이터(MDLT)는 초기의 "H"에서 " L"로 플럽될 수 있다. 다시 기술하면, 상기 메인 응답부(220)에 의한 상기 메인 래치데이터(MDLT)가 플럽되는 방향은 내부데이터쌍(IDI, nIDI)의 논리상태에 의하여 제어된다.
그리고, 상기 로딩부(230)는 소정의 선택어드레스(Yp)와 상기 내부데이터쌍(IDI, nIDI)에 응답하여, 상기 메인 래치부(210)에 특정의 데이터를 로딩한다. 즉, 상기 내부데이터(IDI)가 "H"로 제어되는 경우에는, 메인 래치데이터(MDLT)는 "H"로 로딩된다. 그리고, 상기 내부데이터(IDI)가 "L"로 제어되는 경우 즉, 상기 내부데이터(IDI)의 반전데이터(nIDI)가 "H"로 제어되는 경우, 메인 래치데이터(MDLT)는 "L"로 로딩된다. 다시 기술하면, 상기 로딩부(230)에 의해 로딩되는 상기 메인 래치데이터(MDLT)의 논리상태는 상기 트랜지스터들(211, 213)을 게이팅하는 내부데이터쌍(IDI, nIDI)의 논리상태에 의하여 제어된다.
상기 보조 래치블락(SLABK)은 구체적으로 보조 래치부(240), 보조 응답부(250) 및 리셋부(260)를 구비한다. 상기 보조 래치부(240)는 상기 보조 래치데이터(SDLT)를 저장한다. 그리고, 상기 보조 응답부(250)는 보조 래치신호(LCHS)에 응답하여 인에이블된다. 상기 보조 응답부(250)는 궁극적으로는, 비트라인(BL)의 전압레벨에 따라 상기 보조 래치부(240)에 래치된 보조 래치데이터(SDLT)를 플럽하도록 제어한다.
상기 보조 응답부(250)에 의한 상기 보조 래치데이터(SDLT)의 플럽(flop)은 상기 메인 응답부(220)에 의한 상기 메인 래치데이터(MDLT)의 "L"에서 "H"로의 플럽과 유사하므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.
그리고, 상기 리셋부(260)는 소정의 리셋신호(RST)에 응답하여, 상기 보조 래치데이터(SDLT)를 "L"로 리셋한다.
상기 래치제어블락(LCNBK)은 궁극적으로 상기 비트라인(BL)의 전압레벨에 따라 상기 메인 래치데이터(MDLT)를 "L"에서 "H"로 플럽하도록 제어하되, 상기 보조 래치데이터(SDLT)가 "L"일 때, 디스에이블된다. 즉, 본 실시예에서는, 상기 보조 래치데이터(SDLT)가 "L"인 경우에는, 상기 래치제어블락(LCNBK)에 의한 상기 메인 래치데이터(MDLT)의 플럽은 차단된다.
한편, 상기 보조 래치데이터(SDLT)가 "H"로 플럽되는 경우에는, 상기 래치제어블락(LCNBK)에 의한 상기 메인 래치데이터(MDLT)의 플럽이 선택적으로 발생된다. 이 경우는, 상기 메인 응답부(220)에 의한 상기 메인 래치데이터(MDLT)의 "L"에서 "H"로의 플럽과 유사하므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.
그리고, 본 발명의 바람직한 실시예에 의하면, 상기 페이지 버퍼(200)는 출력 드라이버(DRV)를 더 구비한다. 상기 출력드라이버(DRV)는 상기 메인 래치데이터(MDLT)를 소정의 내부데이터선(IDOUT)으로 맵핑한다. 즉, 상기 메인 래치데이터(MDLT)가 "H"인 경우, 상기 선택어드레스(Yp)가 "H"로 활성화할 때, 상기 내부데이터선(IDOUT)은 "L"로 제어된다. 반면에, 상기 메인 래치데이터(MDLT)가 "L"인 경우, 상기 선택어드레스(Yp)가 "H"로 활성화하더라도, 상기 내부데이터선(IDOUT)은 이전에 프리차아지되는 "H"의 상태를 유지한다.
계속 도 6을 참조하면, 상기 페이지 버퍼(200)는 비트라인차단부(291), 센싱 프리차아지부(293), 비트라인 디스차아지부(295) 및 비트라인 프리차아지부(297)를 더 구비한다.
상기 비트라인차단부(291)는 비트라인차단신호(BLSHF)에 응답하여, 상기 비트라인(BL)과 상기 센싱단자(NSEN)의 연결을 제어한다. 즉, 상기 센싱단자(NSEN)는 비트라인 차단부(291)를 통하여 비트라인(BL)과 선택적으로 연결된다.
상기 센싱 프리차아지부(293)는 센싱 프리차아지 신호(PLOAD)에 응답하여, 상기 센싱단자(NSEN)를 전원전압(VCC)으로 프리차아지시킨다.
본 실시예에서, 상기 비트라인차단신호(BLSHF)가 "H"로 활성화하면, 상기 센싱단자(NSEN)가 전원전압(VCC)으로 프리차아지될 때, 상기 비트라인(BL)은 소정의 프리차아지 전압으로 프리차아지된다. 반면에, 상기 비트라인차단신호(BLSHF)가 "L"인 경우에는, 상기 센싱단자(NSEN)가 전원전압(VCC)으로 프리차아지되더라도, 상기 비트라인(BL)은 프리차아지되지 않는다.
상기 비트라인 디스차아지부(295)는 비트라인 디스차아지 신호(SHLDL)에 응답하여, 상기 비트라인(BL)을 접지전압(VSS)으로 디스차아지시킨다. 그리고, 상기 비트라인 프리차아지부(297)는 비트라인 프리차아지 신호(SHLDH)에 응답하여, 상기 비트라인(BL)을 전원전압(VCC)으로 프리차아지시킨다.
다시 도 4를 참조하면, 로우 디코더(30)는 상기 메모리 어레이(10)에 전기적으로 연결되어, 선택되는 워드라인(WL)을 활성화시킨다.
상기 데이터 입출력 회로(50)는 상기 페이지 버퍼 세트(20)에 래치된 데이터를 외부 시스템으로 맵핑하여 출력하며, 또한, 외부 시스템으로부터 입력되는 데이터를 상기 페이지 버퍼 세트(20)에 로딩한다.
이어서, 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법이 기술된다. 이때, 본 발명의 불휘발성 반도체 메모리 장치에 내장되는 메모리셀(MC)에 대한 프로그램은 하위비트(LSB) 및 상위비트(MSB)를 각각 이용하는 하위 및 상위비트 프로그램 순으로 진행된다.
먼저, '하위비트 프로그램'에서는, 하위비트(LSB)의 데이터에 따라, 메모리셀(MC)의 문턱전압이 일차적으로 제어된다. 그리고, '상위비트 프로그램'에서는, 상위비트(MSB)의 데이터에 따라 일차적으로 제어된 상기 메모리셀(MC)의 문턱전압이 이차적으로 제어된다. 이때, 상기 메모리셀(MC)의 문턱전압의 이차적 제어는 상기 일차적으로 제어된 문턱전압에 근거하여 수행된다. 계속하여, 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법이 구체적으로 기술된다.
도 7 및 도 8은 각각 본 발명의 불휘발성 반도체 메모리 장치의 하위비트 프로그램 방법을 나타내는 타이밍도 및 데이터 흐름도이다. 하위비트 프로그램에서는, 하위비트(LSB)를 이용하여 메모리셀(MCsel)의 문턱전압을 제어한다. 본 명세서에서, 참조부호 'MCsel'은 '선택되는 메모리셀(MC)'을 나타낸다.
도 7을 참조하면, 데이터 로드 구간(data load, T11)에서, 하위비트(LSB)의 데이터가 로딩부(230)에 의하여 메인 래치데이터(MDLT)로 로딩된다(도 8의 (A1) 참조). 즉, 하위비트(LSB)가 "0"인 경우에는, 상기 내부데이터(IDI)의 반전데이터 (nIDI)가 "H"로 제어되어서, 상기 메인 래치데이터(MDLT)는 "L"로 래치된다. 반면에, 상기 하위비트(LSB)가 "1"인 경우에는, 상기 내부데이터(IDI)가 "H"로 제어되어서, 상기 메인 래치데이터(MDLT)는 "H"를 유지한다(t11).
이후, 프로그램 수행 구간(program execution, T12)에서, 상기 메인 래치데이터(MDLT)를 이용하여, 메모리셀(MCsel)에 대한 프로그램을 수행한다(도 8의 (A2) 참조). 즉, 하위비트(LSB)가 "0"인 경우에는, 상기 메모리셀(MCsel)의 문턱전압은 높아지고, 하위비트(LSB)가 "1"인 경우에는, 상기 메모리셀(MCsel)의 문턱전압은 이전상태를 그대로 유지한다.
그리고, 확인 독출 구간(verify read, T13)에서, 상기 메모리셀(MCsel)이 제1 기준전압(VR1) 이상의 문턱전압으로 프로그램되었는지 여부가 확인된다. 먼저, 제1 기준전압(VR1) 이상인지 여부에 따른 메모리셀(MCsel)의 문턱전압이 센싱단자(NSEN)에 맵핑된다(도 8의 (A3) 참조). 그리고, 메인래치신호(LCHM) 및 내부데이터(IDI)가 "H" 펄스로 발생할 때(t12), 맵핑된 상기 센싱단자(NSEN)의 전압에 따라 선택적으로 메인래치데이터(MDLT)가 플럽된다(도 8의 (A4) 참조).
그리고, Y-스캔 구간(Y-scan, T14)에서, 선택어드레스(Yp)가 "H"로 발생되면(t13), 상기 메모리셀(MCsel)이 제1 기준전압(VR1) 이상으로 프로그램되었는지가 확인된다(도 8의 (A5) 참조).
만약, 프로그램이 패스(pass)이면, 상기 메모리셀(MCsel)은 확인독출 구간(T13)에서, 오프(off) 상태로 되는 '오프셀(off-cell)'이다. 이때, 센싱단자(NSEN)가 전원전압(VCC) 쪽으로 제어되며, 메인 래치데이터(MDLT)는 "L"에서 "H"로 플럽 된다. 계속되는 Y-스캔구간(T14)에서, "L"의 데이터가 내부데이터선(IDOUT)으로 출력되어, 프로그램이 '패스(pass)'임이 확인된다.
만약, 프로그램이 실패(fail)이면, 상기 메모리셀(MCsel)은 확인독출 구간(T13)에서, 온(on) 상태로 되는 '온셀(on-cell)'이다. 이때, 센싱단자(NSEN)가 접지전압(VSS) 쪽으로 제어되며, 메인 래치데이터(MDLT)는 "L"의 상태를 그대로 유지한다. 계속되는 Y-스캔구간(T14)에서, "H"의 데이터가 내부데이터선(IDOUT)로 출력되어, 프로그램이 '실패(fail)'임이 확인된다. 이 경우, 상기 프로그램 수행구간(T12')부터의 프로그램 동작이 반복적으로 수행된다. 즉, ISPP 과정이 수행된다.
또한, 하위비트(LSB)가 "1"인 경우에는, 확인독출 구간(T13)에서, 상기 메인 래치데이터(MDLT)는 "H"로 유지된다. 그러므로, Y-스캔구간(T14)에서, "L"의 데이터가 내부데이터선(IDOUT)으로 출력된다.
계속하여, 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법 중에서 '상위비트 프로그램'이 기술된다. 도 9는 본 발명의 불휘발성 반도체 메모리 장치의 '상위비트 프로그램'의 타이밍도이다. 도 10a 및 10b는 도 9의 타이밍도에 따른 데이터 흐름도이며, 도 11은 도 9의 '상위비트 프로그램'시의 메인 래치데이터(MDLT) 및 보조 래치데이터(SDLT)의 변화를 나타내는 도면이다.
도 9를 참조하면, 먼저, 데이터 로드 구간(data load, T21)에서, 상위비트(MSB)의 데이터가 메인 래치데이터(MDLT)로 로딩된다(도 10a의 (B1) 참조). 즉, 상위비트(MSB)의 데이터가 "0"인 경우, 메인 래치데이터(MDLT)가 "L"로 래치된다. 반면에, 상위비트(MSB)가 "1"인 경우에는, 상기 메인 래치데이터(MDLT)는 "H"를 유지 한다(t21).
이후, 초기 독출구간(initial read, T22)에서, 전술한 하위비트 프로그램이 수행된 메모리셀(MCsel)의 문턱전압에 따라, 상기 보조 래치데이터(SDLT)가 소정의 논리상태로 제어된다. 상기 초기독출구간(T22)을 좀더 자세히 기술하면, 다음과 같다. 먼저, 리셋제어신호(RST)가 "H" 펄스로 활성화되면(t22), 상기 보조 래치데이터(SDLT)는 "L"로 리셋된다(도 10a의 (B2) 참조). 그리고, 메모리셀(MCsel)에 제1 기준전압(VR1, 본 실시예에서는, 0V)을 인가하여, 상기 메모리셀(MCsel)의 문턱전압을 센싱단자(NSEN)의 전압레벨로 맵핑한다(도 10a의 (B3) 참조). 그리고, 상기 보조 래치신호(LCHS)가 "H" 펄스로 발생될 때(t23), 상기 센싱단자(NSEN)의 전압에 따라 선택적으로 보조 래치데이터(SDLT)가 플럽된다(도 10a의 (B4) 참조).
도 11을 참조하여, 초기 독출구간(T22)에서, 상기 보조 래치데이터(SDLT)의 플럽 조건을 살펴보면 다음과 같다.
만약, 이전 데이터가 "1"인 경우(즉, 하위비트(LSB)가 "1"인 경우), 메모리셀(MCsel)은 '온셀(on-cell)'이다. 이 경우, 센싱단자(NSEN)는 접지전압(VSS) 쪽으로 제어되며, 보조 래치데이터(SDLT)는 "L"상태를 유지한다.(도 11의 CASE1, CASE4에서 초기독출 후 참조)
반면에, 이전 데이터가 "0"인 경우(즉, 하위비트(LSB)가 "0"인 경우), 메모리셀(MCsel)은 '오프셀(off-cell)'이다. 이 경우, 센싱단자(NSEN)가 전원전압(VCC) 쪽으로 제어되며, 보조 래치데이터(SDLT)는 "L"에서 "H"로 플럽된다.(도 11의 CASE2, CASE3에서 초기독출 후 참조)
다시 도 9를 참조하면, '프로그램 수행 구간(program execution, T23)'이 진행된다. 상기 '프로그램 수행 구간(T23)'에서는, 버퍼선택신호(PBSLT)가 활성화되면(t24), 메인 래치데이터(MDLT)에 의하여, 메모리셀(MCsel)의 문턱전압이 제어된다(도 10b의 (B5) 참조).
그리고, 제1 확인 독출 구간(first verify read, T24)에서, 메모리셀(MCsel)이 제2 기준전압(VR2) 이상의 문턱전압으로 프로그램되었는지 여부가 확인된다. 즉, 메모리셀(MCsel)의 문턱전압이 제2 기준전압(VR2) 이상인지 여부가 비트라인(BL) 및 센싱단자(NSEN)에 일차적으로 맵핑된다(도 10b의 (B6) 참조). 이어서, 기준래치신호(LCHV)가 "H" 펄스로 발생되어(t25), 맵핑된 상기 센싱단자(NSEN)의 전압에 따라 선택적으로 메인 래치데이터(MDLT)가 플럽된다(도 10b의 (B7) 참조). 이때, 상기 보조 래치데이터(SDLT)가 "L"인 경우에는, 상기 메인 래치데이터(MDLT)의 플럽은 발생되지 않는다.
그리고, 제2 확인 독출 구간(second verify read, T25)에서는, 메모리셀(MCsel)이 제3 기준전압(VR3) 이상의 문턱전압으로 프로그램되었는지 여부가 확인된다. 즉, 메모리셀(MCsel)의 문턱전압이 제3 기준전압(VR3) 이상인지 여부가 비트라인(BL) 및 센싱단자(NSEN)에 이차적으로 맵핑된다(도 10b의 (B8) 참조).
이어서, 메인래치신호(LCHM)가 "H" 펄스로 발생되어(t26), 맵핑된 상기 센싱단자(NSEN)의 전압에 따라 선택적으로 메인 래치데이터(MDLT)가 플럽된다(도 10b의 (B9) 참조).
이후, Y-스캔구간(T26)에서, 선택어드레스(Yp)가 "H"로 활성화되면(t27), 프 로그램의 '패스(pass)' 또는 '실패(fail)'가 확인된다. 그리고, 프로그램의 실패가 확인되는 경우에는, 프로그램 수행(T23')부터 반복적으로 진행된다.
다시 도 11을 참조하여, 제1 및 제2 확인독출구간(T24, T25)에서의 상기 메인 래치데이터(MDLT)의 플럽을 살펴보면, 다음과 같다.
CASE1 및 CASE2는 상위비트(MSB)가 "1"인 경우를 나타낸다. 이 경우에는, 제1 및 제2 확인독출구간(T24, T25)에서, 상기 메인 래치데이터(MDLT)는 "H"상태를 유지한다.
CASE3은 상위비트(MSB) 및 하위비트(LSB)가 모두 "0"인 경우를 나타낸다. 이 경우에는, 상기 상위비트(MSB)에 대한 프로그램이 '패스'인 경우에는, 제1 확인독출구간(T24)에서, 상기 메인 래치데이터(MDLT)는 "L"에서 "H"로 플럽된다. 만약, 프로그램이 실패(fail)인 경우에는, 제1 및 제2 확인독출구간(T24, T25) 모두에서, 상기 메인 래치데이터(MDLT)는 "H"로 플럽되지 않고, "L" 상태를 유지한다.
CASE4는 상위비트(MSB)가 "0"이고, 하위비트(LSB)가 "1"인 경우를 나타낸다. 이 경우에는, 제1 확인독출구간(T24)에서는, 상기 메인 래치데이터(MDLT)의 "H"로의 플럽은 발생되지 않는다. 이는, 상기 보조 래치데이터(SDLT)가 "L"이기 때문이다. 그리고, 상기 상위비트(MSB)에 대한 프로그램이 '패스'인 경우에는, 제2 확인독출구간(T25)에서, 상기 메인 래치데이터(MDLT)는 "L"에서 "H"로 플럽된다. 만약, 프로그램이 실패(fail)인 경우에는, 제1 및 제2 확인독출구간(T24, T25) 모두에서, 상기 메인 래치데이터(MDLT)는 "H"로 플럽되지 않고 "L" 상태를 유지한다.
정리하면, 프로그램이 패스인 경우에는, 제1 또는 제2 확인독출구간(T24, T25)에서, 상기 메인 래치데이터(MDLT)는 "H"로 플럽된다. 반면에, 프로그램 실패인 경우에는, 제1 및 제2 확인독출구간(T24, T25) 모두에서, 상기 메인 래치데이터(MDLT)는 플럽되지 않는다.
한편, 상기 일차적 맵핑을 수행하는 상기 제1 확인 독출 구간(T24)과 이차적 맵핑을 수행하는 상기 제2 확인 독출 구간(T25)을 구체적으로 비교하면, 다음과 같은 차이점을 지닌다.
상기 제1 확인 독출 구간(T24)에서는, 상기 비트라인(BL)을 소정의 프리차아지 전압(VPRE)으로 프리차아지하는 프리차아지 과정(P_BLP)이 수행된다. 즉, 상기 제1 확인 독출 구간(T24)에서는, 상기 센싱단자(NSEN)에 전원전압(VCC)으로 프리차아지되는 동안에, 상기 비트라인차단신호(BLSHF)가 "H"로 된다(P_BLP1). 그러므로, 상기 제1 확인 독출 구간(T24)에서는, 비트라인(BL)은 소정의 프리차아지 전압(VPRE)으로 프리차아지된 후에, 메모리셀(MCsel)의 문턱전압을 맵핑하게 된다.
반면에, 상기 제2 확인 독출 구간(T25)에서, 상기 비트라인(BL)은 별도의 프리차아지 과정의 수행없이, 메모리셀(MCsel)의 문턱전압을 맵핑하게 된다. 즉, 상기 제2 확인 독출 구간(T25)에서의 이차적 맵핑은, 별도의 프리차아지의 수행없이, 상기 제1 확인 독출 구간(T24)에서 일차적 맵핑이 수행된 비트라인(BL) 상에 진행된다.
이와 같이, 본 발명의 불휘발성 반도체 메모리 장치의 '상위 비트 프로그램 방법에서, '제2 확인 독출 구간(T25)' 전 또는 진행 중에, 상기 비트라인(BL)을 프리차아지하는 동작이 배제되더라도 무방한 이유는 다음과 같이 기술된다.
먼저, 데이터가 '00', '01'인 경우를 살펴보자. 이 경우, 상기 제1 확인 독출 구간(T24)에서, 메모리셀(MCsel)이 "오프셀"이다. 그러므로, '제2 확인 독출 구간(T25)' 전에, 상기 비트라인(BL)은 이전의 프리차아지 레벨을 유지한다. 즉, 상기 비트라인(BL)은 프리차아지된 것과 마찬가지 상태이다.
이어서, 데이터가 '11, 10'인 경우를 살펴보자. 이 경우에는, 제1 확인독출구간(T24)에서, 메인 래치데이터(MDLT)가 "H"로 제어된다. 그러므로, 제2 확인독출구간(T25)에서의 메인 래치데이터(MDLT)의 플럽여부는 독출되는 데이터값에 영향을 주지 못한다. 그러므로, 데이터가 '11, 10'인 경우에는, '제2 확인독출구간(T25)'은 더 이상 관심의 대상이 아니다.
결국, 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 확인독출방법에서, '제2 확인 독출 구간(T25)' 전 또는 도중에, 상기 비트라인(BL)을 프리차아지하는 동작이 배제되더라도 무방하게 된다.
한편, 도 9의 실시예에서는, 상기 제2 확인독출구간(T25)에서, 상기 센싱단자(NSEN)가 전원전압(VCC)으로 일단 제어된 후에, 상기 메모리셀(MCsel)의 문턱전압이 맵핑되는 것으로 도시되고 기술되었다. 그러나, 노이즈, 누설 전류 등이 적은 제품에서는, 상기 센싱단자(NSEN)의 전압전압(VCC)으로의 제어는 생략될 수 있다.
상기 T23 내지 T26 구간에서의 프로그램, 확인독출 및 Y-스캔동작의 원리는, 당업자에게는 용이하게 이해될 수 있으므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.
계속하여, 본 발명의 불휘발성 반도체 메모리 장치에 대한 독출방법이 기술 된다. 도 12는 본 발명의 불휘발성 반도체 메모리 장치에서 하위비트(LSB)의 데이터 독출방법을 나타내는 타이밍도이다. 도 13a 및 도 13b는 도 12의 타이밍도에 따른 데이터 흐름도이다. 그리고, 도 14는 도 12의 '하위비트(LSB) 독출'시의 주요신호의 변화를 나타내는 도면이다.
도 12를 참조하면, 본 발명의 불휘발성 반도체 메모리 장치의 하위비트(LSB)의 독출은, 설명의 편의상, '페이지 버퍼 셋 구간(page buffer set, T31)', '프리차아지 구간(precharge, T32)', '제1 비트라인 맵핑 구간(first BL map, T33)', '제1 플럽 구간(first flop, T34)', '제2 비트라인 맵핑 구간(second BL map, T35)', '제2 플럽 구간(second flop, T36)' 및 '데이터 출력 구간(data-out, T37)'으로 나누어질 수 있다.
상기 '페이지 버퍼 셋 구간(T31)'에서는, 선택어드레스(Yp) 및 반전 내부데이터(nIDI)가 "H"로 활성화되어(t31, t32), 상기 메인 래치데이터(MDLT)가 "L"로 래치된다(도 13a의 (C1) 참조).
상기 '프리차아지 구간(T32)'에서, 센싱 프리차아지 신호(PLOAD)가 "L"로 되어(t33), 상기 센싱단자(NSEN)는 전원전압(VCC) 쪽으로 프리차아지되고, 상기 비트라인(BL)은 소정의 프리차아지 전압으로 프리차아지된다.
상기 '제1 비트라인 맵핑 구간(first BL map, T33)'에서, 비트라인 차단신호(BLSHF)가 "L"로 제어되며(t34), 이때, 상기 메모리셀(MCsel)의 게이트 단자에, 제1 기준전압(VR1)이 인가된다. 그러면, 상기 제1 기준전압(VR1)에 대한, 상기 메모리셀(MCsel)의 문턱전압이 비트라인(BL) 및 센싱단자(NSEN)에 일차적으로 맵핑된다 (도 13a의 (C2) 참조).
이후, '제1 플럽 구간(first flop, T34)에서는, 내부데이터(IDI)가 "H"이다. 그러므로, 메인 래치신호(LCHM)가 "H" 펄스로 발생되면(t35), 맵핑된 상기 센싱단자(NSEN)의 전압에 따라 선택적으로 메인 래치데이터(MDLT)가 "H"로 플럽된다(도 13a의 (C3) 참조).
이때, 메모리셀(MCsel)의 데이터가 '11'인 경우에는, 메모리셀(MCsel)이 "온셀"이므로, 센싱단자(NSEN)의 전압레벨은 접지전압(VSS) 쪽이다. 따라서, 상기 메인 래치신호(LCHM)를 "H" 펄스로 발생하더라도, 상기 메인 래치데이터(MDLT)는 "L"를 유지한다(도 14의 PT1 참조).
그리고, 메모리셀(MCsel)의 데이터가 '10', '00', '01'인 경우에는, 메모리셀(MCsel)이 "오프셀"이므로, 센싱단자(NSEN)의 전압레벨은 전원전압(VCC) 쪽이다. 따라서, 상기 메인 래치신호(LCHM)를 "H" 펄스로 발생할 때(t35), 상기 메인 래치데이터(MDLT)는 "L"에서 "H"로 플럽이 수행된다(도 14의 PT2, PT3 참조).
이어서, '제2 비트라인 맵핑 구간(second BL map, T35)'에서, 상기 메모리셀(MCsel)의 게이트 단자에, 제3 기준전압(VR3)이 인가된다. 그러면, 상기 제3 기준전압(VR3)에 대한, 상기 메모리셀(MCsel)의 문턱전압이 상기 일차적으로 맵핑된 상기 비트라인(BL) 및 상기 센싱단자(NSEN)에 이차적으로 맵핑된다(도 13b의 (C4) 참조).
이후, '제2 플럽 구간(second flop, T36)'에서는, 반전 내부데이터(nIDI)가 "H"이다. 그러므로, 메인 래치신호(LCHM)가 "H" 펄스로 발생되면(t36), 맵핑된 상 기 센싱단자(NSEN)의 전압에 따라 선택적으로 메인 래치데이터(MDLT)가 "L"로 플럽이 이차적으로 수행된다(도 13b의 (C5) 참조).
이때, 메모리셀(MCsel)의 데이터가 '11'인 경우에는, 상기 메인 래치데이터(MDLT)는 이미 "L" 상태이므로, 플럽은 발생되지 않는다(도 14의 PT4 참조).
그리고, 메모리셀(MCsel)의 데이터가 '10', '00'인 경우에는, 메모리셀(MCsel)이 "온셀"이므로, 센싱단자(NSEN)의 전압레벨은 접지전압(VSS) 쪽이다. 따라서, 상기 메인 래치신호(LCHM)를 "H" 펄스로 발생하더라도, 상기 메인 래치데이터(MDLT)는 "H"를 유지한다(도 14의 PT5 참조).
한편, 메모리셀(MCsel)의 데이터가 '01'인 경우에는, 메모리셀(MCsel)이 "오프셀"이므로, 센싱단자(NSEN)의 전압레벨은 전원전압(VCC) 쪽이다. 따라서, 상기 메인 래치신호(LCHM)를 "H" 펄스로 발생할 때(t36), 상기 메인 래치데이터(MDLT)는 "H"에서 "L"로 플럽이 수행된다(도 14의 PT6 참조).
결국, 제2 플럽 구간(T36)이 수행된 후에, 하위비트(LSB)가 "1"인 경우에는, 상기 메인 래치데이터(MDLT)는 "L"이며, 하위비트(LSB)가 "0"인 경우에는, 상기 메인 래치데이터(MDLT)는 "H"이다.
그리고, '데이터 출력 구간(T37)'에서, 선택어드레스(Yp)가 "H"로 발생할 때(t37), 메인 래치데이터(MDLT)가 상기 내부 데이터선(IDOUT)에 맵핑된다. 즉, 하위비트(LSB)가 "1"인 경우에는, 상기 내부데이터선(IDOUT)은 "H"를 유지한다. 반면에, 하위비트(LSB)가 "0"인 경우에는, 상기 내부데이터선(IDOUT)은 "L"로 제어된다.
도 12의 본 발명의 불휘발성 반도체 메모리 장치의 독출방법에서는, 일차적 맵핑이 수행된 비트라인(BL) 상에, 상기 메모리셀(MCsel)의 문턱전압에 대한 상기 비트라인(BL)의 이차적 맵핑이 수행된다는 점에 유의할 필요가 있다. 즉, 상기 '제2 비트라인 맵핑 구간(T35)'은, 상기 '제1 비트라인 맵핑 구간(T33)' 및 상기 '제1 플럽 구간(T34)' 중 또는 이후에, 상기 비트라인(BL)을 소정의 전압으로 프리차아지하는 동작이 배제된 채 수행된다.
이와 같이, 본 발명의 불휘발성 반도체 메모리 장치의 독출방법에서, '제2 비트라인 맵핑 구간(T35)' 전에, 상기 비트라인(BL)을 프리차아지하는 동작이 배제되더라도 무방한 이유는 다음과 같이 기술된다.
먼저, 데이터가 '10', '00', '01'인 경우를 살펴보자. 이 경우, 상기 제1 비트라인 맵핑 구간(T33)에서, 메모리셀(MCsel)이 "오프셀"이다. 그러므로, '제2 비트라인 맵핑 구간(T35)'에서, 상기 비트라인(BL) 및 상기 센싱단자(NSEN)는 이전에 프리차아지된 레벨을 유지한다. 즉, 프리차아지가 수행된 것과 마찬가지인 상태에서, '제2 비트라인 맵핑 구간(T35)'이 수행되게 된다.
이어서, 데이터가 '11'인 경우를 살펴보자. 이 경우에는, 제1 플럽 구간(T34)에서, 메인 래치데이터(MDLT)가 "L"로 플럽된다. 그러므로, 제2 플럽구간(T36)에서의 메인 래치데이터(MDLT)의 플럽여부는 독출되는 데이터값에 영향을 주지 못한다. 그러므로, 데이터가 '11'인 경우에는, '제2 비트라인 맵핑 구간(T35)'은 더 이상 관심의 대상이 아니다.
결국, 본 발명의 불휘발성 반도체 메모리 장치의 독출방법에서, '제2 비트라 인 맵핑 구간(T35)' 전에, 상기 비트라인(BL)을 프리차아지하는 동작이 배제되더라도 무방하게 된다.
한편, 본 발명의 불휘발성 반도체 메모리 장치에서의 상위비트에 대한 독출은 도 12의 페이지 버퍼 셋 구간(T31), 프리차아지 구간(T32), 제1 비트라인 맵핑(T33) 및 데이터 출력 구간(T37)으로 구성될 수 있다. 이때, 비트라인 맵핑 시에 제2 기준전압(VR2)이 인가된다는 점에서 차이가 있을 뿐이다. 따라서, 본 발명의 불휘발성 반도체 메모리 장치에서의 상위비트에 대한 독출 방법은, 도 12를 참조하면, 당업자에게는 용이하게 이해될 수 있으므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
예를 들면, 본 명세서에서는, 순서적으로 증가하는 제1 문턱전압 그룹과 제2 문턱전압 그룹에 맵핑되는 데이터값에 대하여, 하위비트가 동일한 실시예가 도시되고 기술되었다. 하지만, 본 발명의 기술적 사상은 제1 문턱전압 그룹과 제2 문턱전압 그룹에 맵핑되는 데이터값에 대하여, 상위비트가 동일한 실시예에서도 실현될 수 있음은 물론이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 불휘발성 반도체 메모리 장치는 메인 래치데이터 및 보조 래치데이터를 래치하는 페이지 버퍼를 포함한다. 이때, 메인 래치데이터의 플럽이 상기 보조래치데이터의 논리상태에 따라 차단되도록 제어된다. 그리고, 페이지 버퍼는 비트라인의 전압레벨에 따라 선택적으로 메인 래치데이터를 플럽하도록 제어하되, 보조 래치데이터의 논리상태에 따라 디스에이블되는 래치제어블락을 포함한다.
그리고, 본 발명의 불휘발성 반도체 메모리 장치의 독출방법은 제1 기준전압을 기준으로 하여, 상기 메모리셀의 문턱전압을 비트라인 상에 일차적으로 맵핑하는 단계와 상기 제3 기준전압을 기준으로 하여, 상기 메모리셀의 문턱전압을 비트라인 상에 이차적으로 맵핑하는 단계를 포함한다. 이때, 상기 메모리셀의 문턱전압에 대한 이차적 맵핑은 상기 일차적으로 맵핑된 비트라인 상에 구현된다. 즉, 상기 일차적으로 맵핑하는 단계와 상기 이차적으로 맵핑하는 단계 사이에는, 상기 비트라인을 특정의 전압으로 프리차아지하는 동작이 배제된다.
상기와 같은 본 발명의 불휘발성 반도체 메모리 장치 및 이의 데이터 독출방법에 의하면, 하위비트에 대한 데이터의 독출시에, 비트라인의 프리차아지의 횟수가 감축되어, 궁극적으로 소요되는 시간이 단축된다.

Claims (8)

  1. 불휘발성 반도체 메모리 장치에 있어서,
    다수개의 불휘발성 메모리셀들을 포함하는 메모리 어레이;
    소정의 비트라인을 통하여 상기 메모리 어레이와 전기적으로 연결되는 페이지 버퍼로서, 소정의 메인 래치데이터 및 소정의 보조 래치데이터를 래치하되, 상기 메인 래치데이터의 플럽이 상기 보조래치데이터의 논리상태에 따라 차단되도록 제어되는 상기 페이지 버퍼; 및
    상기 메모리 어레이의 워드라인을 제어하도록 구동되는 로우 디코더를 구비하며,
    상기 페이지 버퍼는
    상기 메인 래치데이터를 래치하고, 상기 메인 래치데이터를 상기 비트라인을 통하여 상기 메모리셀의 문턱전압에 맵핑하도록 구동되는 메인 래치블락으로서, 상기 메인 래치데이터는 상기 비트라인의 전압레벨에 따라, 플럽되는 상기 메인 래치블락;
    상기 보조 래치데이터를 래치하는 보조 래치블락으로서, 상기 보조 래치데이터는 상기 비트라인의 전압레벨에 따라, 플럽되는 상기 보조 래치블락; 및
    상기 비트라인의 전압레벨에 따라 선택적으로 상기 메인 래치데이터를 플럽하도록 제어하되, 상기 보조 래치데이터의 논리상태에 따라 디스에이블되는 래치제어블락을 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 메인 래치블락은
    상기 메인 래치데이터를 래치하는 메인 래치부;
    상기 비트라인의 전압레벨에 따라, 상기 메인 래치데이터를 플럽하도록 제어되는 메인 응답부; 및
    상기 메인 래치데이터를 로딩하는 로딩부를 구비하며,
    상기 보조 래치블락은
    상기 보조 래치데이터를 저장하는 보조 래치부;
    상기 비트라인의 전압레벨에 따라, 상기 보조 래치데이터를 플럽하도록 제어되는 보조 응답부; 및
    상기 보조 래치데이터를 리셋하는 리셋부를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 메인 래치부는
    상기 메인응답부에 의한 상기 메인 래치데이터의 플럽 방향을 제어하는 트랜지스터들을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제1 항에 있어서, 상기 페이지 버퍼는
    상기 메인 래치데이터를 소정의 내부데이터선으로 맵핑하는 출력드라이버를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  5. 다수개의 메모리셀들을 가지는 불휘발성 반도체 메모리 장치의 데이터 독출방법으로서, 상기 메모리셀들 각각은 저장되는 데이터에 따라 순서적으로 증가하는 제1 내지 제3 기준전압으로 구분되는 제1 내지 제4 문턱전압 그룹 중의 어느하나의 문턱전압을 가지는 상기 불휘발성 반도체 메모리 장치의 데이터 독출방법에 있어서,
    상기 제1 기준전압 또는 제2 기준전압을 기준으로 하여, 상기 메모리셀의 문턱전압을 상기 비트라인 상에 일차적으로 맵핑하는 단계;
    상기 일차적 맵핑에 따른 상기 비트라인의 전압레벨에 따라, 소정의 메인래치데이터를 플럽하기 위한 일차적 플럽을 수행하는 단계;
    상기 제3 기준전압을 기준으로 하여, 상기 메모리셀의 문턱전압을 상기 일차적으로 맵핑된 비트라인 상에 이차적으로 맵핑하는 단계; 및
    상기 이차적 맵핑에 따른 상기 비트라인의 전압레벨에 따라, 상기 메인래치데이터를 플럽하기 위한 이차적 플럽을 수행하는 단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 데이터 독출방법.
  6. 제5 항에 있어서, 상기 일차적으로 맵핑하는 단계와 상기 이차적으로 맵핑하는 단계 사이에는,
    상기 비트라인을 특정의 전압으로 프리차아지하는 동작이 배제되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 데이터 독출방법.
  7. 제6 항에 있어서, 상기 불휘발성 반도체 메모리 장치의 데이터 독출방법은
    상기 일차적 독출을 수행하는 단계에, 상기 비트라인을 전원전압으로 프리차아지하기 위한 프리차아지 단계가 더 구비되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 데이터 독출방법.
  8. 제6 항에 있어서, 상기 제1 내지 제4 문턱전압에 맵핑되는 데이터값은
    각각 11, 10, 00, 01인 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 독출방법.
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