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KR100594317B1 - 소비전력이 적은 쉬프트 레지스터 및 상기 쉬프트레지스터의 동작방법 - Google Patents

소비전력이 적은 쉬프트 레지스터 및 상기 쉬프트레지스터의 동작방법 Download PDF

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KR100594317B1
KR100594317B1 KR1020050007985A KR20050007985A KR100594317B1 KR 100594317 B1 KR100594317 B1 KR 100594317B1 KR 1020050007985 A KR1020050007985 A KR 1020050007985A KR 20050007985 A KR20050007985 A KR 20050007985A KR 100594317 B1 KR100594317 B1 KR 100594317B1
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KR
South Korea
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shift register
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control signal
reset
multiplexer
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임정주
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삼성전자주식회사
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Abstract

전달되어야 하는 데이터에 따라 동작여부를 결정하도록 함으로써, 쉬프트 레지스터 체인에 사용되었을 때 소비전력이 적은 쉬프트 레지스터 및 상기 쉬프트 레지스터의 동작방법을 개시한다. 상기 쉬프트 레지스터는, 제1멀티플렉서, 제2멀티플렉서, 래치블록 및 인버터를 구비한다. 상기 제1멀티플렉서는 해당 쉬프트 레지스터의 전후에 위치한 쉬프트 레지스터의 출력데이터를 수신하여 상기 래치블록의 리셋신호로 사용하고, 상기 제2멀티플렉서는 해당 쉬프트 레지스터의 전후에 위치한 쉬프트 레지스터의 출력데이터를 수신하여 상기 래치블록의 입력데이터로 사용되며, 상기 래치블록은 상기 입력데이터를 저장하고 출력하며, 상기 인버터는 상기 래치회로의 출력데이터를 버퍼링 하여 출력하는 기능을 수행한다. 상기 쉬프트 레지스터 동작방법은, 전달되어야 하는 데이터를 판단하여 해당 쉬프트 레지스터의 동작을 결정하는 복수 개의 단계를 구비한다.
쉬프트 레지스터, 쉬프트 레지스터 체인

Description

소비전력이 적은 쉬프트 레지스터 및 상기 쉬프트 레지스터의 동작방법{A low power consumption shift register and operating method for the shift register}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 쉬프트 레지스터의 체인(Chain)을 나타내는 다이어그램이다.
도 2는 도 1에 도시 된 종래의 쉬프트 레지스터의 블록 다이어그램이다.
도 3은 도 2에 도시 된 래치회로(220)의 회로도이다.
도 4는 본 발명의 일 실시 예에 따른 쉬프트 레지스터의 블록 다이어그램이다.
도 5는 도 4에 도시 된 쉬프트 레지스터의 래치블록의 회로도이다.
본 발명은 쉬프트 레지스터(Shift Register)에 관한 것으로서, 특히, 소비전력이 적은 쉬프트 레지스터에 관한 것이다.
쉬프트 레지스터(Shift Register)는, 사용되는 시스템에서 공급하는 일정한 클럭신호에 응답하여, 입력되는 신호를 저장하고 저장된 데이터를 출력하는 기능을 수행한다. 저장하는 기능과 이를 전달하는 기능을 수행할 수 있기 때문에, 쉬프트 레지스터는 상당히 많은 시스템에 사용된다. 쉬프트 레지스터는 하나의 쉬프트 레지스터를 독립적으로 사용하기보다는, 복수 개의 쉬프트 레지스터를 직렬로 연결시켜 사용하는 것이 일반적이다.
도 1은 쉬프트 레지스터의 체인(Chain)을 나타내는 다이어그램이다.
도 1을 참조하면, 상기 쉬프트 레지스터의 체인(100)은, 제(n-1, n은 정수)번째 쉬프트 레지스터(110), 제n번째 쉬프트 레지스터(111) 및 제(n+1)번째 쉬프트 레지스터(112)가 직렬로 연결되어 있다. 도면에는 2개의 쉬프트 레지스터(110 내지 112)가 연결되어 있는 것처럼 도시되어 있지만, 더 많은 수의 쉬프트 레지스터를 연결하는 것이 가능하고, 특히 복수개의 쉬프트 레지스터를 폐 루프(Closed Loop)가 되도록 연결될 수도 있다.
쉬프트 레지스터의 주변에 표시된 사각형의 기호들은 각 쉬프트 레지스터를 연결하는 노드(node)라는 의미이다. 즉, n번째 쉬프트 레지스터(111)의 상부에 위치한 q, p, w, CK_T 및 RST 단자는 (n-1)번째 쉬프트 레지스터(110)의 하부에 위치한 r, q, s, CK_B 및 RST 단자에 연결된다. 또한 n번째 쉬프트 레지스터(111)의 하부에 위치한 r, q, s, CK_B 및 RST 단자는 (n+1)번째 쉬프트 레지스터(112)의 상부에 위치한 q, p, w, CK_T 및 RST 단자에 연결된다.
데이터는 상부에 위치한 쉬프트 레지스터로부터 하부에 위치한 쉬프트 레지스터로 전달되거나, 반대로 하부에 위치한 쉬프트 레지스터의 데이터가 상부에 위 치한 쉬프트 레지스터에 전달되도록 조절할 수 있다.
도 2는 도 1에 도시 된 종래의 쉬프트 레지스터의 블록 다이어그램이다.
도 2를 참조하면, 상기 쉬프트 레지스터는, 멀티플렉서(210) 및 래치회로(220)를 구비한다. 인버터(230)는 래치회로(220)의 데이터를 버퍼링(Buffering)하여 출력단자(O)에 전달한다.
멀티플렉서(210)는 방향선택신호(S)에 응답하여, 입력되는 2개의 신호(p 및 r)를 선택하여 출력한다. 래치회로(220)는 클럭단자(CKN)에 인가되는 클럭신호에 응답하여 입력단자(D)에 입력되는 멀티플렉서(210)의 출력신호를 저장하고 제1출력단자(Q)를 통하여 저장된 데이터를 출력한다. 리셋단자(RN)로 인가되는 리셋신호(RST)가 인에이블(Enable) 되면 래치회로(220)의 출력이 리셋(Reset)된다.
여기서 q는 서로 연결되지 않은 것처럼 보이지만, 실제로는 연결된 것으로 래치회로(220)의 제1출력단자(Q)의 출력인 q가 쉬프트 레지스터의 상부 및 하부에 위치한 q에 연결된다.
도 3은 도 2에 도시 된 래치회로(220)의 회로도이다.
도 3을 참조하면, 래치회로는, 신호발생블록(221) 및 데이터 래치블록(222)을 구비한다.
신호발생블록(221)은, 클럭단자(CKN)를 통하여 인가된 클럭신호와 동일한 위상의 클럭제어신호(CL) 및 위상이 180°차이가 나는 반전클럭제어신호(CLB)를 생성하고, 외부로부터 리셋단자(RN)에 인가되는 리셋신호(RST)의 위상을 180°변경한 반전리셋신호(RNB)를 생성한다.
데이터 래치블록(222)은, 마스터 스테이지(222-M) 및 슬래이브 스테이지(222-S)를 구비한다. 마스터 스테이지(222-M) 및 스래이브 스테이지(222-S)는 신호발생블록(221)에서 생성된 신호들(CL, CLB, RN 및 RNB)에 응답하여 입력단자(D)에 입력된 데이터 신호를 래치(Latch)하고 출력하는 기능을 수행한다.
도 3에 도시 된 데이터 래치블록(222)은 일반적인 것이고, 그 동작방식은 이 분야의 기술자들에게는 당연한 것이므로 설명을 하지는 않겠다.
도 2에 도시 된 종래의 쉬프트 레지스터는, 입력단자(D)로 입력되는 데이터의 종류에 관계없이 클럭신호(CKN)와 동 위상의 클럭제어신호(CL) 및 클럭신호(CKN)와 위상이 180°차이가 나는 반전클럭제어신호(CLB)를 생성한다. 상기 신호들을 생성시키기 위해서는 인버터 2개가 동작하여야 하는데, 인버터가 CMOS로 구성된다고 하더라도 인버터의 출력이 하이 상태에서 로우 상태 또는 로우 상태에서 하이 상태로 변하는 동안 전류가 소모된다. 이러한 전류 소모는 쉬프트 레지스터의 개수 및 클럭신호의 주파수에 따라서 상당한 전력소비를 가져올 수 있다.
본 발명이 이루고자하는 기술적 과제는, 소비전력이 적은 쉬프트 레지스터를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 소비전력이 적게되는 쉬프트 레지스터의 동작방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 복수 개의 쉬프트 레지스터가 직렬 연결되어 이루어진 쉬프트 레지스터 체인(Shift Register Chain)을 구성한다.
상기 쉬프트 레지스터 체인을 구성하는 제n(n은 정수)번째 쉬프트 레지스터는, 제1멀티플렉서, 제2멀티플렉서, 래치블록 및 인버터를 구비한다.
상기 제1멀티플렉서는, 상기 쉬프트 레지스터 체인에서 데이터가 전달되는 방향을 지시하는 방향제어신호에 응답하여, 연결 방향으로 볼 때 제(n-1)번째 쉬프트 레지스터의 출력데이터 및 제(n+1)번째 쉬프트 레지스터의 출력데이터 중에서 하나를 선택하여 출력한다. 상기 제2멀티플렉서는, 상기 쉬프트 레지스터 체인에서 데이터가 전달되는 방향을 지시하는 방향제어신호에 응답하여, 연결 방향으로 볼 때 제(n-1)번째 쉬프트 레지스터의 출력데이터 및 제(n+1)번째 쉬프트 레지스터의 출력데이터 중에서 하나를 선택하여 출력한다. 상기 래치블록은, 클럭신호, 리셋신호 및 상기 제1멀티플렉서의 출력데이터에 응답하여 상기 제2멀티플렉서의 출력데이터를 저장하고 저장된 데이터를 출력한다. 상기 인버터는 상기 래치블록의 출력신호를 버퍼링(Buffering)하여 출력한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 쉬프트 레지스터 동작방법은, 복수 개의 쉬프트 레지스터가 직렬 연결되어 이루어진 쉬프트 레지스터 체인(Shift Register Chain)을 구성하는 쉬프트 레지스터를 동작시키는 방법이다.
상기 쉬프트 레지스터 체인을 구성하는 제n(n은 정수)번째 쉬프트 레지스터를 동작시키는 방법은,
제(n-1)번째 쉬프트 레지스터의 출력데이터가 상기 제n(n은 정수)번째 쉬프트 레지스터의 동작을 지시하는 가를 판단하는 동작여부 판단단계; 상기 동작여부 판단단계에서의 판단결과, 제(n-1)번째 쉬프트 레지스터의 출력데이터가 상기 제n(n은 정수)번째 쉬프트 레지스터의 동작을 지시하지 않는 경우에는, 상기 제n(n은 정수)번째 쉬프트 레지스터에 사용될 클럭신호를 일정한 DC 전압으로 변환하여 공급하는 단계; 상기 동작여부 판단단계에서의 판단결과, 제(n-1)번째 쉬프트 레지스터의 출력데이터가 상기 제n(n은 정수)번째 쉬프트 레지스터의 동작을 지시하는 경우에는, 상기 제n(n은 정수)번째 쉬프트 레지스터에 사용될 정상적인 클럭신호를 공급하는 단계; 및 상기 정상적인 클럭신호에 의하여 저장된 제(n-1)번째 쉬프트 레지스터의 출력데이터가 상기 제n번째 쉬프트 레지스터를 경유하여 제(n+1)번째 쉬프트 레지스터에 전달되고, 상기 제(n+1)번째 쉬프트 레지스터의 출력데이터가 상기 제(n+2)번째 쉬프트 레지스터에 전달됨과 동시에 상기 제(n+1)번째 쉬프트 레지스터의 출력데이터 응답하여 상기 제n번째 쉬프트 레지스터를 리셋 시키는 단계를 구비한다.
상기 동작여부 판단단계에서, 제(n-1)번째 쉬프트 레지스터의 출력데이터가 논리 하이 값인 경우에는 상기 제n(n은 정수)번째 쉬프트 레지스터의 동작을 지시하는 것으로 판단하고, 논리 로우 값인 경우에는 동작하지 않을 것을 지시하는 것으로 판단한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일 실시 예에 따른 쉬프트 레지스터의 블록 다이어그램이다.
도 4를 참조하면, 상기 쉬프트 레지스터(400)는, 2개의 멀티플렉서(410 및 420), 래치블록(430) 및 인버터(440)를 구비한다.
제1멀티플렉서(410)는, 방향제어신호(s)에 응답하여, 상부 단자(p)로부터 인가된 신호 및 하부 단자(r)로부터 인가된 신호들 중에서 하나를 선택하여 출력하며, 상기 출력신호는 래치블록(430)에서 리셋신호로 사용된다. 만일 방향제어신호(s)가 상부에서 하부로 데이터를 전달하는 것을 지시한다면, 하부단자(r)로부터 인가된 신호가 선택되어 출력된다. 이것은, 하부로 전달된 데이터가 하부 단자(r)를 통하여 다시 피드백(Feedback)되는 것이며, 상기 데이터가 논리 하이 값을 가지는 경우, 쉬프트 레지스터(400)가 리셋 되는 것을 의미한다. 물론 전달될 데이터의 값이 논리 로우 상태인 경우, 쉬프트 레지스터(400)는 이 전 상태를 유지한다.
제2멀티플렉서(420)는, 방향제어신호(s)에 응답하여, 상부 단자(p)로부터 인가된 신호 및 하부 단자(r)로부터 인가된 신호들 중에서 하나를 선택하여 출력하며, 상기 출력신호는 래치블록(430)에서 데이터 신호로 사용된다. 만일 방향제어신 호(s)가 상부에서 하부로 데이터를 전달하는 것을 지시한다면, 상부단자(p)로부터 인가된 신호가 선택되어 출력된다. 이것은, 상부에 위치한 쉬프트 레지스터의 출력 데이터(q)가 상부 단자(p)를 통하여 입력되는 것을 의미한다.
래치블록(430)은, 제1리셋단자(RN)를 통하여 리셋신호(RST)를 수신하고, 제1멀티플렉서(410)의 출력데이터를 제2리셋단자(RN2)를 통하여 수신하며, 제2멀티플렉서(420)의 출력데이터를 입력단자(D)를 통하여 수신하고, 클럭단자(CKN)를 통하여 클럭신호(CK_T 또는 CK_B)를 수신한다. 래치블록(430)의 동작은 도 5에서 설명한다.
인버터(440)는 래치블록(430)의 출력신호를 버퍼링(Buffering)하여 출력한다.
도 5는 도 4에 도시 된 쉬프트 레지스터의 래치블록의 회로도이다.
도 5를 참조하면, 상기 래치블록(430)은, 동작결정블록(510), 리셋블록(520) 및 래치회로(530)를 구비한다.
동작결정블록(510)은, 제2멀티플렉서(420)의 출력데이터에 따라 쉬프트 레지스터의 동작여부를 결정하고, 상기 결정사항에 따른 클럭제어신호(CL) 및 반전클럭제어신호(CLB)를 출력한다.
제2멀티플렉서(420)의 출력데이터가 쉬프트 레지스터의 동작을 정지할 것을 지시하는 경우에는, 클럭제어신호(CL) 및 반전클럭제어신호(CLB)가 일정한 DC 전압 값을 갖게 된다. 반면에, 제2멀티플렉서(420)의 출력데이터가 쉬프트 레지스터의 동작을 지시하는 경우에는, 클럭제어신호(CL)는 클럭단자(CKN)를 통하여 입력된 클 럭신호와 위상이 동일한 신호로 되며 반전클럭제어신호(CLB)는 클럭신호의 위상이 반전된 신호로 된다.
이를 위하여, 동작결정블록(510)은, 상기 클럭신호 및 제2멀티플렉서(420)의 출력데이터에 응답하여 반전클럭제어신호(CLB)를 출력하는 제1동작결정블록(511) 및 반전클럭제어신호(CLB)의 위상을 반전시켜 클럭제어신호(CL)를 출력하는 제2동작결정블록(512)을 구비한다.
제1동작결정블록(511)은, 클럭신호 및 제2멀티플렉서(420)의 출력데이터에 응답하여 반전클럭제어신호(CLB)를 출력하는 낸드 게이트(NAND Gate)로 구현될 수 있다. 제2동작결정블록(512)은, 반전클럭제어신호(CLB)의 위상을 반전시켜 클럭제어신호(CL)를 출력하는 인버터(Inverter)로 구현될 수 있다.
리셋블록(520)은, 리셋신호(RST) 및/또는 제1멀티플렉서의 출력데이터(RN2)에 응답하여 리셋전압(Vr)을 출력하며, 제1리셋회로(521) 및 제2리셋회로(522)를 구비한다.
제1리셋회로(521)는, 리셋신호에 응답하여 리셋전압(Vr)을 출력하며, 일단이 낮은 전원전압에 연결되고 게이트에 상기 리셋신호가 인가되며 다른 일단으로 상기 리셋전압을 출력하는 제1모스트랜지스터를 이용하여 구현될 수 있다.
제2리셋회로(522)는 제1멀티플렉서(410)의 출력데이터에 응답하여 리셋전압(Vr)을 출력하며, 일단이 낮은 전원전압에 연결되고 게이트에 상기 제1멀티플렉서의 출력데이터가 인가되며 다른 일단으로 상기 리셋전압을 출력하는 제2모스트랜지스터를 이용하여 구현될 수 있다.
래치회로(530)는, 마스터 스테이지(531, Master Stage) 및 슬레이브 스테이지(532, Slave Stage)를 구비한다.
마스터 스테이지(531)는, 클럭제어신호(CL) 및 반전클럭제어신호(CLB)에 응답하여 제2멀티플렉서(420)의 출력데이터를 저장하고, 리셋전압(RST)에 응답하여 소정의 데이터를 저장한다. 슬레이브 스테이지(532)는, 클럭제어신호(CL) 및 반전클럭제어신호(CLB)에 응답하여 마스터 스테이지(531)에 저장된 데이터를 전달받아 저장하고 출력한다.
이하에서는, 상술한 쉬프트 레지스터를 동작시키는 방법에 대하여 설명한다.
먼저, 상술한 쉬프트 레지스터는 단독으로 사용되기보다는 복수 개의 쉬프트 레지스터가 직렬 연결되어 이루어진 쉬프트 레지스터 체인(Shift Register Chain)에서 사용되는 것이 중요하므로, 여기서는 상기 쉬프트 레지스터 체인을 구성하는 제n(n은 정수)번째 쉬프트 레지스터를 동작시키는 방법에 대하여 설명한다.
상기 쉬프트 레지스터를 동작시키는 방법은,
제(n-1)번째 쉬프트 레지스터의 출력데이터가 상기 제n(n은 정수)번째 쉬프트 레지스터의 동작을 지시하는 가를 판단하는 동작여부 판단단계;
상기 동작여부 판단단계에서의 판단결과, 제(n-1)번째 쉬프트 레지스터의 출력데이터가 상기 제n(n은 정수)번째 쉬프트 레지스터의 동작을 지시하지 않는 경우에는, 상기 제n(n은 정수)번째 쉬프트 레지스터에 사용될 클럭신호를 일정한 DC 전압으로 변환하여 공급하는 단계;
상기 동작여부 판단단계에서의 판단결과, 제(n-1)번째 쉬프트 레지스터의 출 력데이터가 상기 제n(n은 정수)번째 쉬프트 레지스터의 동작을 지시하는 경우에는, 상기 제n(n은 정수)번째 쉬프트 레지스터에 사용될 정상적인 클럭신호를 공급하는 단계; 및
상기 정상적인 클럭신호에 의하여 저장된 제(n-1)번째 쉬프트 레지스터의 출력데이터가 상기 제n번째 쉬프트 레지스터를 경유하여 제(n+1)번째 쉬프트 레지스터에 전달되고, 상기 제(n+1)번째 쉬프트 레지스터의 출력데이터가 상기 제(n+2)번째 쉬프트 레지스터에 전달됨과 동시에 상기 제(n+1)번째 쉬프트 레지스터의 출력데이터 응답하여 상기 제n번째 쉬프트 레지스터를 리셋 시키는 단계를 구비한다.
또한 상기 동작여부 판단단계에서는, 제(n-1)번째 쉬프트 레지스터의 출력데이터가 논리 하이 값인 경우에는 상기 제n(n은 정수)번째 쉬프트 레지스터의 동작을 지시하는 것으로 판단하고, 논리 로우 값인 경우에는 동작하지 않을 것을 지시하는 것으로 판단한다.
이하에서는 상술한 본 발명의 일 실시 예에 따른 쉬프트 레지스터 및 상기 쉬프트 레지스터의 동작에 대하여 설명한다. 상기 쉬프트 레지스터는, 쉬프트 레지스터 체인 내에서 동작하는 것을 전제로 하여 발명되었다.
쉬프트 레지스터 체인을 구성하는 모든 쉬프트 레지스터는, 초기에 일정한 논리 값으로 고정(Setting) 시켜 놓고 작동을 시작하는 것이 일반적이며, 여기서는 논리 로우 값으로 리셋 시켜 놓았다고 가정하고 설명을 시작한다.
상기 쉬프트 레지스터 체인의 소정의 쉬프트 레지스터는, 이전에 위치한 쉬프트 레지스터로부터 해당 쉬프트 레지스터로 데이터가 전달될 때, 제일 먼저 해당 쉬프트 레지스터가 동작하여야 할 필요가 있는 가를 판단한다.
해당 쉬프트 레지스터가 동작할 필요가 없다고 판단된 경우에는, 쉬프트 레지스터를 동작시키는 클럭신호를 해당 쉬프트 레지스터에 공급하지 않거나, 클럭신호를 일정한 DC 전압 값으로 변환시켜 공급하면 해당 쉬프트 레지스터는 동작하지 않게 된다. 해당 쉬프트 레지스터가 동작할 필요가 있다고 판단된 경우에는, 쉬프트 레지스터를 동작시키는 클럭신호를 해당 쉬프트 레지스터에 공급하면 된다.
상기 해당 쉬프트 레지스터가 동작할 필요가 있는지 없는 지를 판단하는 기준은 여러 가지가 있을 수 있다. 여기서는 설명의 편의를 위하여 한 가지 경우만 예를 들지만 당업자라면 이러한 예는 쉽게 만들어 낼 수 있을 것이다. 즉, 현재 모든 쉬프트 레지스터가 논리 로우 값으로 리셋 되어 있으므로, 만일 논리 로우 값을 다음에 위치하는 쉬프트 레지스터에 전달하는 것은 의미가 없다는 것이 본 발명에서 사용하고 있는 핵심 아이디어이다.
따라서, 전달되어야 하는 논리 값이 논리 하이인 경우에만 해당 쉬프트 레지스터가 동작하여야 할 것이고, 반대로 전달되어야 하는 논리 값이 논리 로우인 경우에는 해당 쉬프트 레지스터가 동작하지 않아도 될 것이다. 이러한 사실로부터 절약할 수 있는 소비전력은, 동작하지 않는 쉬프트 레지스터의 개수와 각각의 쉬프트 트랜지스터가 소비하는 전력을 곱하여 쉽게 얻을 수 있다.
예를 들어, 240개의 쉬프트 레지스터를 이용한 쉬프트 레지스터 체인의 경우, 논리 하이 비트 하나가 마지막 240번째 쉬프트 레지스터에 도달할 때까지 소비하는 전력을 비교하면 본 발명의 장점을 쉽게 이해 할 수 있다.
도 2에 도시한 종래의 쉬프트 레지스터를 이용하는 경우에는 총 1.53mA(mili Ampere)의 전류가 필요한 반면에, 도 4에 도시된 본 발명의 일 실시 예에 따른 쉬프트 레지스터를 이용하는 경우에는 0.43mA의 전류만이 필요하기 때문에 1mA의 전류가 적게 흐르는 장점이 있다. 이러한 결과는 컴퓨터 모의실험에 의한 것이며, 25℃ 및 2.5V에서 동작하는 트랜지스터를 가정하였고, 15Mhz(Mega Hertz)의 클럭신호가 사용되었다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 쉬프트 레지스터 및 쉬프트 레지스터의 동작방법은, 쉬프트 레지스터에 데이터를 전달시킬 때 동작하여야 하는 쉬프트 레지스터와 그렇지 않은 쉬프트 레지스터를 구별함으로써, 소비 전력을 감소시킬 수 있는 장점이 있다.

Claims (13)

  1. 복수 개의 쉬프트 레지스터가 직렬 연결되어 이루어진 쉬프트 레지스터 체인(Shift Register Chain)을 구성하는 제n(n은 정수)번째 쉬프트 레지스터에 있어서,
    상기 쉬프트 레지스터 체인에서 데이터가 전달되는 방향을 지시하는 방향제어신호에 응답하여, 연결 방향으로 볼 때 제(n-1)번째 쉬프트 레지스터의 출력데이터 및 제(n+1)번째 쉬프트 레지스터의 출력데이터 중에서 하나를 선택하여 출력하는 제1멀티플렉서;
    상기 쉬프트 레지스터 체인에서 데이터가 전달되는 방향을 지시하는 방향제어신호에 응답하여, 연결 방향으로 볼 때 제(n-1)번째 쉬프트 레지스터의 출력데이터 및 제(n+1)번째 쉬프트 레지스터의 출력데이터 중에서 하나를 선택하여 출력하는 제2멀티플렉서; 및
    클럭신호, 리셋신호 및 상기 제1멀티플렉서의 출력데이터에 응답하여 상기 제2멀티플렉서의 출력데이터를 저장하고 저장된 데이터를 출력하는 래치블록을 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  2. 제1항에 있어서, 상기 래치블록은,
    상기 리셋신호에 의하여 리셋 될 뿐만 아니라,
    상기 제1멀티플렉서의 출력데이터에 의하여도 리셋 되며,
    상기 리셋신호는 상기 쉬프트 레지스터 체인에 속하는 모든 쉬프트 레지스터를 리셋 시키는 신호이고, 상기 제1멀티플렉서의 출력데이터에 의한 리셋은 해당 쉬프트 레지스터에만 고유한 리셋신호 인 것을 특징으로 하는 쉬프트 레지스터.
  3. 제2항에 있어서, 상기 래치블록은,
    상기 제2멀티플렉서의 출력데이터에 따라 상기 쉬프트 레지스터의 동작여부를 결정하고, 상기 결정사항에 따른 클럭제어신호 및 반전클럭제어신호를 출력하는 동작결정블록;
    상기 리셋신호 및/또는 상기 제1멀티플렉서의 출력데이터에 응답하여 리셋전압을 출력하는 리셋블록; 및
    상기 클럭제어신호, 상기 반전클럭제어신호 및 상기 리셋전압에 응답하여 상기 제2멀티플렉서의 출력데이터를 저장하고 저장된 데이터를 출력하는 래치회로를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  4. 제3항에 있어서, 동작결정블록은,
    상기 제2멀티플렉서의 출력데이터가 쉬프트 레지스터의 동작을 정지할 것을 지시하는 경우에는, 상기 클럭제어신호 및 상기 반전클럭제어신호가 일정한 DC 전압 값을 갖도록 하며,
    상기 제2멀티플렉서의 출력데이터가 쉬프트 레지스터의 동작을 지시하는 경우에는, 상기 클럭제어신호는 상기 클럭신호와 위상이 동일한 신호로 되며 상기 반전클럭제어신호는 상기 클럭신호의 위상이 반전된 신호로 되는 것을 특징으로 하는 쉬프트 레지스터.
  5. 제4항에 있어서, 상기 동작결정블록은,
    상기 클럭신호 및 상기 제2멀티플렉서의 출력데이터에 응답하여 상기 반전클럭제어신호를 출력하는 제1동작결정블록; 및
    상기 반전클럭제어신호의 위상을 반전시켜 상기 클럭제어신호를 출력하는 제2동작결정블록을 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  6. 제5항에 있어서, 상기 제1동작결정블록은,
    상기 클럭신호 및 상기 제2멀티플렉서의 출력데이터에 응답하여 상기 반전클럭제어신호를 출력하는 낸드 게이트(NAND Gate)이고,
    상기 제2동작결정블록은,
    상기 반전클럭제어신호의 위상을 반전시켜 상기 클럭제어신호를 출력하는 인버터(Inverter)인 것을 특징으로 하는 쉬프트 레지스터.
  7. 제3항에 있어서, 상기 리셋블록은,
    상기 리셋신호에 응답하여 상기 리셋전압을 출력하는 제1리셋회로; 및
    상기 제1멀티플렉서의 출력데이터에 응답하여 상기 리셋전압을 출력하는 제2리셋회로를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  8. 제7항에 있어서, 상기 제1리셋블록은,
    일단이 낮은 전원전압에 연결되고 게이트에 상기 리셋신호가 인가되며 다른 일단으로 상기 리셋전압을 출력하는 제1모스트랜지스터이고,
    상기 제2리셋블록은,
    일단이 상기 낮은 전원전압에 연결되고 게이트에 상기 제1멀티플렉서의 출력데이터가 인가되며 다른 일단으로 상기 리셋전압을 출력하는 제2모스트랜지스터인 것을 특징으로 하는 쉬프트 레지스터.
  9. 제3항에 있어서, 상기 래치회로는,
    상기 클럭제어신호 및 상기 반전클럭제어신호에 응답하여 상기 제2멀티플렉서의 출력데이터를 저장하고, 상기 리셋전압에 응답하여 소정의 데이터를 저장하는 마스터 스테이지(Master Stage); 및
    상기 클럭제어신호 및 상기 반전클럭제어신호에 응답하여 상기 마스터 스테이지에 저장된 데이터를 전달받아 저장하고 출력하는 슬레이브 스테이지(Slave Stage)를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  10. 제3항에 있어서, 상기 래치회로는,
    상기 클럭제어신호 및 상기 반전클럭제어신호에 응답하여 상기 제2멀티플렉서의 출력데이터를 저장하는 마스터 스테이지; 및
    상기 클럭제어신호 및 상기 반전클럭제어신호에 응답하여 상기 마스터 스테이지에 저장된 데이터를 전달받아 저장하고 출력하거나, 상기 리셋전압에 응답하여 소정의 데이터를 저장하고 출력하는 슬레이브 스테이지를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  11. 제1항에 있어서, 상기 쉬프트 레지스터는,
    상기 래치블록의 출력데이터를 버퍼링하여 출력하는 인버터를 더 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  12. 복수 개의 쉬프트 레지스터가 직렬 연결되어 이루어진 쉬프트 레지스터 체인(Shift Register Chain)을 구성하는 제n(n은 정수)번째 쉬프트 레지스터를 동작시키는 방법에 있어서,
    제(n-1)번째 쉬프트 레지스터의 출력데이터가 상기 제n(n은 정수)번째 쉬프트 레지스터의 동작을 지시하는 가를 판단하는 동작여부 판단단계;
    상기 동작여부 판단단계에서의 판단결과, 제(n-1)번째 쉬프트 레지스터의 출력데이터가 상기 제n(n은 정수)번째 쉬프트 레지스터의 동작을 지시하지 않는 경우에는, 상기 제n(n은 정수)번째 쉬프트 레지스터에 사용될 클럭신호를 일정한 DC 전압으로 변환하여 공급하는 단계;
    상기 동작여부 판단단계에서의 판단결과, 제(n-1)번째 쉬프트 레지스터의 출력데이터가 상기 제n(n은 정수)번째 쉬프트 레지스터의 동작을 지시하는 경우에는, 상기 제n(n은 정수)번째 쉬프트 레지스터에 사용될 정상적인 클럭신호를 공급하는 단계; 및
    상기 정상적인 클럭신호에 의하여 저장된 제(n-1)번째 쉬프트 레지스터의 출 력데이터가 상기 제n번째 쉬프트 레지스터를 경유하여 제(n+1)번째 쉬프트 레지스터에 전달되고, 상기 제(n+1)번째 쉬프트 레지스터의 출력데이터가 상기 제(n+2)번째 쉬프트 레지스터에 전달됨과 동시에 상기 제(n+1)번째 쉬프트 레지스터의 출력데이터 응답하여 상기 제n번째 쉬프트 레지스터를 리셋 시키는 단계를 구비하는 것을 특징으로 하는 쉬프트 레지스터 동작방법.
  13. 제12항에 있어서, 상기 동작여부 판단단계에서,
    제(n-1)번째 쉬프트 레지스터의 출력데이터가 논리 하이 값인 경우에는 상기 제n(n은 정수)번째 쉬프트 레지스터의 동작을 지시하는 것으로 판단하고, 논리 로우 값인 경우에는 동작하지 않을 것을 지시하는 것으로 판단하는 것을 특징으로 하는 쉬프트 레지스터 동작방법.
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