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KR100590978B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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KR100590978B1
KR100590978B1 KR1019990051018A KR19990051018A KR100590978B1 KR 100590978 B1 KR100590978 B1 KR 100590978B1 KR 1019990051018 A KR1019990051018 A KR 1019990051018A KR 19990051018 A KR19990051018 A KR 19990051018A KR 100590978 B1 KR100590978 B1 KR 100590978B1
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wiring layer
insulating film
connection hole
interlayer insulating
semiconductor device
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야마모토고지
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로무 가부시키가이샤
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Abstract

금속플러그(34)를 중간배선층(24)를 넘어서 배선하도록 하고 있으므로, 종래와 같이, 상하의 금속플러그를 서로 접속시키기 위한 접속층을 형성할 필요가 없다.
따라서, 중간배선층(24)와 금속플러그(34)의 중심과의 간격(L1)이나, 금속플러그(34)의 중심 사이의 간격(L2)가 접속층의 폭에 의존하여 결정되는 일이 없어, 종래의 기술에 비하여 이들의 간격을 축소시킬 수 있다.
따라서, 중간배선층(24)와 금속플러그(34)의 중심과의 간격(L1)이나 금속플러그(34)의 중심 사이의 간격(L2)를 축소시킬 수 있으므로, 칩의 사이즈를 소형화 할 수 있다.

Description

반도체장치 및 그 제조방법 {SEMICONDUCTOR DEVICE AND METHOD OF PRODUCING THEREOF}
도 1은, 본 발명의 일실시예를 나타내는 도면.
도 2는, 동 실시예의 형성방법을 나타내는 도면.
도 3은, 동 실시예의 형성방법을 나타내는 도면.
도 4는, 동 실시예의 형성방법을 나타내는 도면.
도 5는, 동 실시예의 형성방법을 나타내는 도면.
도 6은, 동 실시예의 형성방법을 나타내는 도면.
도 7은, 동 실시예의 형성방법을 나타내는 도면.
도 8은, 본 발명의 다른 실시예를 나타내는 도면.
도 9는, 본 발명의 제 2실시예의 반도체장치를 나타내는 도면.
도 10은, 종래예의 반도체장치를 나타내는 도면.
도 11은, 종래의 기술을 나타내는 도면.
(도면의 주요부분에 대한 부호의 설명)
10. 다층 배선구조 12. 반도체 기판
18. 최하 배선층 20, 30, 32, 34. 금속플러그
24. 중간 배선층 28. 최상 배선층
본 발명은, 반도체장치 및 그 제조방법에 관한 것이며, 특히 LSI 나 VLSI 등의 고집적 디바이스에 적용되는 것으로서, 최하배선층, 최상배선층 및 적어도 하나의 중간배선층을 갖는 다층배선구조 및 그와 같은 다층배선구조의 형성방법에 관한 것이다.
도 11을 참조하여 보면, LSI 나 VLSI 등에 적용되는 다층배선구조(1)에 있어서는, 배선층(2)와 그 보다도 위의 배선층(3)을 적어도 하나의 배선층(4)를 넘어서 배선하는 경우가 있다.
이와같은 경우, 종래에는, 배선층(2)와 배선층(4) 사이의 층간 절연막(5)에 제1금속플러그(6)을 매입하고, 제1금속플러그(6)의 위에 접속층(접속용 패드)(7)을 형성하며, 또한 배선층(4)와 배선층(3) 사이의 층간 절연층(8)에 접속층(7)과 전기적으로 도통하는 제2금속플러그(9)를 매입하도록 하고 있었다.
또, 이와같은 배선구조는, STACKED VIA 구조로서 알려져 있다.
종래 기술에 있어서, 배선층(4)와 접속층(7), 접속층(7)과 다른 접속층(7)은, 상호 접촉하는 것을 방지하기 위하여 소정의 간격(A)를 두고 형성할 필요가 있었다.
한편, 접속층(7)의 폭(C)는, 제2금속플러그(9)와의 전기적인 접속을 확실하 게 하기 위해, 제2금속플러그(9)의 폭 보다도 충분히 크게 설정할 필요가 있었다.
그 때문에, 배선층(4)와 제2금속플러그(9)의 중심과의 간격(L1) 및 제2금속플러그(9)의 중심끼리의 간격(L2)가, 간격(A) 이외에 접속층(7)의 폭(C)에 의존하여 결정되도록 되어, 칩 사이즈의 소형화를 저해하는 원인으로 되어 있다.
본 발명은, 이와같은 실정을 감안한 것으로서, 칩 사이즈를 소형화 할 수 있는 다층배선구조를 제공하는 것을 목적으로 한다.
본 발명의 제1은, 최하배선층, 최상배선층 및 적어도 하나의 중간배선층을 가지며, 상기 최하배선층과 상기 최상배선층이 전류경로에서 접속된 다층배선구조에 있어서, 상기 전류경로는 적어도 하나의 중간배선층을 넘어서 배선하는 금속플러그를 포함하는 것을 특징으로 하는 다층배선구조를 형성한 것을 특징으로 한다.
이러한 구성에 의하면, 제1배선층과 제3배선층을 전기적으로 접속시키기 위한 금속플러그를 적어도 하나의 중간배선층, 즉 제2배선층을 넘어서 배선하도록 하고 있기 때문에, 상하의 금속플러그를 상호 접속시키기 위한 접속층을 형성할 필요가 없다.
따라서, 금속플러그와 배선층과의 간격이나 상호 인접하는 금속플러그 사이의 간격이 접속층의 폭에 의존하여 결정되지 않아 종래의 기술에 비하여 이들의 간격을 축소시킬 수가 있다.
본 발명의 제2는, 청구항 1의 반도체장치에 있어서, 상기 도체플러그는, 상 기 최하배선층 및 중간배선층을 덮는 절연막에 형성된 접속구멍에 대하여 고압 매입법에 의하여 형성된 도체막으로 이루어지는 것을 특징으로 한다.
이와같은 구성에 의하면, 고압 매입법을 사용하므로서, 고 애스펙트비(aspect ratio)의 접속구멍내에 양호하게 도체플러그를 매입할 수가 있게 된다.
본 발명의 제3은, 청구항 2의 반도체장치에 있어서, 상기 접속구멍의 애스펙트비는 1.5∼5.0 의 범위에 있는 것을 특징으로 한다.
여기서 접속구멍의 애스펙트비가 1.0 보다 작으면, 보이드(void)가 형성되어 양호하게 매입할 수가 없다.
따라서, 오히려 높은 애스펙트비를 갖도록 개방구를 작게 형성하므로서, 신뢰성이 높고 또한 점유면적이 작은 다층 배선구조를 달성할 수가 있게 된다.
본 발명의 제4는, 청구항 3의 반도체장치에 있어서, 상기 접속구멍의 개방구 지름은 0.2∼1.0 미크론의 범위에 있는 것을 특징으로 한다.
이와같은 구성에 의하면, 신뢰성이 높고 또한 점유면적이 작은 다층 배선구조를 달성할 수가 있게 된다.
여기서 접속구멍의 개방구 지름이 1.0 미크론 보다도 크면, 보이드가 형성되어 양호하게 매입할 수가 없다.
본 발명의 제5는, 반도체기판 위에 제1배선층을 형성하는 공정과, 상기 제1배선층의 위에 제1층간 절연막, 제2배선층 및 제2층간 절연막을 차례로 형성하는 공정과, 상기 제1층간 절연막 및 상기 제2층간 절연막에 상기 제2배선층을 넘어서 상기 제1배선층에 이르는 접속구멍을 형성하는 공정과, 상기 접속구멍에 도체플러그를 매입함과 동시에, 이 상부층에 도체플러그 제3배선층을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 제6은, 청구항 5에 기재한 반도체장치의 제조방법에 있어서, 상기 도체플러그의 매입은, 고압 매입공정에 의해 이루어지는 것을 특징으로 한다.
이러한 구성에 의하면, 도체플러그의 매입에 고압매입 공정을 이용하고 있기 때문에 애스팩트비가 큰 접속구멍에도 대단히 양호하게 매입을 행하는 것이 가능하게 된다.
본 발명의 제7은, 청구항 5에 기재한 반도체장치의 제조방법에 있어서, 상기 접속구멍의 애스펙트비는 1.0∼5.0의 범위에 있는 것을 특징으로 한다.
접속구멍의 애스팩트비는 1보다도 작으면 보이드가 형성되기 쉽고, 5를 넘으면 역으로 매입하기 어렵게 된다.
본 발명의 제8은, 청구항 5에 기재한 반도체장치의 제조방법에 있어서, 상기 접속구멍의 개방구 지름은 0.2∼1.0 미크론의 범위에 있는 것을 특징으로 한다.
접속구멍의 개방구 지름은 0.2 미크론 보다도 작으면 매입하기 어렵고, 1.0 미크론을 넘으면 역으로 보이드가 형성되기 쉽게 된다.
본 발명의 제9는, 메모리 셀(memory cell)을 구성하는 스위칭용의 MOSFET와, 이것에 접속되는 캐패시터(capacitor)로 이루어지는 메모리가 어레이(array)상태로 배열된 메모리 셀부와, CMOS 회로로 이루어지는 로직부로 형성되는 반도체장치에 있어서, 상기 스위칭용의 MOCFET 및 CMOS 회로를 구성하는 MOSFET를 형성하여 구성 되는 반도체기판과, 상기 반도체기판의 표면에 형성된 제1의 층간 절연막을 통해서 형성된 캐패시터와, 상기 캐패시터 및 상기 반도체기판 전체를 덮는 제2의 절연막과, 상기 제1 및 제2의 절연막을 관통하여 형성된 도체플러그를 포함하며, 상기 캐패시터 및 상기 MOSFET의 접속은, 상기 도체플러그를 상기 제2의 절연막의 상부층에서 상호 접속시키는 접속부에 의해서 달성되고 있는 것을 특징으로 한다.
이와같은 구성에 의하면, 통상 대면적을 사용하고 또한 다수회에 걸치는 사진석판술(photolithography)공정을 필요로 하는 DRAM, FRAM 등의 반도체장치의 제조에 있어서, 공수(工數)의 저감을 기할 수가 있으며 셀의 대폭적인 축소화를 꾀할 수가 있게 된다.
본 발명의 제10은, 청구항 9에 기재한 반도체장치에 있어서, 상기 캐패시터는 강유전체 캐패시터인 것을 특징으로 한다.
강유전체 캐패시터의 경우, 다수의 처리공정을 경유할 경우, 캐패시터 절연막의 열화의 문제가 발생하기 쉽게 되지만, 이러한 구성에 의하면 캐패시터 절연막의 형성후, 처리공정이 적게 되기 때문에 신뢰성의 향상을 도모하는 것이 가능하게 된다.
본 발명의 상술한 목적과 특징 및 이점은, 도면을 참조하여 이하의 실시예에 대한 상세한 설명에 의해서 한층 명백하게 될 것이다.
(실시예)
다음으로 본 발명의 실시의 형태에 대하여 설명한다.
도 1에 나타내는 본 실시예의 다층배선구조(10)은, 실리콘(Si) 등으로 이루 어지는 반도체기판(이하, 간단히「기판」이라 한다)(12)를 포함하고, 기판(12)의 상부에는 도전부(14)가 형성된다.
그리고, 기판(12)의 위에는 산화실리콘(SiO2) 등으로 이루어지는 층간 절연막(16)이 형성되며, 층간 절연막(16)의 위에는 알루미늄(Al) 등으로 이루어지는 최하배선층(18)이 형성되고, 도전부(14)와 최하배선층(18)이 층간 절연막(16)에 매입된 알루미늄(Al) 등으로 이루어지는 금속플러그(20)을 통하여 전기적으로 접속된다.
또, 최하배선층(18)의 위에는 산화실리콘(SiO2) 등으로 이루어지는 층간 절연막(22)가 형성되며, 층간 절연막(22)의 위에는 알루미늄(Al) 등으로 이루어지는 중간배선층(24)가 부분적으로 형성되고, 층간 절연막(22) 및 중간배선층(24)의 위에는 산화실리콘(SiO2) 등으로 이루어지는 층간 절연막(26)이 형성된다.
또한, 층간 절연막(26)의 위에는 알루미늄(Al) 등으로 이루어지는 최상배선층(28)이 형성된다.
그리고, 최하배선층(18)과 중간배선층(24)가 층간 절연막(22)에 매입된 금속플러그(30)을 통하여 접속되며, 중간배선층(24)와 최상배선층(28)이 층간 절연막(26)에 매입된 금속플러그(32)를 통하여 접속되고, 최하배선층(18)과 최상배선층(28)이 층간 절연막(22) 및 층간 절연막(26)에 매입된 금속플러그(34)를 통하여 접속된다.
이와 같이, 다층배선구조(10)에는, 금속플러그(30),(32) 및 (34)와 중간배선 층(24)에 의해 최하배선층(18)과 최상배선층(28)을 전기적으로 접속하는 전류경로가 형성되며, 전류경로를 형성하는 금속플러그(34)가 중간배선층(24)를 넘어서 배선된다.
이하, 도 2로부터 도 4에 따라 다층배선구조(10)의 구체적인 형성방법을 설명한다.
먼저, 도 2a에 나타내는 바와 같이, 도전부(14)가 형성된 기판(12)의 위에 층간 절연막(16)을 CVD법 등에 의해 적층하고, 이 층간 절연막(16)을 패턴 형성한 레지스트(36)으로 마스크하고 에칭하여 도전부(14)에 이르는 접속구멍(38)을 형성한다.
그리고, 레지스트(36)을 제거한 후, 도 2b에 나타내는 바와 같이 접속구멍(38)의 내부에 금속플러그(20)을 스퍼터링 또는 CVD법에 의해 매입하고, 그 후, 매입공정에 있어서 층간 절연막(16)의 위에 적층된 도시하지 않은 금속막을 에칭에 의해 제거한다.
이어서, 도 2c에 나타내는 바와 같이, 금속플러그(20) 및 층간 절연막(16)의 위에 최하배선층(18)을 스퍼터링 또는 CVD법에 의해 적층하고, 최하배선층(18)의 위에 금속절연막(22)를 CVD법 등에 의해 적층한다.
그리고, 도 2d에 나타내는 바와 같이, 상술한 금속플러그(20)과 동일하게 층간 절연막(22)에 금속플러그(30)을 매입한다.
그리고, 도 3e에 나타내는 바와 같이, 층간 절연막(22) 및 금속플러그(30)의 위에 중간배선층(24)를 스퍼터링 또는 CVD법에 의해 적층하고, 도 3f에 나타내는 바와 같이, 중간배선층(24)를 패턴 형성한 레지스트(40)으로 마스크하고 에칭하여 중간배선층(24)의 불필요부분을 제거한다.
그리고, 레지스트(40)을 제거한 후, 도 3g에 나타내는 바와 같이, 중간배선층(24) 및 층간 절연막(22)의 위에 층간 절연막(26)을 CVD법 등에 의해서 적층한다.
이어서, 도 4h에 나타내는 바와 같이, 사진석판술 및 반응성 이온 에칭(RIE)을 사용하여 층간 절연막(26)에 중간배선층(24)에 이르는 접속구멍(42), 층간 절연막(26) 및 층간 절연막(22)에 최하배선층(18)에 이르는 접속구멍(44)가 형성된다.
이 공정은, 이 밖에, FIB(Focused Ion Beam ; 집속 이온 빔)법에 의하여 차례로 그려 나가므로서 애스펙트비가 높은 접속구멍의 형성이 가능하게 된다.
또한, 중간배선층(24)와 접속구멍(44), 접속구멍(44)와 다른 접속구멍(44)는, 중간배선층(24)와 금속플러그(34) 또는 금속플러그(34)끼리가 상호접촉하는 것을 방지하는 등을 위해 소정의 간격(A)를 두고 형성할 필요가 있으며, 본 실시예에서는, 간격(A)가 0.4μm 정도로 설정된다.
또, 이 접속구멍(44)의 애스펙트비는 1.0∼5.0의 범위이며, 개방구 지름은 0.5 미크론이었다.
그리고, 이와 같이 고 애스펙트비의 접속구멍(42),(44)가 형성된 기판에 대하여, 도 4i에 나타내는 바와 같이, 고압 매입법에 의해 동박막(銅薄膜)(W)를 형성한다.
상기 동박막은, 스퍼터링후, 700기압 정도의 고압 조건하에서 매입을 행하는 것에 의해, 보이드의 형성도 적고, 양호한 동박막(W)가 형성된다.
또, 필요에 따라 사진석판술법에 의해, 도 5j에 나타내는 바와 같이, 이 동박막의 패터닝을 행하므로서, 금속플러그(32),(34) 및 배선패턴(28)이 형성된 다층 배선구조가 완성된다.
이와 같이 하여 형성되는 다층배선구조는, 중간접속층을 형성하기 위한 리토그러퍼 공정에서 필요로 하는 마진 및 다수층에 걸치는 콘택트구멍 형성을 위해 필요로 하는 마진이 불필요하기 때문에, 배선면적의 저감을 도모할 수가 있으며, 더욱이 콘택트가 확실하게 되어 신뢰성이 높은 다층배선구조를 얻을 수가 있게 된다.
그리고, 사진석판술의 회수가 저감되기 때문에, 공수(工數)가 대폭적으로 저감되고, 생산성이 향상되는 데다, 불량발생률도 대폭적으로 감소된다.
또한, 층간 절연막(26) 및 층간 절연막(22)에 걸쳐 형성되는 접속구멍(44)는 애스펙트비가 높기 때문에, 접속구멍(44)에 금속플러그(34)를 매입할 때에는, 최하배선층(18)과의 전기적인 접속을 확실하게 하기 위하여 특별한 배려가 필요하다.
이 금속플러그(34)의 매입에 있어서는, 도 4i의 공정에서 사용한 고압 매입법 이외에, MOCVD법(유기금속 화학기상 성장법), 레이저CVD법 또는 플래팅(Plating)법 등과 같은 고애스펙트비의 접속구멍(44)에 적합한 방법을 채용할 수도 있다.
또한, 상기 실시예에서는, 고압매입법에 의하여, 고애스펙트비의 접속구멍(44)에 동박막의 매입을 시행하였는바, 이 고압 매입법에서는 애스펙트비가 높고, 더욱이 개방구 지름이 작은 접속구멍에 대하여, 극히 양호한 매입특성을 나타낸다는 것을 알게 되었다.
본 발명자들은, 개방구 지름 및 애스펙트비를 변화시켜 매입을 하고, 다층배선구조를 형성하여, 이 양품률(良品率)을 측정한 결과 애스펙트비는 1.0∼5.0 정도, 개방구 구멍은 0.6 미크론 이하로 하는 것이 바람직하다.
애스펙트비가 낮고, 개방구 지름이 큰 접속구멍의 경우, 도 6b에 나타내는 바와 같이, 보이드(V)가 형성되기 쉬우나, 상기한 범위로 선택하므로서, 도 6a에 나타내는 바와 같이 구멍지름이 작아, 고애스펙트비의 콘택트구멍에 대하여 매입을 시행하는 경우, 보이드의 발생도 없고, 극히 신뢰성이 높은 매입이 가능하게 된다.
이것은, 미세화에 있어서 극히 유효한 방법이며, 이 방법을 사용하므로서, 미세하고 신뢰성이 높은 다층배선구조를 얻을 수가 있게 된다.
또, 이 고압 매입법은, 동 등의 금속 유기화합물을 포함하는 액체를 기판표면에 도포하고, 가압조건하에서 고온이 되게 하므로서, 접속구멍내에 도체막을 매입하는 방법 등도 유효하다.
또한, 상기 실시예에서는, 접속구멍내에 매입되는 금속플러그와 배선패턴을 동일한 공정에서 형성하였으나, 접속구멍의 매입을 시행한 후, 다시 표면에 최상배선층이 되는 도체막을 형성하도록 하여도 좋다.
도 7a에 나타내는 바와 같이, 접속구멍(42) 및 (44)의 각각에 금속플러그(32) 및 (34)를 매입하고, 그 후, 도 7b에 나타내는 바와 같이, 층간 절연막(26) 및 금속플러그(32) 및 (34)의 위에, 최상배선층(28)을 스퍼터링 또는 CVD법 등에 의해 형성하고, 최상배선층(28)의 필요없는 부분을 에칭에 의해 제거한다.
층간 절연막(26) 및 층간 절연막(22)에 걸쳐 형성되는 접속구멍(44)는 애스펙트비가 높기 때문에, 접속구멍(44)에 금속플러그(34)를 매입할 때에는, 최하배선층(18)과의 전기적인 접속을 확실하게 하기 위해 특별한 배려가 필요하다.
거기에서도, 도 7a의 공정에 있어서의 금속플러그(34)의 매입에 있어서는, 고압 매입법, MOCVD법(유기금속 화학기상 성장법), 레이저CVD법 또는 플래팅(Plating)법 등과 같은 고애스펙트비의 접속구멍(44)에 적합한 방법을 채용한다.
이 실시예에 의하면, 금속플러그(34)를 중간배선층(24)를 넘어서 배선하도록 하고 있기 때문에, 종래와 같이, 상하의 금속플러그를 상호 접속시키기 위한 접속층(7)(도 11)을 형성할 필요가 없다.
따라서, 중간배선층(24)와 금속플러그(34)의 중심과의 간격(L1)이나 금속플러그(34)의 중심 사이의 간격(L2)가, 상술한 간격(A)와 플러그(34)의 폭(B)에 의존하여 결정되는 것으로 되어, 종래기술(11)에 비하면, 금속플러그에 대하여 접속층이 비어져 나와 있던 만큼 칩의 사이즈를 소형화 할 수 있다.
또, 상술한 실시예에서는, 본 발명을 3층 배선구조에 적용시킨 경우를 나타내고 있지만, 본 발명은 4층 또는 그 이상의 배선구조에도 동일하게 적용할 수 있다.
이 경우에는, 예를들면 도 8에 나타내는 바와 같이, 2개 이상의 중간배선층(24)를 넘어서 금속플러그(34a)를 배선하도록 하여도 좋다.
또, 적어도 1개의 배선층을 넘어서 배선하는 금속플러그의 하단에 접속되는 배선층을 제1배선층, 그 금속플러그의 상단에 접속되는 배선층을 제3배선층, 제1배선층과 제3배선층 사이에 형성되는 배선층을 제2배선층으로 정의하면, 예를들면 도 8에 나타내는 바와 같이, 제1배선층을 최하배선층(18)이 아닌 중간배선층(24a)에 의해 구성하고, 제3배선층을 최상배선층(28)이 아닌 중간배선층(24b)에 의해서 구성하여도 좋다.
단, 제2배선층이 항시 중간배선층(24a) 또는 (24b) 등에 의해서 구성되는 것은 물론이다.
다음에 본 발명의 제2의 실시예에 대하여 설명한다.
본 실시예에서는, 도 9에 나타내는 바와 같이, 강유전체 메모리(FERAM)를 사용한 반도체 메모리장치에 본 발명의 다층배선 방법을 적용시킨 예에 대하여 설명한다.
즉, 강유전체 메모리가 어레이상태로 배열된 메모리 셀부(100)과 CMOS회로로 이루어지는 로직부(200)으로 형성되는 반도체장치에 있어서, 메모리 셀을 구성하는 스위칭용 MOSFET(50)과, 이에 접속되는 강유전체 캐패시터(60)과, CMOS회로를 구성하는 MOSFET 등의 회로소자(70)을, 개별소자로서 형성함과 동시에, 상호배선층(81)을 형성하며, 이것을 최상층 혹은 그것에 가까운 부분에, 단숨에 접속구멍을 형성하고, 이 접속구멍에 고압 매입법으로 도체플러그(54),(64)를 매입하여, 배선 접속을 달성하도록 한 것이다.
이 메모리 셀은, 소자 분리막(91)에 의하여, 소자 분리된 실리콘기판(90)내 에 불순물 확산영역으로 이루어지는 소스·드레인영역(51)과, 게이트 절연막을 통해서 형성된 게이트전극(52)로 이루어지는 스위칭 트랜지스터로서의 MOSFET(50)과, 기판표면을 덮는 절연막(82)의 위에 하부전극(61)과 상부전극(63)에 의해 PZT로 이루어지는 강유전체막(62)를 낀 강유전체 캐패시터(60)으로 형성되는 것으로서, 이 스위칭 트랜지스터의 소스·드레인영역(51)의 한쪽과, 강유전체 캐패시터의 상부전극과의 접속은, 이 도체플러그(54),(64)를 최상층의 배선층(58)에 접속시키는 것에 의하여 접속되고 있다.
한편, CMOS 로직부에 있어서도, 실리콘기판(90)내에 불순물 확산영역으로 이루어지는 소스·드레인영역(71A),(71B)와, 게이트 절연막을 통해서 형성된 게이트전극(72)로 이루어지는 MOSFET(70)이 형성되어 있으며, 여기에서도 배선접속은 접속구멍을 통하여 형성된 도체플러그(54),(74)에 의해 기판 표면에서 달성되고 있다.
78은 배선층이다.
다음에, 이 메모리장치의 제조공정에 대하여 설명한다.
먼저, LOCOS법에 의해서 소자분리 절연막(91)이 형성된 실리콘기판(90)에 통상적 방법에 의해 MOSFET를 형성한다.
그 후, 절연막(82)를 형성하고, 필요한 배선층(81) 등을 형성한 후, 다시 층간 절연막(82)를 형성한다.
그리고, 이 산화 실리콘층(82)에 한번의 사진석판술 공정으로, 전면에 마스크패턴을 형성하고 RIE에 의해 콘택트 홀(H)를 형성한다.
그리고, 이 콘택트 홀내에 고압 매입법에 의해, 동박막으로 이루어지는 도체막을 매입하고, 사진석판술에 의해 도체 금속플러그(54),(64),(74) 및 배선금속(58)(78)을 형성한다.
이와 같은 방법에 의하면, 최상층의 근방에서 각 소자간의 배선접속의 대부분을 시행할 수가 있기 때문에, 사진석판술 공정의 회수가 대포적으로 저감됨과 동시에, 마스크 얼라인먼트(mask alignment)의 필요가 없기 때문에, 마진이 불필요하게 되어 셀 사이즈의 저감을 꾀할 수 있게 됨과 동시에, CMOS 로직부에 있어서도, 상호 배선을 위한 마진이 큰 폭으로 저감되기 때문에, 점유면적을 작게 할 수가 있게 된다.
또한, 두께에 있어서도 저감된다.
비교를 위해, 접속패드를 이용한 종래의 반도체 메모리장치를 도 10에 도시한다.
도 10에 있어서도 각 부품은 도 9에 있어서의 부품과 동일한 부호를 붙이고 있다.
도 9와 도 10의 비교로부터도, 본 발명에 의하면, 점유 면적의 대폭적인 저감을 도모하는 것이 가능하다는 것을 알 수가 있다.
본 발명에 의하면, 도체플러그와 배선층과의 간격이나 상호 인접하는 도체플러그 사이의 간격을 축소할 수 있기 때문에, 칩의 사이즈를 소형화 할 수 있다.

Claims (10)

  1. 최하배선층, 최상배선층 및 적어도 하나의 중간배선층을 가지며, 상기 최하배선층과 상기 최상배선층이 전류 경로에서 접속된 다층배선구조에 있어서,
    상기 전류 경로는 적어도 하나의 중간배선층을 넘어서 배선하는 도체플러그를 포함하는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 도체플러그는, 상기 최하배선층 및 중간배선층을 덮는 절연막에 형성된 접속구멍에 대하여 고압 매입법에 의해 형성된 도체막으로 이루어지는 것을 특징으로 하는 반도체장치.
  3. 제 2 항에 있어서,
    상기 접속구멍의 애스펙트비는 1.5∼5.0 의 범위에 있는 것을 특징으로 하는 반도체장치.
  4. 제 2 항에 있어서,
    상기 접속구멍의 개방구 지름은 0.2∼1.0 미크론의 범위에 있는 것을 특징으로 하는 반도체장치.
  5. 반도체기판의 위에 제1배선층을 형성하는 공정과,
    상기 제1배선층의 위에 제1층간 절연막, 제2배선층 및 제2층간 절연막을 차례로 형성하는 공정과,
    상기 제1층간 절연막 및 상기 제2층간 절연막에 상기 제2배선층을 넘어서 상기 제1배선층에 이르는 접속구멍을 형성하는 공정과,
    상기 접속구멍에 도체플러그를 매입함과 동시에, 이 상부층에 도체플러그 제3배선층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장체의 제조방법.
  6. 제 5 항에 있어서,
    상기 도체플러그의 매입은, 고압 매입공정에 의해 이루어지는 것을 특징으로 하는 반도체장체의 제조방법.
  7. 제 5 항에 있어서,
    상기 접속구멍의 애스펙트비는 1.5∼5.0 의 범위에 있는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 5 항에 있어서,
    상기 접속구멍의 개방구 지름은 0.2∼1.0 미크론의 범위에 있는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 메모리 셀을 구성하는 스위칭용의 MOSFET와, 이에 접속되는 캐패시터로 이루어지는 메모리가 어레이 상태로 배열된 메모리 셀부와, CMOS 회로로 이루어지는 로직부로 형성되는 반도체장치에 있어서,
    상기 스위칭용의 MOSFET 및 CMOS 회로를 구성하는 MOSFET를 형성하여 이루이지는 반도체기판과,
    상기 반도체기판의 표면에 형성된 제1의 층간 절연막을 통해서 형성된 캐패시터와,
    상기 캐패시터 및 상기 반도체기판 전체를 덮는 제2의 절연막과,
    상기 제1 및 제2의 절연막을 관통하여 형성된 도체플러그를 포함하며,
    상기 캐패시터 및 상기 MOSFET의 접속은 상기 도체플러그를 상기 제2의 절연막의 상부층에서 상호 접속하는 접속부에 의해서 달성되고 있는 것을 특징으로 하는 반도체장치.
  10. 제 9 항에 있어서,
    상기 캐패시터는 강유전체 캐패시터인 것을 특징으로 하는 반도체장치.
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