KR100588753B1

KR100588753B1 - 위상쉬프트키잉 방식의 변조기

Info

Publication number: KR100588753B1
Application number: KR1020010078808A
Authority: KR
Inventors: 이대훈
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2001-12-13
Filing date: 2001-12-13
Publication date: 2006-06-13
Anticipated expiration: 2021-12-13
Also published as: US7054382B2; KR20030048778A; JP2003198648A; US20030112894A1; JP4068415B2

Abstract

본 발명은 디지털 통신 분야에 관한 것으로, 특히 신호 변조 기술에 관한 것이며, 더 자세히는 PSK(phase shift keying) 방식의 변조기에 관한 것이다. 본 발명은 내부에서 발생하는 I/Q 채널 간의 위상 오정합을 보상할 수 있는 PSK 방식의 변조기를 제공하는데 그 목적이 있다. 본 발명은 PSK 방식의 변조기에서 I/Q 채널의 입력단 각각에 디지털 데이터의 지연을 조절하기 위한 데이터 쉬프터를 삽입한다. 그리고, 데이터 쉬프터의 지연량을 제어하기 위한 별도의 지연 제어부를 구비한다. 지연 제어부는 혼합기 전단의 신호를 취하여 원하는 I/Q 채널 간의 위상차가 구현되었는지를 파악하고, 위상 오정합을 보상할 수 있는 정도의 클럭 주기만큼 I/Q 채널의 디지털 데이터를 지연시킨다.

위상쉬프트키잉(PSK), 변조기, 위상 오정합, 지연, 데이터 쉬프터

Description

위상쉬프트키잉 방식의 변조기{PSK type modulator}

도 1은 종래기술에 따른 PSK 방식의 I/Q 변조기의 블럭 다이어그램.

도 2는 상기 도 1의 혼합기(10)의 동작을 설명하기 위한 파형도.

도 3a는 이상적인 I/Q 채널의 신호 파형도.

도 3b는 오차가 발생한 실제 I/Q 채널의 신호 파형도.

도 4는 본 발명의 일 실시예에 따른 PSK 방식의 I/Q 변조기의 블럭 다이어드램.

도 5는 상기 도 4의 데이터 쉬프터의 회로 예시도.

도 6은 상기 도 5의 데이터 쉬프터의 타이밍 다이어그램.

도 7a 및 도 7b는 데이터 쉬프터를 이용한 위상 오정합 보상 동작을 설명하기 위한 예시도.

* 도면의 주요 부분에 대한 부호의 설명

30 : 혼합기

40, 40a, 40b : 데이터 쉬프터

본 발명은 디지털 통신 분야에 관한 것으로, 특히 신호 변조 기술에 관한 것이며, 더 자세히는 PSK(phase shift keying) 방식의 변조기에 관한 것이다.

디지털 통신 시스템에 사용되는 변조 방식에는 진폭 변조(amplitude modulation), 주파수 변조(frequency modulation), 위상 변조(phase modulation) 등이 있다. 이 중 위상 변조 방식 즉, PSK 방식은 현재 대부분의 이동통신 시스템에서 채택하고 있는 신호 변조 기술이다.

도 1은 종래기술에 따른 PSK 방식의 I/Q 변조기의 블럭 다이어그램이다.

도 1을 참조하면, 종래기술에 따른 PSK 방식의 I/Q 변조기는 I 채널과 Q 채널에 대해 대칭적으로 구성되어 있다. 우선, I 채널쪽에는 제1 클럭(CLK1)에 제어 받아 입력된 N 비트의 I 채널 디지털 데이터를 아날로그 신호로 변환하기 위한 디지털-아날로그 변환기(DAC, 11)와, DAC(11)의 출력 신호(A)를 필터링하기 위한 저역통과필터(LPF, 13)가 구비된다. 또한, Q 채널쪽에는 제2 클럭(CLK2)에 제어 받아 입력된 N 비트의 Q 채널 디지털 데이터를 아날로그 신호로 변환하기 위한 DAC(12)와, DAC(12)의 출력 신호(B)를 필터링하기 위한 LPF(14)가 구비된다.

한편, PSK 방식의 I/Q 변조기는 I 채널 및 Q 채널 데이터를 각각의 캐리어에 실어 채널로 전달하기 위한 혼합부(10)를 구비한다. 혼합부(10)는 소정의 주파수를 가진 사인 함수 캐리어(sin(ω_ct))를 생성하기 위한 발진기(19)와, 발진기(19)로부터 출력된 사인 함수 캐리어(sin(ω_ct))의 위상을 90도 쉬프트시켜 코사인 함수 캐리어(cos(ω_ct))를 생성하기 위한 π/2 위상 쉬프터(15)와, LPF(13)로부터 출력된 I 채널 데이터(C)와 코사인 함수 캐리어(cos(ω_ct))를 믹싱하기 위한 승산기(16)와, LPF(14)로부터 출력된 Q 채널 데이터(D)와 사인 함수 캐리어(sin(ω_ct))를 믹싱하기 위한 승산기(17)와, 상기 두 승산기(16, 17)의 출력 신호(E, F)를 더하여 하나의 신호로 만들기 위한 가산기(18)로 구성된다.

상기와 같이 구성된 종래기술에 따른 PSK 방식의 I/Q 변조기에서, I 채널쪽에는 코사인 값을 가지는 데이터가 입력되며, Q 채널쪽에는 사인 값을 가지는 데이터가 입력된다. 물론 이들이 서로 바뀌어 입력될 수 있다. 어떤 특정 주파수를 가지는 신호를 디지털 데이터로 DAC(11, 12)에 입력하면 디지털화된 사인파가 출력된다. 이들 신호가 LPF(13, 14)를 거쳐 혼합기(10)에서 캐리어와 믹스된 후 하나의 신호로 합쳐져 채널로 전달되는 것이다.

도 2는 상기 도 1의 혼합기(10)의 동작을 설명하기 위한 파형도이다.

도 2를 참조하면, 코사인 값을 가지는 I 채널 데이터에 코사인 함수 캐리어(cos(ω_ct))를 곱하면 하위밴드사이드(LSB) 및 상위밴드사이드(USB)에 (a)와 같은 파형이 구현되며, 사인 값을 가지는 Q 채널 데이터에 사인 함수 캐리어(sin(ω_ct))를 곱하면 (b)와 같은 파형이 구현된다. 따라서, 상기 (a)와 (b) 파형을 더하 면 (c)와 같이 하위밴드사이드(LSB)에서는 상쇄가 일어나고 상위밴드사이드(USB)에만 2배의 진폭을 가지는 파형이 구현된다. 송신기에서는 상기와 같은 원리로 신호를 변조하여 채널로 송신하며, 수신기에서는 적분을 통해 신호를 복조하여 원래의 신호를 복원하게 된다.

한편, 완벽한 I/Q 변조를 위해서는 위상의 측면에서 두 가지가 요구된다. 첫째로, LPF(13, 14)의 출력 신호(C, D)는 정확하게 π/2의 위상차를 가져야 한다. 즉, 입력되는 통상의 디지털 데이터의 경우 I 채널이 Q 채널보다 π/2만큼 위상이 빠르기 때문에 I 채널에는 코사인 값이, Q 채널에는 사인 값이 주어지게 된다. 둘째로, 코사인 함수 캐리어(cos(ω_ct))와 사인 함수 캐리어(sin(ω_ct))가 정확히 π/2의 위상차를 가져야 한다.

그러나, 소자 내부의 지연 시간의 차이나 실제 칩에서 발생하는 오정합 등의 영향으로 원하는 위상차를 정확하게 구현하기 어려운 문제점이 있다. 이처럼 원하는 위상차를 정확하게 구현하지 못하는 경우, I/Q 변조 자체가 정확하게 이루어지지 않기 때문에 수신단에서 원래의 신호를 복원하기 어렵게 된다.

도 3a는 이상적인 I/Q 채널의 신호 파형도이며, 도 2b는 오차가 발생한 실제 I/Q 채널의 신호 파형도이다. 도 3a의 (a) 및 (b)를 참조하면, I 채널의 코사인 값과 Q 채널의 사인 값이 정확하게 π/2의 위상차를 가진다. 이는 이상적인 케이스로서 실제로는 도 2b에 도시된 바와 같이 오차가 발생하게 된다. 도 2b의 (b)에는 도 2b의 (a)에 나타낸 I 채널의 코사인 값과 비교하여 Q 채널의 사인 값이 T1 만큼 빠 른 위상을 갖는 경우를 나타내고 있으며, 도 2b의 (c)에는 Q 채널의 사인 값이 I 채널의 코사인 값에 비해 T2 만큼 느린 경우를 나타내고 있다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 내부에서 발생하는 I/Q 채널 간의 위상 오정합을 보상할 수 있는 PSK 방식의 변조기를 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, I/Q 채널 간의 위상차를 이용하여 데이터 변조를 수행하는 위상쉬프트키잉 방식의 변조기에 있어서, 상기 I/Q 채널의 입력단에 배치되어 I/Q 채널 디지털 데이터의 지연을 조절하기 위한 데이터 쉬프팅 수단과, 상기 I/Q 채널 간의 위상 오정합 정도를 파악하고, 그에 대응하여 상기 데이터 쉬프팅 수단의 지연량을 제어하기 위한 지연 제어 수단을 구비하는 위상쉬프트키잉 방식의 변조기가 제공된다.

본 발명의 다른 측면에 따르면, I/Q 채널 간의 위상차를 이용하여 데이터 변조를 수행하는 위상쉬프트키잉 방식의 변조기에 있어서, I 채널 디지털 데이터의 지연을 조절하기 위한 제1 지연 조절 수단; Q 채널 디지털 데이터의 지연을 조절하기 위한 제2 지연 조절 수단; 상기 제1 및 제2 지연 조절 수단의 출력을 각각 입력 받아 아날로그 신호로 변환하기 위한 제1 및 제2 디지털-아날로그 변환 수단; 상기 제1 및 제2 디지털-아날로그 변환 수단의 출력을 각각 필터링하기 위한 제1 및 제2 필터링 수단; 상기 제1 및 제2 필터링 수단의 출력을 각각 예정된 위상차를 가진 제1 및 제2 캐리어 신호에 실어 하나의 신호로 만들기 위한 혼합 수단; 및 상기 제1 및 제2 필터링 수단의 출력 사이의 위상 오정합 정도와 상기 제1 및 제2 캐리어 신호의 위상 오정합 정도를 파악하고, 그에 대응하여 상기 지연 조절 수단의 지연량을 제어하기 위한 지연 제어 수단을 구비하는 위상쉬프트키잉 방식의 변조기가 제공된다.

본 발명은 PSK 방식의 변조기에서 I/Q 채널의 입력단 각각에 디지털 데이터의 지연을 조절하기 위한 데이터 쉬프터를 삽입한다. 그리고, 데이터 쉬프터의 지연량을 제어하기 위한 별도의 지연 제어부를 구비한다. 지연 제어부는 혼합기 전단의 신호를 취하여 원하는 I/Q 채널 간의 위상차가 구현되었는지를 파악하고, 위상 오정합을 보상할 수 있는 정도의 클럭 주기만큼 I/Q 채널의 디지털 데이터를 지연시킨다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

도 4는 본 발명의 일 실시예에 따른 PSK 방식의 I/Q 변조기의 블럭 다이어드램이다.

도 4를 참조하면, 본 실시예에 따른 PSK 방식의 I/Q 변조기 역시 상기 도 1에 도시된 종래기술에 따른 변조기와 마찬가지로 I 채널과 Q 채널에 대해 대칭적으 로 구성되어 있다. 즉, I 채널쪽에는 DAC(31)와 LPF(33)가 구비되며, Q 채널쪽에는 DAC(32)와 LPF(34)가 구비된다.

한편, PSK 방식의 I/Q 변조기 역시 I 채널 및 Q 채널 데이터를 각각의 캐리어에 실어 채널로 전달하기 위한 혼합부(30)를 구비한다. 혼합부(30)는 소정의 주파수를 가진 사인 함수 캐리어(sin(ω_ct))를 생성하기 위한 발진기(39)와, 발진기(39)로부터 출력된 사인 함수 캐리어(sin(ω_ct))의 위상을 90도 쉬프트시켜 코사인 함수 캐리어(cos(ω_ct))를 생성하기 위한 π/2 위상 쉬프터(35)와, LPF(33)로부터 출력된 I 채널 데이터(C)와 코사인 함수 캐리어(cos(ω_ct))를 믹싱하기 위한 승산기(36)와, LPF(14)로부터 출력된 Q 채널 데이터(D)와 사인 함수 캐리어(sin(ω_ct))를 믹싱하기 위한 승산기(37)와, 상기 두 승산기(36, 37)의 출력 신호(E, F)를 더하여 하나의 신호로 만들기 위한 가산기(38)로 구성된다.

즉, 이상의 구성은 상기 도 1에 도시된 종래기술에 따른 I/Q 변조기와 크게 다를 바 없다.

다만, 본 실시예에서는 I 채널의 DAC(31) 전단에는 제1 클럭(CLK1)에 제어 받는 데이터 쉬프터(40a)를, Q 채널의 DAC(32) 전단에는 제2 클럭(CLK2)에 제어 받는 데이터 쉬프터(40b)를 삽입하였으며, 이들 데이터 쉬프터(40a, 40b)의 지연량을 제어하기 위한 지연 제어부(41)를 더 구비하였다.

도 5는 상기 도 4의 데이터 쉬프터의 회로 예시도이다.

도 5를 참조하면, 데이터 쉬프터(40)는 클럭(CLK)에 제어 받으며 직렬로 연결된 다수의 쉬프트 레지스터와, 쉬프트 레지스터 각각의 출력단에 접속되어 쉬프트 레지스터 출력 중 어느 하나를 선택적으로 출력하기 위한 스위치(S1, S2, …, Sn+1)를 구비한다.

도 6은 상기 도 5의 데이터 쉬프터의 타이밍 다이어그램으로서, 이하 이를 참조하여 본 실시예에 따른 PSK 방식의 I/Q 변조기의 동작을 살펴본다.

우선, I 채널쪽에는 N 비트의 I 채널 디지털 데이터가 입력되며, Q 채널쪽에는 N 비트의 Q 채널 디지털 데이터가 입력된다. 이때, N 비트의 I 채널 디지털 데이터는 코사인 값을 가지며, N 비트의 Q 채널 디지털 데이터는 사인 값을 가진다.

N 비트의 디지털 데이터가 데이터 쉬프터(40)에 입력되면, 클럭(CLK)에 동기되어 데이터가 쉬프트된다. 즉, 쉬프트 레지스터(41)를 하나씩 거칠때마다 클럭(CLK)의 한 주기 만큼 데이터가 지연된다. 상기 도 6의 (a), (b), (c), (d) 파형을 보면 이러한 데이터 쉬프트 동작이 잘 나타나 있다.

데이터 쉬프터(40)에서의 데이터 지연량은 스위치(S1, S2, …, Sn+1)의 제어에 의해 조절되는데, 지연 제어부(39)에서 각 스위치(S1, S2, …, Sn+1)를 제어하게 된다. 즉, 지연 제어부(39)는 C, D 신호와 코사인 함수 캐리어(cos(ω_ct)), 사인 함수 캐리어(sin(ω_ct))를 입력 받아 C와 D 신호 사이의 위상차와 코사인 함수 캐리어(cos(ω_ct)) 및 사인 함수 캐리어(sin(ω_ct)) 사이의 위상차를 각각 파악 - C, D 신호 간의 위상차가 π/2를 기준으로 어떠한 상태인지 그리고, E, F 신호 간의 위 상차가 π/2를 기준으로 어떠한 상태인지 - 하고, 상기 두 요소에 의한 위상 오정합을 종합하여, 위상 오정합을 보상하기 위한 지연량에 대응하는 하나의 스위치를 턴온시킨다.

도 7a 및 도 7b는 데이터 쉬프터를 이용한 위상 오정합 보상 동작을 설명하기 위한 예시도이다.

도 7a에서 케이스 1은 I 채널 신호와 Q 채널 신호가 정확히 π/2의 위상차를 나타내는 경우이며, 케이스 2는 I 채널 신호에 비해 Q 채널 신호가 π/2 보다 작은 위상차를 나타내는 경우이며, 케이스 3은 I 채널 신호에 비해 Q 채널 신호가 π/2 보다 큰 위상차를 나타내는 경우를 나타낸 것이다.

도 7b를 참조하면, 우선 케이스 1에서는 I 채널이 코사인 값을 가질 때, Q 채널은 I 채널에 비해 π/2만큼 느린 위상을 갖기 때문에 Q 채널은 정확한 사인 값을 나타내고 있다. 따라서, 이 경우에는 데이터 쉬프터(40a, 40b)를 인에이블 시킬 필요가 없다.

다음으로, 케이스 2에서는 Q 채널이 I 채널에 비해 π/2 보다 작은 위상차를 갖는다. 즉, 사인파가 T1만큼 빠르게 나타난다. 따라서, 이 경우에는 Q 채널측 데이터 쉬프터(39b)를 인에이블 시켜 입력되는 N 비트의 Q 채널 디지털 데이터를 TI에 해당하는 클럭 주기(도 7a에서는 2주기)만큼 지연시킬 수 있는 스위치(S2)를 턴온시키면 위상 오정합을 보상할 수 있다.

그리고, 케이스 3에서는 Q 채널이 I 채널에 비해 π/2 보다 큰 위상차를 갖는다. 즉, 사인파가 T2만큼 느리게 나타난다. 따라서, 이 경우에는 I 채널측 데이 터 쉬프터(39a)를 인에이블 시켜 입력되는 N 비트의 I 채널 디지털 데이터를 T2에 해당하는 클럭 주기(도 7a에서는 2주기)만큼 지연시킬 수 있는 스위치(S2)를 턴온시키면 위상 오정합을 보상할 수 있다.

한편, 본 실시예에서 도입된 데이터 쉬프터는 비교적 간단한 디지털 로직으로서 회로가 복잡하지 않기 때문에 용이하게 구현할 수 있으며, 그 처리 결과의 정확성을 보장할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 PSK 방식으로 데이터를 전송하는 시스템에서 흔히 발생하는 I/Q 채널 간의 위상 오정합을 미리 보상해 줌으로써 정확한 데이터 전송을 이룰 수 있는 효과가 있다.

Claims

삭제
I/Q 채널 간의 위상차를 이용하여 데이터 변조를 수행하는 위상쉬프트키잉 방식의 변조기에 있어서,

상기 I/Q 채널의 입력단에 배치되어 I/Q 채널 디지털 데이터의 지연을 조절하기 위한 데이터 쉬프팅 수단과,

상기 I/Q 채널 간의 위상 오정합 정도를 파악하고, 그에 대응하여 상기 데이터 쉬프팅 수단의 지연량을 제어하기 위한 지연 제어 수단

을 구비하는 위상쉬프트키잉 방식의 변조기.
제2항에 있어서,

상기 데이터 쉬프팅 수단은,

클럭 신호에 제어 받는 직렬 접속된 다수의 쉬프트 레지스터와,

상기 쉬프트 레지스터 각각의 출력단에 접속되어 상기 쉬프트 레지스터의 출력을 선택적으로 출력하기 위한 다수의 스위치를 구비하는 것을 특징으로 위상 쉬프트키잉 방식의 변조기.
I/Q 채널 간의 위상차를 이용하여 데이터 변조를 수행하는 위상쉬프트키잉 방식의 변조기에 있어서,

I 채널 디지털 데이터의 지연을 조절하기 위한 제1 지연 조절 수단;

Q 채널 디지털 데이터의 지연을 조절하기 위한 제2 지연 조절 수단;

상기 제1 및 제2 지연 조절 수단의 출력을 각각 입력 받아 아날로그 신호로 변환하기 위한 제1 및 제2 디지털-아날로그 변환 수단;

상기 제1 및 제2 디지털-아날로그 변환 수단의 출력을 각각 필터링하기 위한 제1 및 제2 필터링 수단;

상기 제1 및 제2 필터링 수단의 출력을 각각 예정된 위상차를 가진 제1 및 제2 캐리어 신호에 실어 하나의 신호로 만들기 위한 혼합 수단; 및

상기 제1 및 제2 필터링 수단의 출력 사이의 위상 오정합 정도와 상기 제1 및 제2 캐리어 신호의 위상 오정합 정도를 파악하고, 그에 대응하여 상기 지연 조절 수단의 지연량을 제어하기 위한 지연 제어 수단

을 구비하는 위상쉬프트키잉 방식의 변조기.
제4항에 있어서,

상기 제1 및 제2 데이터 쉬프팅 수단은 각각,

클럭 신호에 제어 받는 직렬 접속된 다수의 쉬프트 레지스터와,

상기 쉬프트 레지스터 각각의 출력단에 접속되어 상기 쉬프트 레지스터의 출력을 선택적으로 출력하기 위한 다수의 스위치를 구비하는 것을 특징으로 위상쉬프트키잉 방식의 변조기.
제5항에 있어서,

상기 제1 데이터 쉬프팅 수단과 상기 제1 디지털-아날로그 변환 수단은 제1 클럭에 제어 받는 것을 특징으로 하는 위상쉬프트키잉 방식의 변조기.
제6항에 있어서,

상기 제2 데이터 쉬프팅 수단과 상기 제2 디지털-아날로그 변환 수단은 제2 클럭에 제어 받는 것을 특징으로 하는 위상쉬프트키잉 방식의 변조기.
제4항에 있어서,

상기 혼합 수단은,

상기 제2 캐리어 신호를 생성하기 위한 발진기;

상기 발진기로부터 출력된 제2 캐리어 신호의 위상을 상기 예정된 위상차만큼 쉬프트하여 상기 제1 캐리어 신호를 생성하기 위한 위상 쉬프터;

상기 제1 필터링 수단의 출력과 상기 제2 캐리어 신호를 곱하기 위한 제1 승산기;

상기 제2 필터링 수단의 출력과 상기 제1 캐리어 신호를 곱하기 위한 제2 승산기; 및

상기 제1 및 제2 승산기의 출력을 더하기 위한 가산기를 구비하는 것을 특징으로 하는 위상쉬프트키잉 방식의 변조기.
제4항에 있어서,

상기 제1 및 제2 필터링 수단은 저역통과필터인 것을 특징으로 하는 위상쉬프트키잉 방식의 변조기.
제8항에 있어서,

상기 위상 쉬프터는 π/2 위상 쉬프터인 것을 특징으로 하는 위상쉬프트키잉 방식의 변조기.