KR100588731B1

KR100588731B1 - 고속 아날로그 신호 처리를 위한 ｃｍｏｓ 이미지센서

Info

Publication number: KR100588731B1
Application number: KR1020040116853A
Authority: KR
Inventors: 배창민
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2004-04-26
Filing date: 2004-12-30
Publication date: 2006-06-12
Anticipated expiration: 2024-12-30
Also published as: CN1691758A; CN1691758B; KR20050103447A

Abstract

데이터 신호가 세틀링 타임(settling time)내에 안정화되는 타임 마진이 충분한 정도의 상대적인 저속의 시스템을 사용하더라도 수백만 픽셀을 갖는 소자의 전체적인 아날로그신호 처리속도가 고속 동작이 가능하도록 다중 경로를 통해 신호를 처리하면서도, 각 색상별 신호(즉, 동일한 R 또는 G 또는 B 신호)들은 동일한 ASP의 패스(path)에서 처리되도록 하므로써 옵셋의 문제를 최소화하고, 아울러 2개의 픽셀 피치당 하나의 CDS가 레이아웃 되도록 하여 픽셀 피치(pitch)가 작아지면서 발생되는 CDS회로의 레이아웃의 문제를 해결한다. 또한, 2개의 픽셀 피치당 하나의 CDS회로가 레이아웃되도록하여 픽셀 피치(Pitch)가 작아지면서 발생되는 트랜지스터(Transistor)간의 미스매치(Mismatch)를 최소화 함으로써, 컬럼 FPN(Fixed Pattern Noise)을 최대한 억제하고 동시에 적은 수의 CDS회로가 적용되므로 전력소모가 적다.

CMOS이미지센서, 아날로그신호처리, 패스(path), 픽셀, CDS, 버스, 옵셋

Description

고속 아날로그 신호 처리를 위한 ＣＭＯＳ 이미지센서{CMOS Image Sensor for High Speed analog signal processing}

도 1은 종래기술에 따른 아날로그 신호 처리 패스를 보여주는 CMOS 이미지센서의 구성도.

도 2는 본 발명의 제1실시예에 따른 아날로그 신호 처리 과정을 보여주는 COS 이미지센서의 구성도.

도 3은 본 발명의 제2실시예에 따른 아날로그 신호 처리 과정을 보여주는 COS 이미지센서의 구성도.

* 도면의 주요부분에 대한 부호의 설명

21 : 픽셀어레이 22, 26 : CDS부

23 : 제1ASP부 24 : 제2ASP부

20a, 20b : 선택부 25 : 제1아날로그데이터버스

29 : 제2아날로그데이터버스

본 발명은 CMOS(Complementary Metal Oxide Semiconductor) 이미지센서(Image sensor)에 관한 것으로, 더욱 상세하게는 고속으로 아날로그 신호를 처리하기 위한 방법 및 그를 위한 CMOS 이미지센서에 관한 것이다.

잘 알려진 바와 같이, 이미지 센서라 함은 광학 영상(Optical image)을 전기 신호로 변환시키는 반도체 소자로서, 이 중 전하결합소자(CCD; Charge Coupled Device)는 개개의 MOS 캐패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이며, CMOS 이미지센서는 CMOS 집적 회로 제조 기술을 이용하여 픽셀 어레이를 구성하고 이를 차례차례 출력(Output)을 검출하는 스위칭 방식을 채용하는 소자이다. CMOS 이미지센서는 저전력 소비라는 큰 장점을 가지고 있기 때문에 휴대폰 등 개인 휴대용 시스템에 매우 유용하다.

도 1은 종래기술에 따른 CMOS 이미지센서의 구성도로서, 픽셀로부터 얻어진 이미지 테이터(아날로그 신호)가 처리되는 과정을 보여주는 구성도이다.

도 1을 참조하면, 종래기술에 따른 이미지센서는 R(Red), G(Green), B(Blue) 픽셀(Pixel)들이 로오(row) 방향으로 N개, 컬럼(column) 방향으로 M개(N,M은 정수)로 매트릭스 배치되어 픽셀어레이(11)를 구성하고 있으며, 각 컬럼별로 하나씩의 CDS(Correlated Double Sampling)회로로 구성된 CDS부(12)가 픽셀어레이부(11)의 하부측에 배치된다. 픽셀어레이부(11) 우측에는 CDS부(12)로 부터 출력된 아날로그 신호를 처리하기 위한 ASP부(Analog Signal Processor)(13)가 배치된다.

CDS회로는 각 픽셀에서 리셋 신호(Reset signal) 및 데이터 신호(Data signal)를 각각 샘플링하여 아날로그 데이터 버스에 실어주고, ASP부(13)에서 리셋신호와 데이터신호의 차이값을 구한 다음 증폭하는 기능을 한다. 따라서, 실질적인 피사체의 이미지에 대한 순수한 픽셀 데이터를 얻도록 한다.

픽셀의 데이터를 읽을 때, 픽셀어레이부(11)의 어느한 로오(row)의 픽셀들은 동시(동일 클럭)에 한꺼번에 CDS부(12)의 각 CDS회로로 전달되며, CDS회로의 출력은 컬럼드라이버(14)에 제어받아 아날로그 데이터 버스(15)를 통해 순차적으로 ASP부(13)로 전달되어 처리된다.

상술한 바와 같이, 종래의 CMOS 이미지 센서는, 어느 하나의 로오(row)가 선택되면 그 로오에 해당하는 각각의 픽셀 신호(리셋신호 및 데이터신호)들이 해당 CDS회로에 저장되고, 그 다음에 컬럼드라이버에 의해 순차적으로 각 CDS회로의 신호가 ASP에 전달되는 방식을 채택하고 있다.

한편, 상술한 종래의 구동방식 및 구성에서는 픽셀이 수백만개 이상 어레이되는 경우 로오 방향의 픽셀 개수가 증가하게 되고, 그 만큼 CDS회로도 증가하여야 하며, 또한 증가분 만큼 많은 개수의 CDS회로에 아날로그 데이터 버스가 공통 접속되어, 아날로그 데이터 버스의 부하커패시턴스도 커지게 된다.

때문에 기존에 사용하는 시스템으로는 고속 동작이 어렵게 되고, 고속 동작을 위해서는 원하는 신호 처리의 기능을 갖도록 기능 블록(특히 ASP)이 개선되어야 한다. 또한, 고속 동작의 시스템을 설계하면 그 만큼 세틀링 타임내에 신호값을 안정화시키기 위한 타임 마진이 적기 때문에 소자의 신뢰성 및 양산성에 악 영향을 미치게 된다.

아울러, 도 1에 도시된 바와 같이 종래의 CMOS 이미지센서는 각 컬럼별로 하나씩의 CDS회로가 구성되는 바, CDS의 회로를 구성하는 트랜지스터들은 하나의 픽셀에 해당하는 넓이(이것를 픽셀 피치(Pitch)라 한다.) 내에 레이아웃되어야 한다. 하지만 수백만 화소급 이미지센서인 경우 픽셀 사이즈가 매우 작기 때문에 픽셀 피치 내에 대응되는 CDS 회로를 레이아웃하기 곤란한 문제가 발생한다.

본 발명은 상대적인 저속의 시스템을 사용하더라도 소자의 전체적인 고속 동작이 가능하도록 다중 경로를 통해 신호를 처리하면서도, 각 색상별 신호(즉, 동일한 R 또는 G 또는 B 신호)들은 동일한 ASP의 패스(path)에서 처리되도록 하여 옵셋의 문제를 해결하고, 아울러 픽셀 피치(pitch)가 작아지면서 발생되는 CDS회로의 레이아웃의 문제를 해결하기 위해 2개의 픽셀 피치당 하나의 CDS회로가 레이아웃 되도록 한 CMOS 이미지 센서를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 CMOS 이미지센서는, 제1색상에 상응하는 복수의 제1픽셀들과, 제2 색상에 상응하는 복수의 제2픽셀들 및 제3색상에 상응하는 복수의 제3픽셀들이 로오(row) 및 컬럼(column) 방향으로 매트릭스 배치된 픽셀어레이부; 상기 픽셀어레이부의 일측에 배치되어 상기 픽셀어레이부 내의 상기 제1픽셀들로부터 출력되는 아날로그신호들을 처리하기 위한 제1아날로그신호처리패 스; 및 상기 픽셀어레이부의 타측에 배치되어 상기 픽셀어레이부 내의 상기 제2픽셀 또는 상기 제3픽셀로부터 출력되는 아날로그신호들을 처리하기 위한 제2아날로그신호처리패스를 포함하고, 상기 제1아날로그신호처리패스는 상기 픽셀어레이부의 인접한 2개의 컬럼당 하나씩의 CDS회로가 구성되어 상기 2개의 컬럼중 어느한 컬럼에 상응하는 상기 제1픽셀들의 출력신호를 입력받는 하부 CDS부를 포함하고, 상기 제2아날로그신호처리패스는 상기 픽셀어레이부의 입접한 2개의 컬럼당 하나씩의 CDS회로가 구성되어 상기 2개의 컬럼중 어느한 컬럼에 상응하는 상기 제2픽셀 또는 상기 제3픽셀들의 출력신호를 입력받는 상부CDS부를 포함한다.

본 발명에서, 상기 제1아날로그신호처리패스는 동일 로우에 존재하면서 인접한 2개의 컬럼에 대응하는 2개 픽셀중 어느한 픽셀의 신호를 상기 하부CDS의 CDS회로에 전달하는 제1선택수단을 더 포함하고, 상기 제2아날로그신호처리패스는 다른 한 픽셀의 신호를 상부CDS부의 CDS회로에 전달하는 제2선택수단을 더 포함한다.

또한, 상기 제1아날로그신호처리패스는 상기 하부CDS부의 각 CDS회로의 출력을 전달받는 적어도 하나의 하부아날로그데이터버스; 및 상기 하부아날로그데이터버스에 연결된 하부ASP를 더 포함하고, 상기 제2아날로그신호처리패스는 상기 상부CDS부의 각 CDS회로에 대한 출력을 전달받는 적어도 하나의 상부아날로그데이터버스; 및 상기 상부아날로그데이터버스에 연결된 상부ASP를 더 포함한다.

또한, 상기 제1아날로그신호처리패스는, 컬럼어드레스에 응답하여 상기 하부CDS부의 각 CDS회로의 출력을 상기 하부아날로그데이터버스에 전달하기 위한 선택신호를 생성하는 제1컬럼드라이버를 더 포함하고, 상기 제2아날로그신호처리패스 는, 컬럼어드레스에 응답하여 상기 상부 CDS부의 각 CDS회로의 출력을 상기 상부아날로그데이터버스에 전달하기 위한 선택신호를 생성하는 제2컬럼드라이버를 더 포함한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.

(제1실시예)

도 2는 본 발명의 제1실시예에 따른 CMOS 이미지센서의 구성도로서, CDS회로에서 픽셀로부터 신호를 샘플링하는 패스(path)를 전체적으로 두개로 나누어 처리하면서, 각각의 패스에서 2개의 픽셀이 하나의 CDS회로를 공유하도록 하여 2개 픽셀 피치당 하나의 CDS회로가 레이아웃된다.

도 2를 참조하면, 본 발명의 제3실시예에 따른 이미지센서는 R(Red), G(Green), B(Blue) 픽셀(Pixel)들이 로오(row) 방향으로 N개, 컬럼(column) 방향으로 M개(N,M은 정수)로 매트릭스 배치되어 픽셀어레이(21)를 구성하고 있으며, 인접한 2개의 컬럼에 대응하는 2개 픽셀당 하나씩의 CDS(Correlated Double Sampling)회로로 구성된 CDS부(22, 26)가 픽셀어레이부(21)의 하단측 및 상단측에 각각 배치된다. 픽셀어레이부(21) 우측방에는 하단측 CDS부(22)로 부터 출력된 아날로그 신호를 처리하기 위한 제1ASP부(23)가 배치되고, 상단측 CDS부(26)로 부터 출력된 아날로그 신호를 처리하기 위한 제2ASP부(27)가 배치된다.

픽셀어레이부(21)는 첫번째 컬럼에 G픽셀이 배치되면서 G픽셀 및 R픽셀 반복하여 배열된 복수의 짝수 로오(even row)와, 첫번째 컬럼에 B픽셀이 배치되면서 B픽셀 및 G픽셀이 반복하여 배열된 복수의 홀수 로오(odd row)를 포함한다.

상하측 각각에 존재하는 CDS회로는 동일 로우에 존재하면서 인접한 2개의 컬럼에 대응하는 2개 픽셀을 공유하고 있는데, 인접한 2개의 픽셀중에서 어느 하나의 픽셀의 신호가 하단측 CDS회로에 전달되면 다른 한 픽셀의 신호는 상단측 CDS회로에 출력되도록 하여야 하는 바, 이를 위하여 픽셀어레이부의 출력신호는 선택부(20a, 20b)를 통해서 CDS부에 전달된다.

본 실시예에서는 선택부(20a, 20b)를 구성함에 있어서, 로오선택신호(row_sel)에 제어받아 구동하는 스위치들로 구성하였는 바, 짝수 로오(even row)가 선택된 경우에는 로오선택신호(row_sel)가 논리 "0"이고 홀수 로오(odd row)가 선택된 경우에는 논리 "1"인 경우이다. 이에 따라 픽셀어레이 내에서 G픽셀의 신호들은 모두 하단측 CDS회로들 전달되고, B 또는 R 픽셀의 신호들은 상단측 CDS회로들에 전달되게 된다.

선택부(20a, 20b)는 상술한 기능만 가능하다면 어떠한 회로적 구성을 가져도 무방하다. 예컨대 제어신호를 다수개 사용할 수도 있고 스위치 대신에 멀티플렉서 등을 사용할 수도 있다.

하단측 CDS부(22)에서 출력된 신호는 제1 아날로그 데이터 버스(25)를 통해 제1ASP부(23)로 전달되고, 상단측 CDS부(26)에서 출력된 신호는 제2 아날로그 데이터 버스(29)를 통해 제2ASP부(27)로 전달된다.

그리고, 하단측 CDS부(22)의 각 CDS회로의 출력은 제1컬럼드라이버(24)에서 생성된 선택신호(CS)에 제어받아 제1아날로그데이터버스(25)에 실리고, 상단측 CDS부(26)의 각 CDS회로의 출력은 제2컬럼드라이버(28)에서 생성된 선택신호(CS)에 제어받아 제2아날로그데이터버스(29)에 실린다.

픽셀의 데이터를 읽기 위한 전체적인 동작을 살펴보면, 픽셀어레이부(21)의 어느한 로오(row)가 선택되면 그 로오에 해당하는 G픽셀의 출력 신호들은 하단측 CDS부(22)의 각 CDS회로로 한꺼번에 전달되고, 선택된 로오의 B 또는 R 픽셀의 출력신호들은 상단 CDS부(26)의 각 CDS회로로 한꺼번에 전달된다.

다음, 제1컬럼드라이버(24)는 하단측 CDS부(22)의 각 CDS회로를 순차적으로 구동하여 제1아날로그데이터버스(25)에 실어주고, 이 신호들은 제1ASP부(23)에서 처리된다. 아울러, 제2컬럼드라이버(28)는 상단측 CDS부(26)의 각 CDS회로를 순차적으로 구동하여 제2아날로그데이터버스(29)에 실어주고, 이 신호들은 제2ASP부(27)에서 처리된다.

상술한 바와 같이 본 발명의 제1실시예서는 R픽셀/B픽셀의 신호들과 G픽셀의 신호들이 서로 다른 패스(path)를 통해 처리되므로, 한 클럭에서 동시에 두개의 신호를 처리할 수 있어 2배의 대역폭을 갖는 아날로그 시스템을 구현할 수 있다.

또한, ASP가 두개로 분할되므로 역할이 절반으로 감소하기 때문에, 각각의 ASP는 데이터 신호가 세틀링 타임내에 안정화되는 타임 마진이 충분한 정도의 상대적인 저속의 시스템을 사용할 수 있다.

아울러, 다중 경로를 통해 신호를 처리하면서도 각 색상별 신호(즉, 동일한 R 또는 G 또는 B 신호)들은 동일한 ASP의 패스(path)에서 처리되도록 하므로써 옵셋의 문제를 최소화할 수 있고, 2개의 픽셀 피치당 하나의 CDS회로를 레이아웃 할 수 있으므로 CDS회로의 레이아웃 마진을 향상시키면서, 더불어 CDS회로의 개수가 줄어들어 전력소모가 적다는 장점도 있다.

(제2실시예)

앞서 설명한 본 발명의 제1실시예는 신호 처리 패스를 두개로 분할한 경우로서, 이때 각각의 아날로그 신호처리 패스에 복수개의 아날로그 데이터 버스를 적용할 수 있는 바, 도 3은 상하단측 패스에 각각 8개의 아날로그데이터버스를 적용한 CMOS 이미지센서의 구성예를 보인다.

도 3의 제2실시예에서는 각 패스의 아날로그데이터라인의 부하 커패시턴스를 더욱더 줄여주여, ASP의 설계 부담과 신호 처리 속도를 더욱더 향상시킬 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같은 본 발명은, 다중 패스를 통해 아날로그 신호를 처리하므로써 안정적 신호 처리 시스템을 통해 신호 처리 속도를 향상시킬 수 있고, 아울러 다중 패스를 통해서 신호를 처리하더라도 픽셀 어레이 내의 동일 픽셀에 대한 신호 들은 동일 패스를 통해 처리되도록 하므로써 동일 픽셀 간의 옵셋을 최소화하여 화질을 개선하는 효과가 있다. 또한, 2개의 픽셀 피치당 하나의 CDS회로가 레이아웃 되도록 하여 픽셀 피치(pitch)가 작아지면서 발생되는 CDS회로의 레이아웃의 문제를 해결한다.

또한, 2개의 픽셀 피치당 하나의 CDS회로가 레이아웃되도록하여 픽셀 피치(Pitch)가 작아지면서 발생되는 트랜지스터(Transistor)간의 미스매치(Mismatch)를 최소화 함으로써, 컬럼 FPN(Fixed Pattern Noise)을 최대한 억제하고 동시에 적은 수의 CDS회로가 적용되므로 전력소모가 적다.

Claims

제1색상에 상응하는 복수의 제1픽셀들과, 제2 색상에 상응하는 복수의 제2픽셀들 및 제3색상에 상응하는 복수의 제3픽셀들이 로오(row) 및 컬럼(column) 방향으로 매트릭스 배치된 픽셀어레이부;

상기 픽셀어레이부의 일측에 배치되어 상기 픽셀어레이부 내의 상기 제1픽셀들로부터 출력되는 아날로그신호들을 처리하기 위한 제1아날로그신호처리패스; 및

상기 픽셀어레이부의 타측에 배치되어 상기 픽셀어레이부 내의 상기 제2픽셀 또는 상기 제3픽셀로부터 출력되는 아날로그신호들을 처리하기 위한 제2아날로그신호처리패스를 포함하고,

상기 제1아날로그신호처리패스는 상기 픽셀어레이부의 인접한 2개의 컬럼당 하나씩의 CDS회로가 구성되어 상기 2개의 컬럼중 어느한 컬럼에 상응하는 상기 제1픽셀들의 출력신호를 입력받는 하부 CDS부를 포함하고,

상기 제2아날로그신호처리패스는 상기 픽셀어레이부의 입접한 2개의 컬럼당 하나씩의 CDS회로가 구성되어 상기 2개의 컬럼중 어느한 컬럼에 상응하는 상기 제2픽셀 또는 상기 제3픽셀들의 출력신호를 입력받는 상부CDS부를 포함하는

CMOS 이미지센서.
제1항에 있어서,

상기 제1아날로그신호처리패스는 동일 로우에 존재하면서 인접한 2개의 컬럼에 대응하는 2개 픽셀중 어느한 픽셀의 신호를 상기 하부CDS의 CDS회로에 전달하는 제1선택수단을 더 포함하고, 상기 제2아날로그신호처리패스는 다른 한 픽셀의 신호를 상부CDS부의 CDS회로에 전달하는 제2선택수단을 더 포함하는 CMOS 이미지센서.
제2항에 있어서,

상기 제1아날로그신호처리패스는,

상기 하부CDS부의 각 CDS회로의 출력을 전달받는 적어도 하나의 하부아날로그데이터버스; 및

상기 하부아날로그데이터버스에 연결된 하부ASP

를 더 포함하는 것을 특징으로 하는 CMOS 이미지센서.
제3항에 있어서,

상기 제2아날로그신호처리패스는,

상기 상부CDS부의 각 CDS회로에 대한 출력을 전달받는 적어도 하나의 상부아날로그데이터버스; 및

상기 상부아날로그데이터버스에 연결된 상부ASP

를 포함하는 것을 특징으로 하는 CMOS 이미지센서.
제3항에 있어서,

상기 제1아날로그신호처리패스는,

컬럼어드레스에 응답하여 상기 하부CDS부의 각 CDS회로의 출력을 상기 하부아날로그데이터버스에 전달하기 위한 선택신호를 생성하는 제1컬럼드라이버를 더 포함하는 것을 특징으로 하는 CMOS 이미지센서.
제4항에 있어서,

상기 제2아날로그신호처리패스는,

컬럼어드레스에 응답하여 상기 상부 CDS부의 각 CDS회로의 출력을 상기 상부아날로그데이터버스에 전달하기 위한 선택신호를 생성하는 제2컬럼드라이버를 더 포함하는 CMOS 이미지센서.
제2항에 있어서,

상기 픽셀어레이부는,

첫번째 컬럼에 제1픽셀이 배치되면서 제1픽셀 및 제1픽셀이 반복하여 배열된 복수의 짝수 로오; 및

첫번째 컬럼에 제3픽셀이 배치되면서 상기 제3픽셀 및 상기 제1픽셀이 반복하여 배열된 복수의 홀수 로오를 포함하는 CMOS 이미지센서.
제7항에 있어서,

상기 제1선택수단 및 제2선택수단은 홀수 로오 또는 짝수 로오에 대한 정보를 갖는 로오선택신호에 제어받는 스위칭소자들로 구성되는 CMOS 이미지센서.
제8항에 있어서,

상기 제1픽셀은 G픽셀이고, 상기 제2픽셀은 R픽셀이며, 상기 제3픽셀은 B픽셀인 것을 특징으로 하는 CMOS 이미지센서.