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KR100587606B1 - Manufacturing Method of Semiconductor Device - Google Patents

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KR100587606B1
KR100587606B1 KR1020040029517A KR20040029517A KR100587606B1 KR 100587606 B1 KR100587606 B1 KR 100587606B1 KR 1020040029517 A KR1020040029517 A KR 1020040029517A KR 20040029517 A KR20040029517 A KR 20040029517A KR 100587606 B1 KR100587606 B1 KR 100587606B1
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drift
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enwell
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권병기
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매그나칩 반도체 유한회사
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Abstract

로직 소자와 고전압 소자를 갖는 반도체 장치의 제조 방법이 개시된다. 기판의 로직 소자 영역과 고전압 소자 영역 각각에 피웰 및 엔웰을 형성한 후, 각각의 드리프트 영역들을 상기 피웰과 앤웰에 형성하는데 상기 로직 소자 영역 엔웰의 경우에는 제1엔형 드리프트 영역과 제2엔형 드리프트 영역을 형성한다. 즉, 상기 제1엔형 드리프트 영역과 제2엔형 드리프트 영역이 공존하는 형태를 갖도록 형성하는 것이다. 따라서, 로직 소자 영역 엔웰의 드리프트 영역의 농도를 보상하고, 상기 농도 보상으로 인하여 채널 길이를 감소시킬 수 있다.A method of manufacturing a semiconductor device having a logic element and a high voltage element is disclosed. After forming the pewell and the enwell in the logic element region and the high voltage element region of the substrate, respectively, drift regions are formed in the pewell and the enwell. In the case of the logic element region enwell, the first en-type drift region and the second en-type drift region are formed. To form. That is, the first yen type drift region and the second yen type drift region are formed to coexist. Therefore, the concentration of the drift region of the logic element region enwell may be compensated for, and the channel length may be reduced due to the concentration compensation.

Description

반도체 장치의 제조 방법{method for forming a semiconductor device}Method for forming a semiconductor device

도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 로직 소자와 고전압 소자를 갖는 반도체 장치의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a semiconductor device having a logic element and a high voltage element.

종래의 2.0㎛의 로직 소자와 100V의 고전압 소자를 갖는 반도체 장치의 제조에서 상기 로직 소자를 형성하기 위한 영역의 엔모오스(NMOS) 즉, 상기 엔모오스로 형성하는 피웰의 경우 상기 고전압 소자 영역 엔모오스의 웰(well)로 형성하는 피웰과 상기 고전압 소자 영역 피모오스(PMOS)의 소스/드레인의 형성에 사용되는 피형 드리프트(drift)의 농도를 혼합시킴으로서 얻을 수 있다. 아울러, 상기 로직 소자를 형성하기 위한 영역의 피모오스 즉, 상기 피모오스로 형성하는 엔웰의 경우 상기 고전압 소자 영역 피모오스의 웰(well)로 형성하는 엔웰과 상기 고전압 소자 영역 피모오스(PMOS)의 소스/드레인의 형성에 사용되는 엔형 드리프트(drift)의 농도를 혼합시킴으로서 얻을 수 있다.In the manufacture of a semiconductor device having a logic device having a thickness of 2.0 μm and a high voltage device having a high voltage of 100 V, an NMOS of a region for forming the logic element, that is, a pewell formed of the enmos is the high voltage element region enmose. It can be obtained by mixing the concentration of the drift used for the formation of the source / drain of the Pwell formed in the well of the PMOS and the high voltage element region PMOS. In addition, in the case of the encapsulation of the region for forming the logic element, that is, the encapsulation of encapsulation, the enwell formed of the well of the high voltage element region of the PMOS is formed of a well of the high voltage element region of the PMOS. It can be obtained by mixing the concentration of en-type drift used to form the source / drain.

이는, 상기 고전압 소자의 높은 접합 항복 전압(junction BV)을 얻기 위한 낮은 웰 농도로는 상기 로직 소자의 원할한 구동을 기대하기 힘들기 때문이다. 특히, 상기 로직 소자의 엔모오스의 경우에는 종래와 같이 피웰 및 피형 드리프트 농도 조건을 유지하더라도 채널 길이를 약 1.2㎛까지 오프 상태의 리키지 전류(Ioff) 및 항복 전압 측면에서 양호한 소자 특성을 얻을 수는 있다. 그러나, 충분한 마진을 가지지 못하고, 상기 로직 소자의 피모오스에서는 종래의 엔웰 및 엔형 드리프트 농도 조건으로는 약 1.6㎛의 채널 길이의 형성도 용이하지 않다.This is because it is difficult to expect a smooth driving of the logic device at a low well concentration for obtaining a high junction breakdown voltage (junction BV) of the high voltage device. In particular, in the case of the enmose of the logic device, it is possible to obtain good device characteristics in terms of the leakage current (Ioff) and the breakdown voltage of the channel length up to about 1.2 μm even though the pewell and the drift concentration conditions are maintained as in the prior art. There is. However, it does not have sufficient margin, and in the PMOS of the logic device, it is not easy to form a channel length of about 1.6 mu m under conventional enwell and en type drift concentration conditions.

때문에, 종래에는 낮은 웰 농도에 의해 채널 길이 2.0㎛ 이하에서 발생하는 펀치쓰로우로 인하여 Ioff의 증가 및 항복 전압의 감소 현상이 초래한다. 그리고, 낮은 전류에도 구동이 이루어지지만 로직 소자의 체널 길이를 짧게 형성하기에는 한계가 있다.Therefore, in the related art, an increase in Ioff and a decrease in breakdown voltage are caused by the punch-throw occurring at a channel length of 2.0 μm or less due to a low well concentration. In addition, although driving is performed even at a low current, there is a limit in forming a short channel length of a logic element.

본 발명의 목적은 100V의 고전압 소자에 적용이 가능한 짧은 채널 길이를 갖는 로직 소자를 포함하는 반도체 장치의 제조 방법을 제공하는데 있다.An object of the present invention is to provide a method of manufacturing a semiconductor device including a logic element having a short channel length applicable to a high voltage device of 100V.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 제조 방법은 기판의 로직 소자 영역과 고전압 소자 영역 각각에 피웰 및 엔웰을 형성하는 단계; 상기 로직 소자 영역의 엔웰에는 제1엔형 드리프트 영역과 제2엔형 드리프트 영역을 형성하고, 상기 로직 소자 영역의 피웰에는 제1피형 드리프트 영역을 형성하고, 상기 고전압 소자 영역의 엔웰과 피웰 각각에는 제1엔형 드리프트 영역과 제1피형 드리프트 영역을 이웃하게 형성하는 단계; 상기 로직 소자 영역과 고전압 소자 영역 각각에 형성한 피웰 및 엔웰 사이에 소자 분리막을 형성하고, 상기 고전압 소자 영역 피웰의 제1피형 드리프트 영역에 제2피형 드리프트 영역을 형성하는 단계; 상기 로직 소자 영역 엔웰의 제1엔형 드리프트 영역과 제2엔형 드리프트 영역, 고전압 소자 영역 엔웰의 제1엔형 드리프트 영역 및 상기 고전압 소자 영역 피웰의 제1피형 드리프트 영역과 제2피형 드리프트 영역에 문턱 전압 조절용 이온을 주입하는 단계; 상기 로직 소자 영역 엔웰에는 제1게이트 전극을 형성하고, 상기 로직 소자 영역 피웰에는 제2게이트 전극을 형성하고, 상기 고전압 소자 영역 엔웰에는 제3게이트 전극을 형성하고, 상기 고전압 소자 영역 피웰에는 제4게이트 전극을 형성하는 단계; 및 상기 제1게이트 전극과 인접하는 양쪽에 P+ 타입의 소스/드레인을 형성하고, 상기 제2게이트 전극과 인접하는 양쪽에 N+ 타입의 소스/드레인을 형성하고, 상기 제3게이트 전극과 인접하는 양측에 P+ 타입의 소스/드레인을 형성하면서 이 중 일측에 P형의 얕은 접합 영역을 형성하고, 상기 제4게이트 전극과 인접하는 양측에 N+ 타입의 소스/드레인을 형성하면서 이 중 일측에 N형의 얕은 접합 영역을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method comprising: forming a pwell and an enwell in a logic element region and a high voltage element region of a substrate; A first en-type drift region and a second en-type drift region are formed in an enwell of the logic element region, a first p-type drift region is formed in a pewell of the logic element region, and a first envelop and a pewell of each of the high voltage element region are provided. Forming an adjacent drift region and a first shaped drift region adjacent to each other; Forming an isolation layer between the pwell and the enwell formed in each of the logic device region and the high voltage device region, and forming a second covered drift region in the first shaped drift region of the high voltage device region pewell; Threshold voltage for the first and second drift regions of the logic element region enwell and the first and second drift regions, the first and second drift regions of the high voltage element region enwell, and the first and second drift regions and Implanting ions; A first gate electrode is formed in the logic element region enwell, a second gate electrode is formed in the logic element region pewell, a third gate electrode is formed in the high voltage element region enwell, and a fourth gate electrode is formed in the high voltage element region pewell. Forming a gate electrode; And forming a P + type source / drain on both sides adjacent to the first gate electrode, forming an N + type source / drain on both sides adjacent to the second gate electrode, and both sides adjacent to the third gate electrode. While forming a P + type source / drain at the bottom, a P-type shallow junction region is formed at one side thereof, and an N + type source / drain is formed at both sides adjacent to the fourth gate electrode, and an N-type side thereof is formed. Forming a shallow junction region.

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구체적으로, 상기 엔웰은 P+ 이온을 주입하여 형성하고, 상기 피웰은 49BF2+ 이온을 주입하여 형성하는 것이 바람직하다. 그리고, 상기 제1엔형 드리프트와 제2엔형 드리프트는 P+ 이온을 주입하여 형성하고, 상기 제1피형 드리프트는 B+ 이온을 주입하여 형성하고, 상기 제2피형 드리프트는 BF2+ 이온을 주입하여 형성하는 것이 바람직하다. 또한, 상기 문턱 전압 조절용 이온은 B+ 이온인 것이 바람직하고, 상기 P+ 타입의 소스/드레인은 BF2+ 이온을 주입하여 형성하고, 상기 N+ 타입의 소스/드레인은 P+ 이온과 As+ 이온을 함께 주입하여 형성하고, 상기 N형의 얕은 접합 영역은 P+ 이온을 주입하여 형성하고, 상기 P형의 얕은 접합 영역은 B+ 이온을 주입하여 형성하는 것이 바람직하다.Specifically, it is preferable that the enwell is formed by implanting P + ions, and the pewell is formed by implanting 49BF2 + ions. The first entrained drift and the second entrained drift are formed by implanting P + ions, and the first entrained drift is formed by implanting B + ions, and the second entrained drift is formed by implanting BF 2+ ions. Do. In addition, the threshold voltage control ion is preferably a B + ion, the source / drain of the P + type is formed by injecting BF 2 + ions, the source + drain of the N + type is formed by injecting P + ions and As + ions together The N-type shallow junction region is preferably formed by implanting P + ions, and the P-type shallow junction region is formed by implanting B + ions.

(실시예)(Example)

이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings.

도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 1a를 참조하면, 기판(100) 상에 산화막(buried oxide : Box)를 형성한다. 그리고, 상기 기판(100)의 로직 소자 영역과 고전압 소자 영역 각각에 엔웰(10a, 12a) 및 피웰(10b, 12b)을 형성한다. 이때, 상기 엔웰(10a, 12a) 및 피웰(10b, 12b)의 형성에는 이온 주입을 실시하는데, 상기 이온 주입에서의 마스크로는 포토레지스트 패턴을 선택한다. 따라서, 포토레지스트 패턴을 이온 마스크로 사용하여 상기 로직 소자 영역과 고전압 소자 영역에 P+ 특히, 31P+ 이온을 주입한다. 이에 따라, 상기 로직 소자 영역과 고전압 소자 영역 각각에는 엔웰(10a, 12a)이 형성된다. 계속해서, 다른 포토레지스트 패턴을 이온 마스크로 사용하여 상기 로직 소자 영역과 고전압 소자 영역에 BF2+ 이온 특히, 49BF2+ 이온을 주입한다. 이에 따라, 상기 로직 소자 영역과 고전압 소자 영역 각각에는 피웰(10b, 12b)이 형성된다. 그리고, 상기 주입된 31P+ 이온 및 49BF2+ 이온의 확산을 위한 드라이브-인을 실시한다.Referring to FIG. 1A, a buried oxide (Box) is formed on the substrate 100. In addition, enwells 10a and 12a and pewells 10b and 12b are formed in each of the logic device region and the high voltage device region of the substrate 100. In this case, ion implantation is performed to form the enwells 10a and 12a and the pewells 10b and 12b, and a photoresist pattern is selected as a mask in the ion implantation. Therefore, P +, in particular 31P +, is implanted into the logic element region and the high voltage element region using the photoresist pattern as an ion mask. Accordingly, enwells 10a and 12a are formed in each of the logic device region and the high voltage device region. Subsequently, BF2 + ions, particularly 49BF2 + ions, are implanted into the logic element region and the high voltage element region using another photoresist pattern as an ion mask. Accordingly, pewells 10b and 12b are formed in each of the logic device region and the high voltage device region. Then, drive-in is performed for diffusion of the implanted 31P + ions and 49BF2 + ions.

도 1b를 참조하면, 상기 로직 소자 영역의 엔웰(10a)에는 제1엔형 드리프트 영역(14a)과 제2엔형 드리프트 영역(14a')이 공존하는 형태로 형성하고, 상기 로직 소자 영역의 피웰(10b)에는 제1피형 드리프트 영역(14b)을 형성하고, 상기 고전압 소자 영역의 엔웰(12a)과 피웰(12b) 각각에는 제1엔형 드리프트 영역(16a, 16d)과 제1피형 드리프트 영역(16b, 16c)을 이웃하게 형성한다. 이때, 상기 로직 소자 영역의 엔웰(10a)에 형성하는 제1엔형 드리프트 영역(14a)과 상기 고전압 소자 영역의 엔웰(12a)과 피웰(12b) 각각에 형성하는 제1엔형 드리프트 영역(16a, 16d)을 동시에 형성한다. 즉, 포토레지스트 패턴을 이온 마스크로 사용하여 31P+ 이온을 주입시킴으로서 상기 로직 소자 영역의 엔웰(10a), 고전압 소자 영역의 엔웰(12a)과 피웰(12b)에 제1엔형 드리프트 영역들(14a)(16a)(16d)을 각각 형성하는 것이다. 아울러, 상기 로직 소자 영역의 피웰(10b)에 형성하는 제1피형 드리프트 영역(14b)과 상기 고전압 소자 영역의 엔웰(12a)과 피웰(12b) 각각에 형성하는 제1피형 드리프트 영역(16b, 16c)도 동시에 형성한다. 즉, 포토레지스트 패턴을 이온 마스크로 사용하여 B+ 이온 특히, 11B+ 이온을 주입시킴으로서 상기 제1피형 드리프트 영역들을 형성하는 것이다. 계속해서, 상기 로직 소자 영역의 엔웰(10a)에 다시 31P+ 이온을 주입한다. 이에 따라, 상기 로직 소자 영역의 엔웰(10a)에는 제1엔형 드리프트 영역(14a)과 제2엔형 드리프트 영역(14a')이 공존하는 형태를 갖는다. 아울러, 상기 제1엔형 드리프트 영역(14a)과 제2엔형 드리프트 영역(14a')이 공존하는 형태로 로직 소자 영역을 형성함으로서 2번의 도핑에 의해 불순물의 농도가 증가되는 것에 의해 농도 보상이 이루어지고, 이에 따라 이 후에 형성된 트랜지스터의 채널 길이를 감소시킬 수 있다.Referring to FIG. 1B, a first en-type drift region 14a and a second en-type drift region 14a 'coexist in an enwell 10a of the logic element region, and a pewell 10b of the logic element region. ), First drift regions 14b are formed, and the first n-type drift regions 16a and 16d and the first type drift regions 16b and 16c are respectively formed in the enwells 12a and pewells 12b of the high voltage device region. ) To form neighbors. At this time, the first en-type drift region 14a formed in the enwell 10a of the logic element region and the first en-type drift regions 16a and 16d formed in each of the enwell 12a and the pewell 12b of the high voltage element region. ) At the same time. In other words, by implanting 31 P + ions using a photoresist pattern as an ion mask, the first N-type drift regions 14a (eg, the enwell 10a of the logic element region, the enwells 12a and the pewell 12b of the high voltage element region) are formed. 16a) and 16d are formed, respectively. In addition, a first type drift region 14b formed in the pewell 10b of the logic element region and a first type drift region 16b and 16c formed in each of the enwells 12a and pewell 12b of the high voltage element region. ) Is also formed at the same time. That is, the first corrugated drift regions are formed by implanting B + ions, particularly 11B + ions, using a photoresist pattern as an ion mask. Subsequently, 31 P + ions are implanted again into the enwell 10a of the logic element region. Accordingly, the first en-type drift region 14a and the second en-type drift region 14a 'coexist in the enwell 10a of the logic element region. In addition, by forming a logic element region in which the first en-type drift region 14a and the second en-type drift region 14a 'coexist, concentration compensation is performed by increasing the concentration of impurities by two doping. Therefore, the channel length of the transistor formed after this can be reduced.

도 1c를 참조하면, 상기 로직 소자 영역과 고전압 소자 영역 각각에 형성한 피웰(10b, 12b) 및 엔웰(10a, 12a) 사이에 소자 분리막을 형성한다. 이때, 상기 로직 소자 영역에서는 소자 분리막으로서 필드 산화막(10a)을 선택하고, 상기 고전압 소자 영역에서는 소자 분리막으로서 트렌치 소자 분리막(18b)을 선택한다. 이어서, 상기 고전압 소자 영역 피웰(12b)의 제1피형 드리프트 영역(16c)에 제2피형 드리프트 영역(16c')을 형성한다. 즉, 상기 고전압 소자 영역 피웰(12b)의 제1피형 드리프트 영역(16c)에 49BF2+ 이온을 더 주입시켜 제2피형 드리프트 영역(16c')을 형성하는 것이다. 이에 따라, 상기 고전압 소자 영역의 피웰(12b)에도 제1피형 드리프트 영역(16c)과 제2피형 드리프트 영역(16c')이 공존하는 형태가 이루어진다.Referring to FIG. 1C, an isolation layer is formed between the pewells 10b and 12b and the enwells 10a and 12a formed in the logic device region and the high voltage device region, respectively. In this case, the field oxide film 10a is selected as the device isolation film in the logic device region, and the trench device isolation film 18b is selected as the device isolation film in the high voltage device region. Subsequently, a second shaped drift region 16c 'is formed in the first shaped drift region 16c of the high voltage device region pewell 12b. In other words, 49BF 2+ ions are further implanted into the first blood drift region 16c of the high voltage device region pewell 12b to form the second blood drift region 16c '. Accordingly, the first and second drift regions 16c and 16c 'coexist in the pewell 12b of the high voltage device region.

도 1d를 참조하면, 상기 로직 소자 영역 엔웰(10a)의 제1엔형 드리프트 영역(14a)과 제2드리프트 영역(14a'), 고전압 소자 영역 엔웰(12a)의 제1엔형 드리프트 영역(16a) 및 상기 고전압 소자 영역 피웰(12b)의 제1피형 드리프트 영역(16c)과 제2피형 드리프트 영역(16c')에 문턱 전압 조절용 이온(도면에서 +++으로 표시)을 주입한다. 이때, 상기 문턱 전압 조절용 이온의 경우에는 11B+ 이온을 선택한다. 그리고, 상기 로직 소자 영역 엔웰(10a)의 제1엔형 드리프트 영역(14a)과 제2드리프트 영역(14a')에서의 상기 11B+ 이온의 주입은 앞서 로직 소자 영역에 제2엔형 드리프트 영역을 형성할 때 정의한 포토레지스트 패턴과 동일하게 정의하는 포토레지스트 패턴을 사용한다.Referring to FIG. 1D, the first N-type drift region 14a and the second drift region 14a 'of the logic element region enwell 10a, the first N-type drift region 16a of the high voltage element region enwell 12a, and Threshold voltage adjustment ions (indicated by +++ in the figure) are implanted into the first and second crest drift regions 16c and 16c 'of the high voltage device region pewell 12b. In this case, 11B + ions are selected in the case of the threshold voltage adjustment ions. The implantation of the 11B + ions in the first n-type drift region 14a and the second drift region 14a 'of the logic element region enwell 10a is performed when the second N-type drift region is previously formed in the logic element region. A photoresist pattern defined in the same manner as the defined photoresist pattern is used.

도 1e를 참조하면, 상기 로직 소자 영역 엔웰(10a)에는 제1게이트 전극(20a)을 형성하고, 상기 로직 소자 영역 피웰(10b)에는 제2게이트 전극(20b)을 형성하고, 상기 고전압 소자 영역 엔웰(12a)에는 제3게이트 전극(20c)을 형성하고, 상기 고전압 소자 영역 피웰(12b)에는 제4게이트 전극(20d)을 형성한다.
그리고, 도 1f를 참조하면, 상기 제1게이트 전극(20a)과 인접하는 양쪽에 P+ 타입의 소스/드레인(22a)을 형성하고, 상기 제2게이트 전극(20b)과 인접하는 양쪽에 N+ 타입의 소스/드레인(22b)을 형성하고, 상기 제3게이트 전극(20c)과 인접하는 일측에 P+ 타입과 N+ 타입이 이웃하는 소스/드레인(22a, 22b)을 형성하고, 다른 일측에 P형의 얕은 접합 영역(22c)과 P+ 타입이 이웃하는 소스/드레인(22b)을 형성하고, 상기 제4게이트 전극(20d)과 인접하는 일측에 P+ 타입과 N+ 타입이 이웃하는 소스/드레인(22a, 22b)을 형성하고, 다른 일측에 N형의 얕은 접합 영역(22d)과 N+ 타입이 이웃하는 소스/드레인(22b)을 형성한다. 이때, 상기 P+ 타입의 소스/드레인(22b)은 49BF2+ 이온을 주입하여 형성하고, 상기 N+ 타입의 소스/드레인(22a)은 31P+ 이온과 75As+ 이온을 함께 주입하여 형성하고, 상기 N형의 얕은 접합 영역(22d)은 31P+ 이온을 주입하여 형성하고, 상기 P형의 얕은 접합 영역(22c)은 11B+ 이온을 주입하여 형성한다. 상기 이온의 주입에서도 각각의 포토레지스트 패턴들을 이온 마스크로 사용한다. 또한, 상기 P+ 타입의 소스/드레인들을 함께 형성하고, 상기 N+ 타입의 소스/드레인을 함께 형성한다.Referring to FIG. 1E, a first gate electrode 20a is formed in the logic element region enwell 10a, a second gate electrode 20b is formed in the logic element region pewell 10b, and the high voltage element region is formed. A third gate electrode 20c is formed in the enwell 12a, and a fourth gate electrode 20d is formed in the high voltage device region pewell 12b.
Referring to FIG. 1F, a P + type source / drain 22a is formed on both sides adjacent to the first gate electrode 20a, and an N + type on both sides adjacent to the second gate electrode 20b. Source / drain 22b is formed, and source / drain 22a and 22b adjacent to P + type and N + type are formed on one side adjacent to the third gate electrode 20c, and the P-type shallow on the other side. Source / drain 22b adjacent to junction region 22c and P + type is formed, and source / drain 22a and 22b adjacent to P + type and N + type on one side adjacent to fourth gate electrode 20d. The N-type shallow junction region 22d and the N + type neighboring source / drain 22b are formed on the other side. In this case, the P + type source / drain 22b is formed by injecting 49BF2 + ions, and the N + type source / drain 22a is formed by injecting 31P + ions and 75As + ions together, and the shallow junction of the N type. The region 22d is formed by implanting 31P + ions, and the p-type shallow junction region 22c is formed by implanting 11B + ions. In the implantation of the ions, each photoresist pattern is used as an ion mask. In addition, the source / drains of the P + type are formed together, and the source / drains of the N + type are formed together.

이와 같이, 본 발명에 의하면 로직 소자 영역 엔웰의 드리프트 영역의 농도를 보상한다. 따라서, 상기 농도 보상으로 인하여 채널 길이를 감소시킬 수 있다. 또한, 상기 농도 보상을 위한 이온 주입의 경우 문턱 전압 조절용 이온을 주입할 때 적용하는 포토레지스트 패턴과 동일하게 정의하기 때문에 별도의 공정 적용을 요구하지 않는다. 때문에, 본 발명은 반도체 장치의 제조에 따른 신뢰도 및 생산성이 향상되는 효과가 있다.As described above, according to the present invention, the concentration of the drift region of the logic element region enwell is compensated. Therefore, the channel length can be reduced due to the concentration compensation. In addition, since the ion implantation for the concentration compensation is defined in the same manner as the photoresist pattern applied when implanting the threshold voltage control ion, no separate process application is required. Therefore, the present invention has the effect of improving the reliability and productivity according to the manufacture of the semiconductor device.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.

Claims (5)

기판의 로직 소자 영역과 고전압 소자 영역 각각에 피웰 및 엔웰을 형성하는 단계;Forming a pewell and an enwell in each of the logic device region and the high voltage device region of the substrate; 상기 로직 소자 영역의 엔웰에는 제1엔형 드리프트 영역과 제2엔형 드리프트 영역을 형성하고, 상기 로직 소자 영역의 피웰에는 제1피형 드리프트 영역을 형성하고, 상기 고전압 소자 영역의 엔웰과 피웰 각각에는 제1엔형 드리프트 영역과 제1피형 드리프트 영역을 이웃하게 형성하는 단계;A first en-type drift region and a second en-type drift region are formed in an enwell of the logic element region, a first p-type drift region is formed in a pewell of the logic element region, and a first envelop and a pewell of each of the high voltage element region are provided. Forming an adjacent drift region and a first shaped drift region adjacent to each other; 상기 로직 소자 영역과 고전압 소자 영역 각각에 형성한 피웰 및 엔웰 사이에 소자 분리막을 형성하고, 상기 고전압 소자 영역 피웰의 제1피형 드리프트 영역에 제2피형 드리프트 영역을 형성하는 단계;Forming an isolation layer between the pwell and the enwell formed in each of the logic device region and the high voltage device region, and forming a second covered drift region in the first shaped drift region of the high voltage device region pewell; 상기 로직 소자 영역 엔웰의 제1엔형 드리프트 영역과 제2엔형 드리프트 영역, 고전압 소자 영역 엔웰의 제1엔형 드리프트 영역 및 상기 고전압 소자 영역 피웰의 제1피형 드리프트 영역과 제2피형 드리프트 영역에 문턱 전압 조절용 이온을 주입하는 단계;Threshold voltage for the first and second drift regions of the logic element region enwell and the first and second drift regions, the first and second drift regions of the high voltage element region enwell, and the first and second drift regions and Implanting ions; 상기 로직 소자 영역 엔웰에는 제1게이트 전극을 형성하고, 상기 로직 소자 영역 피웰에는 제2게이트 전극을 형성하고, 상기 고전압 소자 영역 엔웰에는 제3게이트 전극을 형성하고, 상기 고전압 소자 영역 피웰에는 제4게이트 전극을 형성하는 단계; 및A first gate electrode is formed in the logic element region enwell, a second gate electrode is formed in the logic element region pewell, a third gate electrode is formed in the high voltage element region enwell, and a fourth gate electrode is formed in the high voltage element region pewell. Forming a gate electrode; And 상기 제1게이트 전극과 인접하는 양쪽에 P+ 타입의 소스/드레인을 형성하고, 상기 제2게이트 전극과 인접하는 양쪽에 N+ 타입의 소스/드레인을 형성하고, 상기 제3게이트 전극과 인접하는 양측에 P+ 타입의 소스/드레인을 형성하면서 이 중 일측에 P형의 얕은 접합 영역을 형성하고, 상기 제4게이트 전극과 인접하는 양측에 N+ 타입의 소스/드레인을 형성하면서 이 중 일측에 N형의 얕은 접합 영역을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.P + type sources / drains are formed on both sides adjacent to the first gate electrode, and N + type source / drains are formed on both sides adjacent to the second gate electrode and on both sides adjacent to the third gate electrode. While forming a P + type source / drain, a P-type shallow junction region is formed on one side thereof, and an N + type source / drain is formed on both sides adjacent to the fourth gate electrode while an N-type shallow layer is formed on one side thereof. A method for manufacturing a semiconductor device comprising forming a junction region. 제1항에 있어서, 상기 엔웰은 31P+ 이온을 주입하여 형성하고, 상기 피웰은 49BF2+ 이온을 주입하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 1, wherein the enwell is formed by implanting 31P + ions, and the pewell is formed by implanting 49BF2 + ions. 제1항에 있어서, 상기 제1엔형 드리프트와 제2엔형 드리프트는 31P+ 이온을 주입하여 형성하고, 상기 제1피형 드리프트는 11B+ 이온을 주입하여 형성하고, 상기 제2피형 드리프트는 49BF2+ 이온을 주입하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 1, wherein the first en-type drift and the second en-type drift are formed by implanting 31P + ions, the first drift is formed by implanting 11B + ions, the second drift is implanted by 49BF2 + ions It is formed, The manufacturing method of the semiconductor device characterized by the above-mentioned. 제1항에 있어서, 상기 문턱 전압 조절용 이온은 11B+ 이온인 것을 특징으로 하는 반도체 장치의 제조 방법.The method of manufacturing a semiconductor device according to claim 1, wherein the threshold voltage adjusting ion is 11B + ion. 제1항에 있어서, 상기 P+ 타입의 소스/드레인은 49BF2+ 이온을 주입하여 형성하고, 상기 N+ 타입의 소스/드레인은 31P+ 이온과 75As+ 이온을 함께 주입하여 형성하고, 상기 N형의 얕은 접합 영역은 31P+ 이온을 주입하여 형성하고, 상기 P형의 얕은 접합 영역은 11B+ 이온을 주입하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 1, wherein the P + type source / drain is formed by implanting 49BF2 + ions, and the N + type source / drain is formed by implanting 31P + ions and 75As + ions together. And implanting 31P + ions, wherein the shallow junction region of P type is formed by implanting 11B + ions.
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