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KR100582402B1 - 패널에서 플리커 프리 디스플레이를 지원하는 메모리읽기/쓰기 타이밍 제어방법 및 그 방법을 이용한 ｔｄｃ패널 구동장치 - Google Patents

패널에서 플리커 프리 디스플레이를 지원하는 메모리읽기/쓰기 타이밍 제어방법 및 그 방법을 이용한 ｔｄｃ패널 구동장치 Download PDF

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KR100582402B1
KR100582402B1 KR1020040072719A KR20040072719A KR100582402B1 KR 100582402 B1 KR100582402 B1 KR 100582402B1 KR 1020040072719 A KR1020040072719 A KR 1020040072719A KR 20040072719 A KR20040072719 A KR 20040072719A KR 100582402 B1 KR100582402 B1 KR 100582402B1
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Abstract

본 발명은 2 필드 TDC 패널에서 플리커가 발생되지 않도록 하기 위한 메모리 읽기/쓰기 타이밍 제어방법 및 그 방법을 이용한 TDC 패널 구동장치를 개시한다.
본 발명의 메모리 읽기/쓰기 타이밍 제어방법은 패널 해상도의 중간에 해당하는 라인을 쓰기 시작하는 시점에 메모리의 첫번째 라인을 읽기 시작하도록 하는 것을 특징으로 하며, 이처럼 메모리의 읽기 시작 지점을 패널의 해상도에 따라 적절히 조절함으로써 2 필드 TDC 패널에서 플리커 현상이 발생되는 않도록 해준다.
TDC패널, 플리커, 메모리, 읽기/쓰기, 타이밍제어

Description

패널에서 플리커 프리 디스플레이를 지원하는 메모리 읽기/쓰기 타이밍 제어방법 및 그 방법을 이용한 ＴＤＣ 패널 구동장치{Method and TDC panel driver for timing control to erase flickers on the display panel}
도 1a 및 도 1b는 기존의 패널 구조와 이를 개선한 3 필드 TDC 패널의 구조를 나타내는 회로도.
도 2는 기존 패널의 구동 방식을 나타내는 타이밍도.
도 3은 2 필드 TDC 패널의 구동방식을 나타내는 타이밍도.
도 4는 기존 패널 구조를 구동하는 구동칩 내부에 존재하는 메모리에서의 읽기/쓰기 타이밍도.
도 5는 도 4에 따른 읽기 직선과 쓰기 직선과의 관계를 나타내는 도면.
도 6은 도 4의 메모리 읽기/쓰기 타이밍을 2 필드 TDC 패널에 적용한 경우의 읽기 직선과 쓰기 직선과의 관계를 나타내는 도면.
도 7은 본 발명에 따른 2 필드 TDC 패널 구동장치의 읽기 시작 신호를 생성하는 실시예를 나타내는 회로도.
도 8 및 도 9는 본 발명에 따른 메모리 읽기/쓰기에 대한 타이밍도.
도 10은 본 발명에 의하여 메모리 읽기/쓰기 타이밍을 2 필드 TDC 패널에 적 용한 경우의 쓰기 직선과 읽기 직선과의 관계를 나타내는 도면.
본 발명은 TDC 패널 구동장치 및 TDC 패널 구동장치에서 메모리의 읽기/쓰기 타이밍을 제어하는 방법에 관한 것으로서, 보다 상세하게는 2 필드(field) TDC(Time Division Controlled) 패널을 구동하는 구동 IC에서 패널의 해상도에 따라 패널 구동을 위한 메모리의 읽기 시점을 조절하여 패널 상의 플리커 현상이 발생되지 않도록 개선시킨 메모리 읽기/쓰기 타이밍 제어방법 및 그 방법을 이용한 2 필드 TDC 패널 구동장치에 관한 것이다.
소형 디스플레이는 고해상도(high pixel per inch)를 구현하도록 개발되고 있으며, 그에 따라 2 필드 TDC 패널 구조의 적용이 고려되며, 2 필드 TDC 패널을 구동하는 구동칩의 개발이 요구되고 있다.
n(n≥2) 필드 TDC 패널 구조는 소형 패널에서 고해상도 구현시, 개구율(aperture ratio) 향상을 목적으로 도입된 기술이다.
기존의 패널 구조은 도 1a와 같이, 발광부(100a, 102a, 104a) 이외에 TFT의 문턱전압을 보상하기 위한 구동트랜지스터 특성 보상회로(100, 102, 104) 등이 포함된 구동회로가 각 서브 픽셀 마다 구비된다. 그런데, 이러한 구조의 패널은 PPI(Pixel Per Inch)가 증가하게 되면, 보상회로(100, 102, 104) 등은 그 크기를 줄이는데 어려움이 있기 때문에 발광부(100a, 102a, 104a)의 면적이 줄어들게 되며, 이로인해 개구율이 저하되는 문제점이 있다. 개구율은 전체 유효 디스플레이 면적에 대한 유효발광 면적의 비로 표현된다. 도 1a에서 패널에는 종횡으로 데이터 Data-R[n], Data-G[n], Data-B[n]와 선택 신호 Select[m]가 제공된다.
따라서, 도 1b와 같이, 고해상도를 지원하기 위하여 개구율을 향상시킨 새로운 패널 구조인 n 필드 TDC가 개발되었다. n 필드 TDC는 n개의 서브 픽셀들이 하나의 구동회로(106)를 공유하는 것으로, 고해상도 구현시에 발광부(106a, 106b, 106c)의 면적감소 없이 개구율 저하를 막을 수 있다. 도 1b에서 패널에는 종횡으로 데이터 Data[n]과 선택신호 select[m] 및 스위칭 신호 ECR[m], ECG[m], ECB[m]가 제공되며, 스위칭 트랜지스터 M4, M5 및 M6가 구비된다.
도 2 및 도 3은 각각 도 1a에 도시된 패널의 구동 방식과 도 1b에 도시된 2 필드 TDC 패널의 구동방식을 나타내는 타이밍도이다.
도 1a 패널은 도 2와 같이 서브 픽셀 당 하나의 구동IC 출력핀이 할당되어 있기 때문에, 구동IC는 주어진 프레임(frame) 주기 동안 즉 데이터 인에이블 신호 DATA_EN가 인에이블 상태를 유지하는 동안 패널 상의 게이트 구동 칩의 제어신호 G(1), G(2) … G(320) 신호를 한 번씩 액티브시킴으로써 패널 상의 각 서브 픽셀들을 한번씩만 구동시킨다.
이에 반하여, 도 1b의 2 필드 TDC 패널은 도 3과 같이 구동IC의 하나의 출력핀에 두 개의 서브 픽셀이 할당되어 있다. 그러므로, 패널에는 이븐 필드와 오드 필드에 대하여 각각 인에이블 신호 DATA_even, DATA_odd가 제공되며, 이들 각 인에 이블 신호의 상태에 따라서 주어진 프레임 주기 동안 시분할(time division)된 제어신호 G(1), G(2) … G(320)에 의하여 각각의 서브 픽셀들이 이븐 필드에는 짝수 번째 서브픽셀이, 오드 필드에는 홀수 번째 서브 픽셀이 각각 한번씩 구동된다.
따라서, 2 필드 TDC 패널의 필드 주파수는 기존 패널의 프레임 주파수의 2배가 된다. 즉, 기존의 구동 방식은 필드 주파수와 프레임 주파수가 동일하나, 2 필드 TDC 구동에서는 필드 주파수가 프레임 주파수의 두 배가 된다. 도 2 및 도 3에서 V_sync는 수직동기신호이며, H_sync는 수평동기신호이다.
그리고, 한 프레임은 두 개의 필드로 구성되는데 그 각각의 필드는 오드(odd) 필드 및 이븐(even) 필드로 불리운다. 이때, 이븐 필드 구간 동안에는 구동IC의 출력핀들이 대응되는 두 서브 픽셀 중 좌측의 서브 픽셀이 구동되며, 오드 필드 구간 동안에는 우측의 서브 픽셀이 구동된다. 이로써, 2 필드 TDC 패널을 구동하는 구동IC의 출력핀 갯수는 기존의 패널을 구동하는 구동IC의 출력핀과 비교하여 절반으로 감소되는 장점이 있다.
도 4와 도 5는 각각 기존 패널 구조를 구동하는 구동칩 내부에 존재하는 메모리에서의 읽기/쓰기 타이밍도 및 그에 따른 읽기 직선과 쓰기 직선과의 관계를 나타내는 도면이다. 여기에서, 해상도는 QVGA(240GRB X 320)으로 하였으며, 패널은 능동형 유기EL로 하였다.
도 4에서 메모리의 읽기와 쓰기 주파수는 60㎐로 동일하며, 메모리 쓰기 후 2개의 수평주사시간(2H)이 경과한 다음에 패널 구동용 메모리 읽기가 시작된다.
구동 IC 내에 존재하는 메모리(도 7의 "30")의 동작은 크게 3가지로 구분된 다.
첫째로 CPU쪽으로부터의 쓰기 동작이며, 이때는 18비트(R, G, B 각 6비트, 1 픽셀 데이터)씩 수행된다.
둘째로 CPU쪽에서의 읽기 동작이며, 이때도 역시 18비트씩 수행된다.
셋째로는 패널 구동을 위한 메모리 읽기 동작으로써, 패널 상의 1 라인에 해당하는 메모리의 데이터에 대하여 동시에 읽기 동작이 수행된다. 상술한 패널의 경우, 18비트(1픽셀)*240(1라인)=4320 비트가 동시에 읽혀진다. 실제 패널을 구동하는 경우, 주로 CPU에 의한 메모리 쓰기와 패널 구동용 메모리 읽기 동작이 대부분이며, CPU에 의한 메모리 읽기 동작은 단순히 구동 IC의 테스트 목적으로 이루어진다. 본 명세서에서 메모리의 읽기/쓰기 용어는 CPU에 의한 쓰기/패널 구동용 읽기를 의미한다.
도 5에서, 메모리에는 n번째 라인에 대한 쓰기가 수행되고, 그 다음 주기에 n+1번째 라인에 대한 쓰기가 수행된다. 그리고, n+1번째 라인에 대한 쓰기가 진행될 때 n번째 라인에 대한 읽기 및 패널 디스플레이가 진행된다.
도 5에서, 쓰기 직선의 기울기(속도)는 CPU의 쓰기 동작에 의해서 결정되며, 읽기 직선의 기울기는 패널의 해상도 및 프레임 주파수가 결정됨에 따라서 자동으로 결정되는 라인 주파수에 의하여 결정된다. 이러한 방식의 읽기/쓰기를 통해, 도 5에서와 같이 메모리 읽기 직선과 쓰기 직선은 모든 시간에서 서로 교차되지 않게 되며 이로써 패널 상에 플리커가 발생되지 않게 된다.
도 6은 도 4의 메모리 읽기/쓰기 타이밍을 2 필드 TDC 패널에 적용한 경우의 읽기 직선과 쓰기 직선과의 관계를 나타내는 도면이다. 이 경우 하나의 프레임에 대하여 쓰기는 한번 수행 수행되나, 읽기는 이븐 필드와 오드 필드에 대하여 각각 한번씩 즉 하나의 프레임에 대하여 두번 수행된다.
결국, 도 6과 같이 기존의 패널 구조에 적용되던 메모리 읽기/쓰기 타이밍을 2 필드 TDC에 그대로 적용하게 되면 읽기 직선과 쓰기 직선이 서로 교차하게 된다.
즉, 2 필드 TDC 패널 구조에서는 읽기 주파수가 쓰기 주파수의 2배가 되므로, 읽기 동작에 해당하는 읽기 직선의 기울기가 증가함으로써 쓰기 직선과 교차하게 된다.
이는, 현재 디스플레이되는 화면이 교차점을 중심으로 이전의 이미지와 쓰기 동작에 의해 업데이트된 이미지가 동시에 한 화면에 디스플레이됨을 의미하며, 이에 따라 화면에 일시적인 플리커 현상이 유발되는 문제가 발생하게 된다.
따라서, 상술된 문제를 해결하기 위한 본 발명의 목적은 메모리의 읽기/쓰기 타이밍 방식을 개선하여 2 필드 TDC 패널에서 플리커 현상이 발생되는 것을 방지하는데 있다.
위와 같은 목적을 달성하기 위한 본 발명의 메모리 타이밍 제어방법은 패널 구동을 위하여 매 프레임에 대하여, 해당 프레임의 쓰기와 해당 프레임의 이븐(Even) 필드와 오드(Odd) 필드에 대한 읽기를 실행하는 TDC 패널 구동을 위한 메모리 읽기/쓰기 방법에 있어서, 상기 쓰기에 대한 시작이 선행된 후, 상기 이븐 필드 및 상기 오드 필드 중 어느 하나의 읽기가 시작되고, 화면상의 플리커가 발생되는 것을 방지하도록 상기 읽기 동작을 위한 주파수를 상기 쓰기 동작을 위한 주파수의 2배로 설정하며, 읽기 시작 시점을 패널의 해상도의 중간에 해당하는 라인을 쓰기 시작하는 시점으로 설정하여 상기 매 프레임에 대한 상기 쓰기와 상기 읽기가 순차적으로 수행되도록 하는 것을 특징으로 하는 메모리 읽기/쓰기 타이밍 제어방법을 제공한다.
본 발명에 따른 TDC 패널 구동 장치는, 패널 해상도에 대응되어 쓰기 동작이 이루어지는 라인을 카운팅하여 출력하는 어드레스 카운터; 상기 어드레스 카운터에 의하여 카운팅된 값과 미리 설정된 값을 비교하여 그 결과 읽기 시작 지시 신호를 출력하는 타이밍 발생 수단; 상기 읽기 시작 지시 신호에 의하여 라인 어드레스와 패널 구동용 메모리 읽기 제어신호를 출력하는 타이밍 컨트롤러; 및 데이터의 쓰기와 읽기를 수행하며, 상기 타이밍 컨트롤러에서 제공되는 상기 제어신호에 의하여 상기 라인 어드레스에 대한 읽기 시작 시점이 조절되는 메모리를 구비함을 특징으로 한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 7은 본 발명에 따른 2 필드 TDC 패널 구동장치의 구성을 나타내는 블럭도이다.
도 7의 2 필드 TDC 패널 구동장치는 어드레스 카운터(10), 타이밍 발생기(20), 메모리(30), 펄스 발생기(40), 및 타이밍 컨트롤러(50)를 구비한다.
어드레스 카운터(10)는 주어진 프레임에서 설정된 해상도에 따라 메모리(30)에 데이터가 쓰여지는 픽셀 어드레스를 카운팅하여 그 카운팅된 값을 메모리(30) 및 타이밍 발생기(20)로 출력한다. 즉, 어드레스 카운터(10)는 주어진 각 프레임에 대한 수직동기신호가 활성화되어 있는 동안 해당 프레임의 쓰기 동작이 이루어지는 수평동기신호의 수를 카운팅한다.
즉, 어드레스 카운터(10)는 CPU 쓰기 동작을 위한 메모리 어드레스를 발생시킨다. 따라서, 어드레스 값이 레지스터(22)에 설정된 값보다 크면, 비교기(24)의 비교 동작에 의한 결과 값이 펄스 발생기(40)에 제공되고, 결과적으로 펄스 발생기(40)에 의하여 읽기 시작 지시 신호 D_sync가 한 클럭 발생되며, 이에 의해서 패널 구동용 메모리의 읽기 시점이 결정된다.
상술한 바와 같이, 타이밍 발생기(20)는 어드레스 카운터(10)에서 출력되는 카운팅 값과 기 설정된 값을 비교하여 어드레스 카운터(10)의 출력값이 기 설정된 값 보다 크게되는 경우 펄스 발생기(40)를 이용하여 메모리(30)의 첫번째 라인에 대한 읽기 시작 지시신호 D_sync를 출력한다.
즉, 타이밍 발생기(20)는 패널 해상도의 중간 라인에 대응되게 발생되는 수평동기신호의 순서값을 미리 저장하며, 펄스 발생기(40)는 어드레스 카운터(10)의 출력값이 타이밍 발생기(20)에 설정된 순서값 보다 크게 되는 순간 읽기 시작 지시신호 D_sync를 출력한다.
이러한 타이밍 발생기(20)는 상기한 레지스터(22)와 비교기(24)를 구비한다.
레지스터(22)는 읽기 시작 시점을 나타내는 수평동기신호의 순서값을 저장한다. 즉, 레지스터(22)에는 주어진 각 프레임의 전체 수평동기신호들 중 패널 해상도의 중간 라인에 대응되는 순서값이 저장된다.
비교기(24)는 어드레스 카운터(10)의 카운팅 값과 레지스터(22)에 저장된 순서값을 비교하여 그에 대한 결과값을 출력한다.
도 7에서 수직동기 V_sync는 프레임 주파수를 의미하고, 클럭신호 f_osc는 구동 IC 내부에 존재하는 오실레이터의 출력신호이다. 대개 클럭신호 f_osc는 수 MHz 대역의 주파수를 갖는 고주파 신호이며, 이 신호가 적절히 분주되어서 수백 KHz 대역의 라인 주파수가 생성된다. 라인 주파수는 패널 구동용 메모리 읽기 주파수의 입력 신호로 사용될 수 있으며, 이때 D_sync는 패널 구동용 읽기 제어신호의 시작 지점을 제어한다. 패널 구동용 읽기 동작을 위한 어드레스 카운터와, 패널 구동용 읽기 제어신호와 라인 주파수는 동일한 주파수를 갖는다. 그러나 이들의 위상은 다르다.
그리고, 메모리(30)에는 칩 선택 신호 "CSB"와 CPU로부터의 읽기 명령 신호 RD, CPU로부터의 쓰기 명령 신호 WR, 라이트/리드 어드레스, 라인 어드레스, 패널 구동용 읽기 제어신호 LCRX가 제공되며, 데이터1, 2가 입출력된다.
여기에서 데이터1은 CPU에 의한 읽기/쓰기 동작용 데이터이며, 1픽셀 데이터에 해당하는 18비트 데이터가 입출력되고, 읽기 명령 신호 RD와 쓰기 명령 신호 WR에 의하여 메모리(30)에서 발생되는 읽기/쓰기 동작에 이용된다.
그리고, 데이터2는 패널 구동용 데이터로써, 18비트*240픽셀=4320 비트 데이터가 출력되며, 타이밍 컨트롤러(50)에서 제공되는 라인 어드레스와 제어신호 LCRX에 의한 읽기 동작에 이용된다. 여기에서 제어신호 LCRX는 읽기 시작 지시 신호 D_sync에 의하여 발생되는 패널 구동용 메모리 읽기 제어신호이고, 라인 어드레스 는 패널 구동을 위한 메모리 읽기 동작을 수행할 어드레스의 카운터 값이다.
메모리(30)는 그래픽 메모리(GRAM)이며, SRAM이 이용될 수 있다.
그리고, 펄스 발생기(40)는 상술한 바와 같이 타이밍 발생기(20)의 비교기(24)에서 어드레스 카운터(10)의 카운팅 값이 레지스터(22)에 저장된 값 보다 크다고 판단한 것에 대응되는 신호가 출력되면, 읽기 시작 지시신호 D_sync를 하이로 활성화시켜서 출력한다.
그리고, 타이밍 컨트롤러(50)는 읽기 시작 지시 신호 D_sync에 의하여 라인 어드레스와 메모리 읽기 제어를 위한 신호 LCRX를 출력한다.
상술한 도 7의 구성에 의하여 도 8 및 도 9와 같이 본 발명은 패널 구동용 메모리 읽기/쓰기를 위한 타이밍을 갖는다.
본 실시예에서 수직동기신호(V_sync)의 주파수 즉 한 프레임의 주기는 60㎐이다. 그리고, 쓰기 주파수는 60Hz가 되며, 읽기는 한 프레임에 두번 실행되어야 하므로 120Hz가 된다.
수직동기신호(V_sync)가 하이로 활성화된 상태에서, 쓰기 인에이블신호 ENABLE(V)가 로우로 천이되면 해당 프레임(N 프레임)의 데이터에 대한 쓰기 동작이 시작되어 메모리(30)에 디스플레이될 데이터가 기록된다. 이때, 쓰기 동작은 각 픽셀(R, G, B) 단위로 이루어지며, 수직동기신호(V_sync)가 하이로 활성화되면 비교기(24)의 출력신호 D_sync는 "0"으로 초기화 된다. CPU에 의한 쓰기 동작은 18비트씩 이루어지며, 실제로 인에이블 신호 ENABLE로 로우 즉 "0" 구간 동안 240개의 쓰기 동작이 실행된다. 따라서, 순차적으로 픽셀 단위로 쓰기 동작이 수행되고, 240번의 쓰기 동작이 완료되면 한 라인의 쓰기 동작이 완료된다.
한편, 메모리(30)에 데이터가 기록되기 시작하면, 어느 라인에 데이터가 기록되고 있는지를 알 수 있도록 어드레스 카운터(10)가 수평동기신호(H_sync)가 발생되는 순서를 카운팅한다.
해당 프레임의 데이터가 메모리(30)의 각 라인에 순차적으로 기록되어 가다가 쓰기 동작이 현재 설정된 해상도의 중간지점에 해당하는 라인을 쓰기 시작하게 되면, 즉 어드레스 카운터(10)의 출력값이 계속 증가하다가 해상도의 중간지점에 해당하는 라인의 순서값 "161"을 넘게 되어 레지스터(22)에 저장된 값 보다 크게되면, 비교기(24)의 출력신호 D_sync가 하이로 활성화되어 출력된다.
이에 따라, 쓰기 동작에 의해 메모리(30)에 기록된 데이터들이 한 라인씩(240개의 픽셀) 읽혀져 패널에 디스플레이되기 시작된다.
도 10은 도 8 및 도 9의 메모리 읽기/쓰기 타이밍을 2 필드 TDC 패널에 적용한 경우의 쓰기 직선과 읽기 직선과의 관계를 나타내는 도면이다.
도 10에서와 같이 패널 구동용 읽기 시작 지점은 쓰기 동작이 시작된 후 T1 시간 만큼 이동된 지점이 된다. 이때, T1은 전체 수평동기라인 "320"의 중간값인 161번째 수평동기신호(H_sync)가 발생되는 지점이 된다.
본 실시예에서는 라인 주파수를 비교하였을 때, 메모리의 읽기 주파수가 쓰기 주파수의 두배가 되도록 구성되어, 읽기 시작 지시신호 D_sync가 활성화된 이후에는 메모리(30)의 한 라인을 쓰는 동안 이븐과 오드에 대한 두 라인을 읽도록 이루어진다.
이처럼, 패널 구동용 메모리 읽기 시작 시점을 패널의 해상도를 고려하여 적절히 이동시켜 메모리의 읽기/쓰기 동작을 수행하게 되면, 도 10과 같이 읽기 직선과 쓰기 직선이 교차되지 않게 되어 플리커가 발생되는 것을 방지할 수 있게 된다. 즉, 레지스터(22)의 값을 신축적으로 조절하게 되면, 다양한 해상도를 갖는 2 필드 TDC 패널 상에서 플리커 현상이 제거될 수 있다.
상술한 바와 같이, 본 발명은 메모리의 읽기/쓰기 타이밍 방식을 개선하여 패널 구동용 메모리의 읽기 시작 지점을 패널의 해상도에 따라 적절히 조절함으로써 2 필드 TDC 패널에서 플리커 현상이 발생되는 않도록 해준다.

Claims (10)

  1. 패널 구동을 위하여 매 프레임에 대하여, 해당 프레임의 쓰기와 해당 프레임의 이븐(Even) 필드와 오드(Odd) 필드에 대한 읽기를 실행하는 TDC 패널 구동을 위한 메모리 읽기/쓰기 방법에 있어서,
    상기 쓰기에 대한 시작이 선행된 후, 상기 이븐 필드 및 상기 오드 필드 중 어느 하나의 읽기가 시작되고, 화면상의 플리커가 발생되는 것을 방지하도록 상기 읽기 동작을 위한 주파수를 상기 쓰기 동작을 위한 주파수의 2배로 설정하며, 읽기 시작 시점을 패널의 해상도의 중간에 해당하는 라인을 쓰기 시작하는 시점으로 설정하여 상기 매 프레임에 대한 상기 쓰기와 상기 읽기가 순차적으로 수행되도록 하는 것을 특징으로 하는 메모리 읽기/쓰기 타이밍 제어방법.
  2. 삭제
  3. 제 2항에 있어서,
    상기 읽기 시작 시점은 패널의 해상도의 가감에 대응하여 해상도의 중간 이전과 중간 이후로 가변되는 쓰기 시작 시점에 대응하여 가변되는 것을 특징으로 하는 메모리 읽기/쓰기 타이밍 제어 방법.
  4. 삭제
  5. 패널 해상도에 대응되어 쓰기 동작이 이루어지는 라인을 카운팅하여 출력하는 어드레스 카운터;
    상기 어드레스 카운터에 의하여 카운팅된 값과 미리 설정된 값을 비교하여 그 결과 읽기 시작 지시 신호를 출력하는 타이밍 발생 수단;
    상기 읽기 시작 지시 신호에 의하여 라인 어드레스와 패널 구동용 메모리 읽기 제어신호를 출력하는 타이밍 컨트롤러; 및
    데이터의 쓰기와 읽기를 수행하며, 상기 타이밍 컨트롤러에서 제공되는 상기 제어신호에 의하여 상기 라인 어드레스에 대한 읽기 시작 시점이 조절되는 메모리
    를 구비함을 특징으로 하는 TDC 패널 구동장치.
  6. 제 5항에 있어서,
    상기 타이밍 발생 수단은, 상기 어드레스 카운터의 카운팅 값이 패널 해상도의 중간 라인에 대응하는 수평동기신호의 순서값 보다 크게 되는 순간 상기 읽기 시작 지시신호를 활성화시키는 것을 특징으로 하는 TDC 패널 구동장치.
  7. 제 5 항에 있어서,
    상기 타이밍 발생 수단은
    상기 어드레스 카운터의 카운팅 값과 미리 설정된 값을 비교하여 그에 대한 결과를 출력하는 타이밍 발생부; 및
    상기 타이밍 발생부의 출력에 따라 상기 읽기 시작 지시 신호를 생성하여 출력하는 펄스 발생기를 구비함을 특징으로 하는 TDC 패널 구동 장치.
  8. 제 7 항에 있어서,
    상기 타이밍 발생부는,
    읽기 시작 시점을 나타내는 순서값을 저장하는 레지스터; 및
    상기 어드레스 카운터의 카운팅 값과 상기 레지스터의 값을 비교하여 상기 카운팅 값이 상기 레지스터의 값 보다 크게 될 때 그의 비교 결과를 출력하는 비교기를 구비함을 특징으로 하는 TDC 패널 구동장치.
  9. 제 8항에 있어서,
    상기 레지스터는,
    상기 패널 해상도의 중간 라인에 대응되는 수평동기신호가 발생되는 순서값을 저장하는 것을 특징으로 하는 TDC 패널 구동장치.
  10. 제 5항에 있어서,
    상기 TDC 패널은,
    2 필드 TDC 패널인 것을 특징으로 하는 TDC 패널 구동장치.
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