KR100580801B1

KR100580801B1 - 디지털제어스위치-모드전압변환기

Info

Publication number: KR100580801B1
Application number: KR1019980709607A
Authority: KR
Inventors: 코엔 에미엘 요제프 아펠탄스; 페르디난드 야콥 슬루이스
Original assignee: 코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date: 1997-03-27
Filing date: 1998-03-02
Publication date: 2006-09-27
Anticipated expiration: 2018-03-02
Also published as: KR20000016042A

Abstract

디지털 제어 스위치-모드 전압 변환기는 입력 전압(U_i)을 출력 전압(U_o)으로 변환하기 위한 스위칭 수단(SM)을 구비하는 변환 수단(CMS)과, 이산 값(discrete values; D_c1, D_c2)을 갖는 상기 스위칭 수단(SM)의 듀티 사이클을 단계별로 제어하기 위한 제어 수단(CM)을 포함한다. 제어 수단(CM)은 듀티 사이클의 평균값이 목표 듀티 사이클(Tdc)에 대응하는 방식으로 적어도 두 이산 값들(D_c1, D_c2) 사이에서 상기 듀티 사이클을 연속적으로 스위칭하는 전환 수단(SO)을 포함한다.

Description

디지털 제어 스위치-모드 전압 변환기{Digitally controlled switched-mode voltage converter}

본 발명은 입력 전압을 출력 전압으로 변환하기 위한 스위칭 수단을 구비하는 변환 수단 및 이산 값(discrete value)을 갖는 상기 스위칭 수단의 듀티 사이클(duty cycle)을 단계별로 제어하기 위한 제어 수단을 포함하는 디지털 제어 스위치-모드 전압 변환기(digitally controlled switched-mode voltage converter)에 관한 것이다.

이러한 전압 변환기는 독일 특허원 제 2746578호로부터 공지되어 있다. 상기 변환기에서, 희망하는 출력 전압은 스위치의 듀티 사이클(즉, 스위치가 폐쇄되는 시간과 스위치가 개방되는 시간의 합으로 나누어진 스위치가 폐쇄되는 시간)의 단계적 제어(stepwise control)에 의해 얻어진다. 예를 들면, 만약 출력 전압이 증가되려면, 듀티 사이클은 단계적으로 증가된다.

공지된 변환기의 단점은 출력 전압의 정확도, 즉 전압 해상도(voltage resolution)가 전압 변환기의 시간 해상도와 상관된다는 점에서 전압 해상도가 제한된다는 것인데, 여기서, 시간 해상도는 이산적 단계(discrete steps)에서 적응될 수 있는 듀티 사이클에 의해 정의된다.

공지된 전압 변환기에서, 전압 해상도는 이산적 단계의 단계 크기를 소정 배율(factor)로 감소함으로써 향상될 수 있다. 출력 전압의 유사한 전압 범위를 위해서, 이산적 단계의 수는 동일한 배율로 증가되어야만 한다. 이것은 출력 전압의 가능한 값 중 최소 값에서 발생하는, 스위치의 듀티 사이클의 최소가 되는 경우, 듀티 사이클의 값이 상술한 배율로 감소되었음을 의미한다. 그러나, 출력 전압의 가능한 값 중 최대 값에서 발생하는, 듀티 사이클의 최대 값은 변경되지 않는다. 이것은 듀티 사이클의 최대 값과 듀티 사이클의 최소 값 사이의 비는 상술한 배율만큼 (잠재적으로) 증가된다는 것을 따른다. 스위치가 폐쇄되는 가장 짧은 시간(듀티 사이클의 최소 값 동안)은 필요로 하는 시스템 클록의 최대 주기를 규정한다. 이 최대 주기는 시스템 클록의 최소 시스템 클록 주파수에 대응한다. 이산적 단계의 단계 크기를 소정의 배율로 감소함으로써(또는 시간 해상도를 증가시킴으로써) 전압 해상도를 향상시키기 위해, 최소 시스템 클록 주파수가 소정 배율로 증가하는 것은 명백할 것이다.

상기의 해결책은, 전압 해상도를 충분히 높게 되도록 하기 위해서, 최소한으로 요구되는 시스템 클록 주파수가 너무 높게 되어 이 목적을 위해 필요한 전자 회로가 아주 복잡하게 되거나, 많은 전력을 소비하거나, 또는 심지어 실행 불가능하게 된다는 점에서 유익하지 못하다. 이에 대한 해결책은 스위치의 스위칭 주기를 증가시키는 것, 즉 듀티 사이클을 변화시키지 않으면서 스위치가 폐쇄되는 시간과 스위치가 개방되는 시간의 합을 증가시키는 것이다. 이러한 경우, 최소 시스템 클록 주파수는 비례적으로 감소될 수 있다. 다르게 표현하면, 최소 시스템 클록 주파수는 최소 스위칭 주파수(스위치의 스위칭 주기의 역수)에 직접적으로 비례한다.

그러나, 상술된 해결책은 다른 단점을 갖는다. 스위치-모드 전압 변환기는 일반적으로 코일을 포함한다. 그래서, 소정의 듀티 사이클 동안, 전압 변환기의 에너지 손실은 코일의 자기 유도(self-inductance)의 값에 역비례하고, 스위칭 주파수에 역비례한다. 코일 크기를 고려하여 자기 유도가 임의적으로 크게될 수 없기 때문에, 전압 변환기의 효율은 감소된 스위칭 주파수의 경우에 더 낮아질 것이다.

요약하면, 시간 해상도를 증가시킴으로써 전압 변환기의 전압 해상도를 증가시키는 것은, 한편으론, 최소 시스템 클록 주파수에 의해, 다른 한편으론, 최대 시스템 클록 주파수에 의해 제한을 받게된다고 말할 수 있을 것이다.

또한, 일반적으로 존재하는 평활 커패시터의 커패시턴스는 스위칭 주파수가 감소할 때 더 크게 되어야 함을 알 수 있을 것이다. 이것은 평활 커패시터의 크기가 바람직하지 않게 크게 되는 결과로 초래한다.

도 1은 본 발명에 따른 디지털 제어 스위치-모드 전압 변환기의 기본도.

도 2는 종래의 부스트 변환기(boost converter)의 전자 회로도.

도 3은 종래의 역변환기(inverting converter)의 전자 회로도.

도 4는 종래의 벅 변환기(buck converter)의 전자 회로도.

도 5는 본 발명의 전압 변환기의 동작을 설명하기 위한 도면.

도 6은 본 발명에 따른 디지털 제어 전압 변환기에서 사용하기 위한 메모리의 기본도.

도 7은 본 발명에서 사용된 메모리를 주소 지정하는 일례를 도시하는 도면.

본 발명의 목적은 상기 언급된 단점을 완화하는 디지털 제어 스위치-모드 전압 변환기를 제공하는 것이다.

이 때문에, 본 발명에 따르면, 서두에 정의된 형태의 디지털 제어 스위치-모드 전압 변환기는 듀티 사이클의 평균값이 목표 듀티 사이클에 대응하는 것과 같은 방식으로 적어도 두 이산 값 사이에서 듀티 사이클을 연속적으로 스위칭하기 위한 전환 수단(change-over means)을 포함하는 것을 특징으로 한다.

출력 전압의 희망 값, 또는 목표 출력 전압은 목표 듀티 사이클에 대응한다. 디지털 제어 스위치-모드 전압 변환기에서, 듀티 사이클이 단계적으로 제어될 수 있기 때문에, 결과적으로 발생하는 듀티 사이클의 값은 일반적으로 목표 듀티 사이클에 정확하게 일치하지는 않는다. 본 발명은, 듀티 사이클의 평균값이 목표 듀티 사이클과 동일하게 되는 것과 같은 방식으로, 듀티 사이클이 두 이산 값 사이에서 연속적으로 전환되어, 결과적으로 출력 전압이 두 값 사이에서 연속적으로 변하게 될 때, 출력 전압의 평균값이 목표 출력 전압과 동일하게 된다는 사실의 인식에 기초한다. 출력 전압의 변화는 적절한 크기의 소자의 경우, 코일 및/또는 평활 커패시터와 같이, 전압 변환기에 존재하는 소자의 필터 동작에 의해 제거된다. 따라서, 출력 전압이 목표 출력 전압과 실질적으로 동일하게 이루어진다.

본 발명에 따른 전압 변환기는 또한 전환 수단이 듀티 사이클의 두 이산 값을 연속적으로 전환하기 위한 스위칭 시간 사이의 비에 대응하는 적어도 하나의 스위칭 패턴을 저장하기 위한 메모리 수단을 포함하는 것을 특징으로 한다. 목표 듀티 사이클에 의해, 메모리 수단의 어드레스를 선택하는 숫자가 결정된다. 선택된 어드레스에 대응하는 스위칭 패턴 또는 비트 패턴은 메모리 수단으로부터 판독되고 순환 시간 계획(cyclic time schedule)에 따라 전환 수단으로 전송된다.

본 발명은 또한 디지털 제어 스위치-모드 전압 변환기에 의해 입력 전압을 출력 전압으로 변환하는 방법에 관련되며, 입력 전압은 스위칭 수단의 도움으로 출력 전압으로 변환되고 스위칭 수단의 듀티 사이클은 이산 값을 갖는 제어 수단에 의해 단계별로 제어된다.

본 발명에 따른 방법은 듀티 사이클의 평균값이 목표 듀티 사이클에 대응하도록 적어도 두 이산 값 사이에서 연속적으로 전환되는 것을 특징으로 한다.

본 발명은 첨부된 도면을 참조로 하기에 설명될 것이다.

도 1은 본 발명에 따른 디지털 제어 스위치-모드 전압 변환기의 기본도를 도시한다. 전압 변환기는 입력 전압(U_i)을 출력 전압(U_o)으로 변환하기 위한 스위칭 수단(SM)을 갖는 변환 수단(CMS)을 포함한다. 전압 변환기의 입력 단자(IP) 상에 나타나는 입력 전압(U_i)은 예를 들면 전압원(U_s)인 전압 공급 수단에 의해 제공된다. 전압원(U_s)은 입력 단자(IP)와 접지 단자(0) 사이에 연결된다. 전압 변환기의 출력 단자(OP)에 나타나는 출력 전압(U_o)은 출력 단자(OP)와 접지 단자(0) 사이에 연결된 부하(load; Z_L)로 공급된다. 전압 변환기는 이산 값(D_c1, D_c2)을 갖는 스위칭 수단(SM)의 듀티 사이클을 단계별로 제어하기 위한 제어 수단(CM)을 더 포함한다. 제어 수단(CM)은 듀티 사이클의 평균값이 목표 듀티 사이클에 대응하는 방식으로 두 이산 값(D_c1, D_c2) 사이에서 연속적으로 스위칭하기 위한 전환 수단(change-over means; SO)을 포함한다. 스위칭 수단(SM)의 스위칭 시간에 대하여 필요한 정보는 메모리 수단(MM)에 저장된다.

도 2, 도 3 및 도 4는 본 발명에 따른 전압 변환기에서 사용될 수 있는 공지된 변환 수단(CMS)의 회로도를 도시한다. 이들 회로도에서, T 네트워크는 코일(L), 다이오드(D) 및 스위치(SW)로서 구성된 스위칭 수단(SM)에 의해 형성된다. T 네트워크는 입력 단자(IP), 출력 단자(OP), 및 접지 단자(0) 사이에 배치된다. 평활 커패시터(C)는 출력 단자(OP)와 접지 단자(O) 사이에 배치된다. 도 2의 부스트 변환기에 있어서, 입력 단자(IP)는 코일(L)에 연결되고, 출력 단자(OP)는 다이오드(D)의 전극에 연결되며, 스위치(SW)는 T 네트워크의 수직 브랜치를 형성하는데, 여기에서 브랜치는 접지 단자(0)에 연결된다. 도 3의 역변환기에 있어서, 입력 단자(IP)는 스위치(SW)에 연결되고, 출력 단자(OP)는 다이오드(D)의 전극에 연결되며, 코일은 T 네트워크의 수직 브랜치를 형성한다. 도 3의 벅 전압 변환기에 있어서, 입력 단자(IP)는 스위치(SW)에 연결되고, 출력 단자(OP)는 코일(L)에 연결되며, 다이오드(D)는 T 네트워크의 수직 브랜치를 형성한다.

도 5는 디지털 제어 전압 변환기의 동작을 설명하기 위한 몇몇 도면(Ⅰ,Ⅱ, Ⅲ)을 도시한다. 도면(Ⅰ)은 스위치(SW)의 스위칭 패턴을 도시하는데, 여기서 T_s는 스위치(SW)의 스위칭 주기를 나타내며 t₁은 스위치(SW)가 폐쇄되는 시간을 나타낸다. 스위치(SW)의 듀티 사이클의 제 1 이산 값(D_c1)은 t₁/T_s와 동일하다. 도면(Ⅰ)과 유사한 도면(Ⅱ)은 듀티 사이클의 제 2 이산 값(D_c2)을 나타내며, t₂/T_s와 동일한데, 여기서 t₂= t₁+Δt이다. 여기서, Δt는 가능한 시간 단계 중 가장 작은 시간 단계이다. 도면(Ⅲ)은 목표 듀티 사이클이 목표 시간(t_tg)과 스위칭 주기(T_s)의 비율(quotient)과 동일한 목표 스위칭 패턴의 예를 도시한다. 목표 시간(t_tg)과 t₁ 사이의 차이는 Δtg로 표시된다. Δtg가 Δt의 정수배가 아니기 때문에(또는 Δtg가 Δt와 동일하지 않기 때문에) 이 목표 듀티 사이클은 실현될 수 없다. 그러나, 두 스위칭 패턴(Ⅰ, Ⅱ) 사이를 연속적으로 전환함으로써 평균 듀티 사이클이 목표 듀티 사이클과 동일하게 되는 스위칭 패턴을 실현하는 것은 가능하다(도 5에 도시되지 않음).

도 6은 본 발명에 따른 디지털 제어 전압 변환기에서 사용하기 위한 메모리(MM)의 일례를 도시한다. 일례에서, 전압 해상도가 10배만큼 향상되어야 한다고 가정된다. 이것은 듀티 사이클의 9개의 가상의 중간값이 필요해짐을 의미하며, 여기서 중간값은 듀티 사이클의 두 이산 값 사이에 놓여있다. 9개의 중간값은 스위칭 패턴(SP)으로서 메모리(MM)에 저장된다. 목표 듀티 사이클(T_dc)로부터 숫자(N_A)가 유도된다. 숫자(N_A)는 스위칭 패턴(SP)의 선택을 위한 메모리(MM)의 어드레스(ADR)를 나타낸다. 선택된 스위칭 패턴(SP)은 0들 및 1들로 구성된다. 비트는 메모리(MM)의 출력(MO)에서 순환적으로 나타나는데, 출력(MO)은 전환 수단(SO)에 연결된다. 포인터(P)는 선택된 스위칭 패턴(SP)의 어느 비트가 메모리(MM)의 출력(MO)상에 나타나는지를 결정한다. 예를 들면, 도 6에 도시된 바와 같이, 포인터(P)의 위치는 왼쪽에서 오른쪽으로 1비트씩 진행할 수 있고, 그 후, 가장 오른쪽 위치에서 가장 왼쪽 위치로 복귀하며, 그 다음 다시 왼쪽에서 오른쪽으로 1비트씩 진행한다. 숫자(N_A)는 하기의 수학식으로 표현된다:

N_A= T_dc - {S×ENTIER(T_dc/S)}

여기서, S는 듀티 사이클의 두 이산 값(D_c1, D_c2) 사이의 차이를 나타내고, ENTIER는 피연산자(operand)의 정수를 나타내는 연산자(operator)이다. 예를 들면, ENTIER(3.73)=3이다.

본 발명의 동작이 하기의 세 개의 특정 실시예를 통해 설명될 것이다.

제 1 실시예

예를 들면, T_s=50㎲; t₁=10㎲; t₂=20㎲; Δt=10㎲라고 가정하자. 그러면, S=Δt/T_s=0.2가 된다. 또한, D_c1=t₁/T_s=0.2; D_c2=t₂/T_s=0.4가 된다. 또한, Δtg=5㎲라고 가정하면, t_tg=t₁+Δtg=15㎲가 되고 T_dc=t_tg/T_s=15㎲/50㎲=0.3이 된다. 이제 목표 듀티 사이클(T_dc)은 두 이산 값(D_c1, D_c2)의 정중앙에 있게 된다. 이것은 스위칭 수단(SM)의 듀티 사이클이 50%의 시간은 듀티 사이클(D_c1)에 의해 결정되고 다른 50%의 시간은 듀티 사이클(D_c2)에 의해 결정됨을 나타낸다. 이러한 경우, 숫자(N_A)는 어드레스(ADR 5)를 지정해야만 한다. 실제, 어드레스(ADR 5)에 대응하는 스위칭 패턴(SP)의 비트의 50%는 논리값 1이고 50%는 논리값 0이다. 이 경우, 논리값 0은 전환 수단(SO)의 도움으로 듀티 사이클(D_c1)의 스위칭을 실현한다. 유사하게, 논리값 1은 듀티 사이클(D_c2)의 스위칭을 실현하다. 숫자(N_A)의 값은 하기 수학식 1에 의해 계산된다:

N_A= 0.3 - 0.2 × {ENTIER(0.3/0.2)} = 0.3 - 0.2 × 1 = 0.1

제 2 실시예

예를 들면, T_s=50㎲; t₁=10㎲; t₂=20㎲; Δt=10㎲라고 가정하자. 그러면, S=Δt/T_s=0.2가 된다. 또한 D_c1=t₁/T_s=0.2; D_c2=t₂/T_s=0.4라고 가정하자. 또한, Δtg=3㎲로 가정하면, t_tg=t₁+Δtg=13㎲가 되고, T_dc=t_tg/T_s= 13㎲/50㎲ = 0.26이 된다. 목표 듀티 사이클(T_dc)은 두 이산 값(D_c1 및 D_c2) 사이에 위치된다. 이 경우, 목표 듀티 사이클(T_dc)은 다음 수학식과 같은 방법으로, 이산 값(D_c2)보다 이산 값(D_c1)에 더 가까이 위치된다:

T_dc=0.7×D_c1+0.3×D_c2.(0.7×0.2+0.3×0.4=0.26)

이 경우, 숫자(N_A)는 어드레스(ADR 3)을 지시해야만 한다. 실제, 어드레스(ADR 3)에 대응하는 스위칭 패턴(SP)의 비트는 70%의 논리값 0과 30%의 논리값 1로 구성된다.

숫자(N_A)의 값은 수학식 1에 의해 계산된다:

N_A = 0.26 - 0.2 ×{ENTIER(0.26/0.2)} = 0.26 - 0.2 × 1 = 0.06.

제 3 실시예

예를 들면, T_s=50㎲; t₁=10㎲; t₂=20㎲; Δt=10㎲라고 가정하자. 그러면, S=Δt/T_s=0.2가 된다. 또한 D_c1=(3×t₁)/T_s=0.6; D_c2=(4×t₁)/T_s=0.8이라고 가정하자. 또한, T_tg=43㎲라고 가정하면, T_dc=t_tg/T_s=33㎲/50㎲=0.66이 된다. 목표 듀티 사이클(T_dc)은 두 이산 값(D_c1 및 D_c2) 사이에 위치된다. 제 2 실시예와 동일하게, T_dc=0.7×D_c1+0.3×D_c2.(0.7×0.6+0.3×0.8=0.66)은 유효하다. 본 실시예에서의 목표 듀티 사이클(T_dc)은 제 2 실시예와는 상이한 값을 갖는다. 그러나, 듀티 사이클의 이산 값(D_c1 및 D_c2)에 대한 목표 듀티 사이클의 상대적 위치는 제 2 실시예의 듀티 사이클의 이산 값(D_c1 및 D_c2)의 목표 듀티 사이클(T_dc)의 상대적인 위치와 유사하다. 본 실시예의 경우에 있어서, 숫자(N_A)는 어드레스(ADR 3)을 지정해야만 한다. 숫자(N_A)의 값은 역시 수학식 1에 의해 계산된다:

N_A = 0.66 - 0.2 ×{ENTIER(0.66/0.2)}=0.66-0.2×3=0.06.

이것은 숫자(N_A)가 실제로 어드레스(ADR 3)를 나타내고 있음을 보여준다.

대안으로는, 모든 비트가 역전될 수 있다. 이때 인버터가 메모리(MM)의 출력(MO)과 전환 수단(SO) 사이에 배치되면 동일한 결과가 얻어진다. 본 발명의 올바른 동작을 위해서는, 스위칭 패턴(SP)의 각각이 0들과 1들의 정확한 비율을 나타내기만 하면 충분하다. 예를 들면, 어드레스(ADR 3)를 갖는 스위칭 패턴(SP)은 세 개의 일련의 논리값 1과 7 개의 논리값 0으로도 구성될 수 있다. 그러나, 출력 전압의 변화 또는 리플(ripple)이 최소로 되는 것을 보장하기 위해서 논리값 1과 논리값 0이 가능한 한 균일하게 정렬되는 것이 바람직하다.

도 6에 도시된 실시예에 있어서, 어드레스(ADR 6; 7; 8; 9)를 갖는 스위칭 패턴(SP)은 어드레스(ADR 4; 3; 2;1)를 갖는 스위칭 패턴(SP)에 대해 반전되어 있다. 이것은, 어드레스(ADR 6; 7; 8; 9)에 대응하는 스위칭 패턴(SP)이 어드레스(ADR 4; 3; 2; 1)에 대응하는 스위칭 패턴으로부터 유도될 수 있기 때문에 메모리의 용량이 실제 반감될 수 있음을 의미한다.

도 7은 본 발명에서 사용된 메모리의 주소 지정의 일례를 도시한다. 도 7은 숫자(N_A)의 값이 어떻게 메모리(MM)의 어드레스(ADR)에 대응하는지를 도시한다. 숫자는 세 개의 특정한 실시예에 기초한다.

만약 수학식 1로부터 N_A=0라면, 이것은 목표 듀티 사이클(T_dc)이 듀티 사이클의 이산 값과 동일함을 의미한다. 이러한 경우, 전환 수단(SO)은 스위칭될 필요가 없다.

Claims

입력 전압(U_i)을 출력 전압(U_o)으로 변환하기 위한 스위칭 수단(SM)을 구비하는 변환 수단(CMS)과, 이산 값들(discrete values; D_c1, D_c2)을 갖는 상기 스위칭 수단(SM)의 듀티 사이클을 단계별로 제어하기 위한 제어 수단(CM)을 포함하는 디지털 제어 스위치-모드 전압 변환기에 있어서,

상기 제어 수단(CM)은 상기 듀티 사이클의 평균값이 목표 듀티 사이클(T_dc)에 대응하는 방식으로 적어도 두 이산 값들(D_c1, D_c2) 사이에서 상기 듀티 사이클을 연속적으로 스위칭하기 위한 전환 수단(change-over means; SO)을 포함하고,

상기 전환 수단(SO)은 적어도 하나의 스위칭 패턴(SP)을 저장하기 위한 메모리 수단(MM)을 포함하고, 상기 스위칭 패턴(SP)은 상기 듀티 사이클의 상기 두 이산값들(D_c1, D_c2)을 연속적으로 전환하기 위한 스위칭 시간들간의 비(ratio)에 대응하며,

N_A는 상기 메모리 수단(MM)의 어드레스(ADR)에 대응하고, 상기 N_A는 다음 수학식에 따르며,

N_A = T_dc - {S × ENTIER(T_dc/S)}

여기서, T_dc는 목표 듀티 사이클을 나타내고, S는 상기 듀티 사이클의 두 이산 값들간의 차이를 나타내며, ENTIER는 피연산자의 정수를 나타내는 연산자이고,

상기 전환 수단(SO)은 상기 스위칭 패턴(SP)을 수신하기 위해서, 어드레스(ADR)가 상기 N_A에 의해 선택된 상기 메모리 수단(MM)의 출력(MO)에 결합되는, 디지털 제어 스위치-모드 전압 변환기.