[go: up one dir, main page]

KR100571405B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

Info

Publication number
KR100571405B1
KR100571405B1 KR1020030096987A KR20030096987A KR100571405B1 KR 100571405 B1 KR100571405 B1 KR 100571405B1 KR 1020030096987 A KR1020030096987 A KR 1020030096987A KR 20030096987 A KR20030096987 A KR 20030096987A KR 100571405 B1 KR100571405 B1 KR 100571405B1
Authority
KR
South Korea
Prior art keywords
trench
forming
semiconductor device
device isolation
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020030096987A
Other languages
English (en)
Other versions
KR20050065217A (ko
Inventor
안희균
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR1020030096987A priority Critical patent/KR100571405B1/ko
Priority to US11/021,032 priority patent/US7217632B2/en
Publication of KR20050065217A publication Critical patent/KR20050065217A/ko
Application granted granted Critical
Publication of KR100571405B1 publication Critical patent/KR100571405B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체 제조 공정 중에서 반도체 소자 간을 전기적으로 분리하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은, 반도체 기판의 필드 영역에 트렌치를 형성하는 단계; 상기 트렌치 내벽의 전면에 걸쳐 NO(Nitric oxide) 가스로 열처리 공정을 수행하여 상기 트렌치 내측벽에 실리콘 옥시 니트라이드막(SiON)을 성장시키는 단계; 및 상기 트렌치를 충진재로 매립하고, 그 표면을 평탄화시킴으로써 소자 분리막을 형성하는 단계를 포함한다. 본 발명에 따르면, 반도체 소자 분리 공정에서 트렌치 매립 전에 실시하는 라이너 산화막을 별도로 형성하는 대신에 NO 가스로 어닐링을 실시하여 실리콘 옥시 니트라이드막을 형성하거나, 또는 N 이온을 주입한 후에 실리콘 옥시 니트라이드막을 형성하거나, 또는 라이너 산화막을 형성한 후 플라즈마 질화시킴으로써 계면 절연 특성을 향상시켜 반도체 소자 분리에 필요한 특성을 만족시킬 수 있고, 누설 전류의 영향을 줄일 수 있으며, 또한 반도체 소자 제조시 집적도를 향상시킬 수 있다.
소자 분리막, STI, 라이너 산화막, 매립

Description

반도체 소자의 소자 분리막 형성 방법 {A method for manufacturing an isolation layer of a semiconductor device}
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 트렌치형 소자 분리막을 형성하는 공정을 나타내는 도면들이다.
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 나타내는 공정 흐름도이다.
도 3a 및 도 3b는 본 발명의 제2 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 도면이다.
도 4a 및 도 4b는 본 발명의 제3 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 도면이다.
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 보다 구체적으로, 반도체 제조 공정 중에서 반도체 소자 간을 전기적으로 분리하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
반도체 회로에서는 반도체 기판의 상부에 형성된 트랜지스터, 다이오드 및 저항 등의 여러 소자들을 전기적으로 분리할 필요가 있다. 또한, 반도체 소자의 고집적화가 진행됨에 따라, 소자 제조시 미세 패턴이 요구되어 왔고, 트랜지스터의 채널 길이와 소자 분리를 위한 필드 산화막의 폭 또한 줄어들게 되었다.
이러한 소자 분리를 형성하기 위한 방법으로서 종래에는 실리콘 부분 산화법(LOCal Oxidation of Silicon; 이하 LOCOS라 한다)이 가장 많이 사용되어 왔다.
상기 LOCOS 소자 분리는 실리콘 기판 상에 패드 산화막 및 질화막을 차례로 형성하는 단계, 상기 질화막을 패터닝하는 단계, 및 실리콘 기판을 선택적으로 산화시켜 필드 산화막을 형성하는 단계로 이루어지며, 이러한 LOCOS 소자 분리에 의하면, 실리콘 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 패드 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 채널 길이가 짧아져서 문턱전압(threshold voltage)이 증가하는 소위 단채널 효과(short channel effect)가 유발되어 트랜지스터의 전기적 특성을 악화시킨다. 특히, 이러한 LOCOS 소자 분리는 채널 길이가 0.3㎛ 이하로 감소됨에 따라 액티브 영역 양측의 필드 산화막이 붙어버리는 펀치쓰루(punch-through)가 발생하여 액티브 영역의 폭이 정확하게 확보되지 않는 등 그 한계를 나타내었다.
따라서 0.25㎛ 이하의 디자인-룰로 제조되는 최근의 반도체 제조 공정에서는 트렌치(trench) 소자 분리 방법이 거론되어 왔다. 즉, 반도체 기판을 부분적으로 식각하여 소자들 사이에 소정의 트렌치를 형성하여 소자 분리하는 트렌치 기법이 적용되고 있다.
최근에는 소자 분리시 실리콘 기판을 국부적으로 식각하여 트렌치를 형성한 후에 절연막(예를 들어, 산화막)을 증착하고, 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 공정에 의해 액티브 영역 위의 절연막을 식각하여 필드 영역에만 절연막이 잔존하도록 하는 얕은 트렌치 분리(STI) 기법이 주로 이용되고 있다. 특히, 트렌치의 깊이를 3㎛ 이하로 얕게 형성하는 STI 기법은, 현재 0.15 ㎛급 이하의 디자인룰까지 큰 문제없이 적용되고 있다.
즉, 반도체 장치가 집적화되면서 상당한 면적을 점유하는 소자 분리 영역을 줄이기 위한 상기 STI 기술은 반도체 기판에 트렌치를 형성하고 화학기상증착 방법으로 실리콘 산화물을 매립하는 구조를 갖는다. 이는 기존 방식에 비해 버즈빅이 발생하지 않게 되어 활성 영역의 손실이 없으며, 평탄한 활성 영역을 구현할 수 있다.
특히, 소자의 게이트 길이가 줄어들면서 상기 트렌치 소자 분리 산화막을 채용하는 구조에서 발생하는 누설 전류 성분은 확산 전류(diffusion current)와 표동 전류(Drift current)로 대별된다. 여기서, 상기 표동 전류는 소자 사이의 최단 거리를 통해 흐르는 반면, 상기 확산 전류는 산화막의 계면을 통해 흐른다.
이러한 STI 공정은 실리콘 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 상기 트렌치 및 기판의 상부에 절연막을 증착하는 단계, 및 상기 절연막을 전면 식각(etch back) 또는 CMP 방법으로 식각하여 상기 트렌치의 내부를 절연막으 로 충진(filling) 또는 매립하는 단계로 이루어진다. 현재는 트렌치를 충진하는 산화막으로 USG(undoped silicate glass), TEOS(tetra-ethyl-ortho-silicate) 및 HTO(high temperature oxide), 또는 이들의 조합을 사용하고 있다. 상기한 물질들은 산화 공정에 의해 형성되는 산화막(thermal oxide)에 비해 열 다발(heat budget)이 적고 쓰루풋(throughput)이 높은 반면에, 습식 식각율이 빠르다.
이하, 도 1a 내지 도 1f를 참조하여, 종래 기술에 따른 STI 기법을 이용한 반도체 소자 분리 과정을 구체적으로 설명한다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 트렌치형 소자 분리막을 형성하는 공정을 나타내는 도면들이다.
먼저, 실리콘 기판(11) 상에 열산화막 재질의 완충 산화막(Pad Oxide; 13)과 질화막(15)을 형성한다(도 1a 참조).
이후, 상기 완충 산화막(13) 및 질화막(15) 상에 감광막(Photo Resist: PR)(17) 패턴을 형성한다(도 1b 참조). 여기서, 도면부호 A는 상기 감광막(17)에 형성된 패턴을 나타낸다.
이후, 상기 감광막(17)을 마스크로 하여 상기 완충 산화막(13) 및 질화막(15)을 식각하고, 상기 감광막(17) 패턴을 제거하여 실리콘 기판(11)의 표면 노출 부위를 일정 두께 식각하여 트렌치를 형성한다(도 1c 참조). 여기서, 도면부호 B는 트렌치를 나타내며, 상기 완충 산화막(13) 및 질화막(15)은 식각에 의해 변형된 완충 산화막(13') 및 질화막(15')이 된다. 이와 같이 형성된 트렌치(B)는 얕은 트렌치 분리(STI) 소자를 형성하기 위한 것이다.
다음에, 도 1d에 도시된 바와 같이, STI 손상을 방지하기 위해서 트렌치 내부 계면을 따라 전면에 걸쳐 STI 라이너 산화(Liner Oxidation) 시켜 라이너 산화막(19)을 형성한다. 여기서, 상기 라이너 산화막은 후속 산화 공정에 의해 필드 산화막의 부피(volume)가 팽창함으로써 발생하는 스트레스 발생 문제를 해결하기 위해 사용된다. 즉, 상기 라이너는 산화제(oxidant)가 트렌치 측벽으로까지 확산되지 못하도록 하는 산화 장벽(oxidation barrier) 역할을 한다. 이후 상기 트렌치 내부가 충분히 채워지도록 충진재, 예를 들어, TEOS(tetra-ethyl-ortho- silicate)(21) 또는 HDP(high density plasma CVD)를 증착한다(도 1e 참조).
다음에, 도 1f에 도시된 바와 같이, 화학적 기계 연마(CMP) 공정으로 평탄화 작업을 수행한 다음에, 소정의 온도로 어닐링을 수행한 후에, 통상적으로 습식 식각에 의해 상기 완충 산화막(13') 및 질화막(15')을 제거하여 STI를 형성하고, 후속적으로 클리닝 공정을 수행하여 소자 분리 공정을 완료하게 된다.
한편, 대한민국 특허출원번호 제1999-45566호(1999년 10월 20일 출원)에는 "반도체 소자의 트렌치형 소자 분리막 형성 방법"이 개시되어 있는 바, 저압 화학 기상 증착법(Low Pressure CVD) 방식으로 SiN 라이너 산화막을 형성한 트렌치형 소자 분리막을 형성하는 방법을 개시하고 있다.
구체적으로, 대한민국 특허출원번호 제1999-45566호의 발명에 따르면, STI를 형성하는데 있어서, 반도체 기판의 필드 영역에 트렌치를 형성하는 단계, 트렌치 내벽에 열산화막을 성장시킨 후, 산화질소(N2O) 가스 분위기에서의 열처리를 통해 열산화막과 실리콘 계면에 실리콘 옥시 니트라이드(SiON)막을 형성하는 단계; 트렌치 내벽 전면에 실리콘 니트라이드를 증착하여 산화 장벽층을 형성하는 단계; 트렌치를 산화막으로 채운 후 그 표면을 평탄화시킴으로써 소자 분리막을 형성하는 단계를 포함함으로써, 스트레스가 적으면서도 붕소의 외부 확산(out-diffusion)을 방지하는 소자 분리막을 형성할 수 있다.
그러나 소자의 스케일이 줄어들면서 트렌치의 폭 또한 좁아져서 공정/소자 마진이 부족하며, 기존 STI 공정의 경우, 우수한 소자 분리 특성을 보유하고 있으나 근본적인 누설 전류 및 확산 전류는 제어할 수 없다는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 반도체 소자의 소자 분리 공정에서 트렌치 매립 전에 절연 특성이 향상된 산화막을 트렌치에 형성할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은,
반도체 기판의 필드 영역에 트렌치를 형성하는 단계;
상기 트렌치 내벽의 전면에 걸쳐 NO(Nitric oxide) 가스로 열처리 공정을 수행하여 상기 트렌치 내측벽에 실리콘 옥시 니트라이드막(SiON)을 성장시키는 단계; 및
상기 트렌치를 충진재로 매립하고, 그 표면을 평탄화시킴으로써 소자 분리막 을 형성하는 단계
를 포함한다.
여기서, 상기 실리콘 옥시 니트라이드막 형성 단계 이후에, 열처리 공정에 의해 상실되는 Si-O-N 결합을 고려하여 다량의 N 농도를 주입하는 단계를 추가로 포함할 수 있다.
여기서, 상기 NO 어닐링은 850 내지 950℃의 온도에서 5분 내지 30분 동안 NO 가스를 9.5:1 내지 8:2 ℓ/min의 비율로 희석시켜 처리하는 것을 특징으로 한다.
한편, 상기 목적을 달성하기 위한 다른 수단으로서, 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은,
반도체 기판의 필드 영역에 트렌치를 형성하는 단계;
상기 트렌치 내벽의 전면에 걸쳐 질소(N) 이온을 주입하여 실리콘 옥시 니트라이드막(SiON)을 성장시키는 단계; 및
상기 트렌치를 충진재로 매립하고, 그 표면을 평탄화시킴으로써 소자 분리막을 형성하는 단계
를 포함한다.
한편, 상기 목적을 달성하기 위한 또 다른 수단으로서, 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은,
반도체 기판의 필드 영역에 트렌치를 형성하는 단계;
상기 트렌치 내벽의 전면에 걸쳐 반도체 기판 표면을 플라즈마 장비를 사용 하여 질화(Nitridation)시켜 질화된 산화막을 형성하는 단계; 및
상기 트렌치를 충진재로 매립하고, 그 표면을 평탄화시킴으로써 소자 분리막을 형성하는 단계
를 포함한다.
본 발명에 따르면, 반도체 소자 분리 공정에서 트렌치 매립 전에 실시하는 라이너 산화막(Liner Oxide)을 별도로 형성하는 대신에 NO(Nitric Oxide) 가스로 어닐링을 실시하여 실리콘 옥시 니트라이드막을 형성하거나, 또는 N 이온을 주입한 후에 실리콘 옥시 니트라이드막을 형성하거나, 또는 라이너 산화막을 형성한 후 플라즈마 질화시킴으로써 계면 절연 특성을 향상시켜 반도체 소자 분리에 필요한 특성을 만족시킬 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 상세히 설명한다.
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 나타내는 공정 흐름도이다.
먼저, 실리콘 기판(31) 상에 열산화막 재질의 완충 산화막(Pad Oxide; 33)과 질화막(35)을 순차적으로 형성한다(도 2a 참조).
이후, 상기 완충 산화막(33) 및 질화막(35) 상에 감광막(PR: 37) 패턴을 형성한다(도 2b 참조). 여기서, 도면부호 C는 상기 감광막(37)에 형성된 패턴을 나타낸다.
이후, 상기 감광막(37)을 마스크로 하여 상기 완충 산화막(33) 및 질화막(35)을 식각하고, 상기 감광막(37) 패턴을 제거하여 실리콘 기판(31)의 표면 노출 부위를 일정 두께 식각하여 트렌치를 형성한다(도 2c 참조). 여기서, 도면부호 D는 트렌치를 나타내며, 상기 완충 산화막(33) 및 질화막(35)은 식각에 의해 변형된 완충 산화막(33') 및 질화막(35')이 된다. 이와 같이 형성된 트렌치(D)는 얕은 트렌치 분리(STI) 소자를 형성하기 위한 것이다.
다음에, 도 2d에 도시된 바와 같이, STI 손상을 방지하기 위해서 트렌치 내부 계면을 따라 전면에 걸쳐 50 내지 100Å의 습식 또는 건식 식각으로 형성되는 라이너 산화막 대신에 NO(Nitric oxide) 가스 어닐링을 실시하여, 반도체 기판 사이에 실리콘 옥시 니트라이드막(Si-O-N 막; 39) 형성한다. 이때, 상기 실리콘 옥시 니트라이드막(39)은 종래의 기술에서처럼 라이너 산화막을 별도로 성장시키지 않고, 상기 트렌치(D) 표면 실리콘에 직접 NO 어닐링을 실시하여 형성하게 된다. 이후, 열처리 공정에 의해 상실되는 Si-O-N 결합을 고려하여 다량의 N 농도를 주입할 수도 있다. 여기서, 상기 NO 어닐링은 850 내지 950℃의 온도에서 5분 내지 30분 동안 NO 가스를 9.5:1 내지 8:2 ℓ/min의 비율로 희석시켜 사용한다.
이후, 상기 트렌치 내부가 충분히 채워지도록 충진재(41), 예를 들어, TEOS(tetra-ethyl-ortho-silicate)(41) 또는 HDP CVD 등을 증착한다(도 2e 참조).
다음에, 도 2f에 도시된 바와 같이, 화학적 기계 연마(CMP) 공정으로 평탄화 작업을 수행한 다음에, 소정의 온도로 어닐링을 수행한 후에, 통상적으로 습식 식각에 의해 상기 완충 산화막(33') 및 질화막(35')을 제거하여 STI를 형성한다. 이후, 후속적으로 클리닝 공정을 수행하여 소자 분리 공정을 완료한 후, 상기 반도체 기판(31) 상의 액티브 영역에 N-웰 또는 P-웰(43a, 43b)을 형성하고(도 2g 참조), 후속적으로 반도체 소자를 제조하게 된다.
도 3a 및 도 3b는 본 발명의 제2 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 도면이다.
본 발명의 제2 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은 도 2d에서 설명한 라이너 산화막을 형성하기 전에 트렌치 표면에 질소(N) 이온을 주입하고(도 3a 참조), 이후의 공정에서 실리콘 옥시 니트라이드막(Si-O-N 막: 39')을 표면에 형성하는 것(도 3b 참조)을 도시하고 있다.
상기 제2 실시예는 전술한 제1 실시예의 도 2a 내지 도 2c의 단계는 동일하게 적용되며, 상기 도 3a 내지 도 3b의 단계를 실시한 후, 다시 전술한 제1 실시예의 도 2e 내지 도 2g의 단계를 거치게 되므로, 상세한 설명은 생략한다.
도 4a 및 도 4b는 제3 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 도면이다.
본 발명의 제3 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은, 소자 분리막 형성시 트렌치를 만들고, 이후 세정 및 라이너 산화막(39")을 형성한 후, 표면을 RTP 또는 기타 플라즈마 장비를 사용하여 실리콘 표면을 질화(Nitridation)시키게 된다(도 4a 참조). 도 4b는 상기 플라즈마 질화에 의해 상기 라이너 산화막(39") 상에 질화된 산화막(45)이 형성된 것을 도시하고 있다. 이러한 플라즈마 질화는 기존 저압 화학기상증착을 이용하여 질화막을 추가로 증착하는 종래 기술에 따른 방식과는 차별화된 것으로, 질화막을 증착한 후 다시 산화시키는 것과 상이하 다.
상기 제3 실시예는 전술한 제1 실시예의 도 2a 내지 도 2c의 단계는 동일하게 적용되며, 상기 도 4a 내지 도 4b의 단계를 실시한 후, 다시 전술한 제1 실시예의 도 2e 내지 도 2g의 단계를 거치게 되므로, 상세한 설명은 생략한다.
전술한 바와 같이, 반도체 소자 분리 공정에서 트렌치 매립 전에 실시하는 라이너 산화막(Liner Oxide)을 별도로 형성하는 대신에 NO(Nitric Oxide) 가스로 어닐링을 실시하여 실리콘 옥시 니트라이드막을 형성하거나(제1 실시예), 또는 N 이온을 주입한 후에 실리콘 옥시 니트라이드막을 형성하거나(제2 실시예), 또는 라이너 산화막을 형성한 후 플라즈마 질화시킴으로써(제3 실시예), 트렌치의 계면 절연 특성을 향상시켜 반도체 소자 분리에 필요한 특성을 만족시킬 수 있으며, 확산에 의한 누설 전류를 방지함으로써, 소자 분리막을 보다 좁게 가져갈 수 있게 된다.
또한 제1, 제2 및 제3 실시예의 질소(N)는 붕소(Boron)에 대한 저항력이 크므로 P-웰(well) 붕소의 STI로의 외부 확산(out-diffusion)을 방지할 수 있다. 또한 실리콘 산화시에 후속 열처리 공정에서 발생하는 불순물 재분포의 일종인 붕소 분리(segregation)를 방지하여 웰 농도를 일정하게 유지할 수 있다.
위에서 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술 사항을 벗어남이 없어 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로 본 발명의 보호 범위는 첨부된 청구 범위에 의해서 만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.
본 발명에 따르면 반도체 소자의 소자 분리 공정에서 트렌치 매립 전에 높은 절연 특성을 갖는 실리콘 옥시 니트라이드막 또는 라이너 산화막을 트렌치에 형성함으로써, 누설 전류의 영향을 줄일 수 있고, 또한 반도체 소자 제조시 집적도를 향상시킬 수 있다.
또한, 본 발명에 따르면 붕소(Boron)가 STI로 외부 확산(out-diffusion) 되는 것을 방지할 수 있고, 또한 실리콘 산화시에 후속 열처리 공정에서 발생하는 불순물 재분포의 일종인 붕소 분리(segregation)를 방지하여 웰 농도를 일정하게 유지함으로써 반도체 소장의 신뢰성을 향상시킬 수 있다.

Claims (5)

  1. 반도체 소자의 얕은 트렌치 소자 분리막을 형성하는 방법에 있어서,
    반도체 기판의 필드 영역에 트렌치를 형성하는 단계;
    상기 트렌치 내벽의 전면에 걸쳐 NO(Nitric oxide) 가스로 열처리 공정을 수행하여 상기 트렌치 내측벽에 실리콘 옥시 니트라이드막(SiON)을 성장시키는 단계; 및
    상기 트렌치를 충진재로 매립하고, 그 표면을 평탄화시킴으로써 소자 분리막을 형성하는 단계
    를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  2. 제 1항에 있어서,
    상기 실리콘 옥시 니트라이드막 형성 단계 이후에, 열처리 공정에 의해 상실되는 Si-O-N 결합을 고려하여 다량의 N 농도를 주입하는 단계를 추가로 포함하는 반도체 소자의 소자 분리막 형성 방법.
  3. 제1항에 있어서,
    상기 NO 어닐링은 850 내지 950℃의 온도에서 5분 내지 30분 동안 NO 가스를 9.5:1 내지 8:2 ℓ/min의 비율로 희석시켜 사용하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  4. 반도체 소자의 얕은 트렌치 소자 분리막(STI)을 형성하는 방법에 있어서,
    반도체 기판의 필드 영역에 트렌치를 형성하는 단계;
    상기 트렌치 내벽의 전면에 걸쳐 질소(N) 이온을 주입하는 단계;
    상기 질소가 주입된 트렌치 내벽에 실리콘 옥시 니트라이드막(SiON)을 형성하는 단계; 및
    상기 트렌치를 충진재로 매립하고, 그 표면을 평탄화시킴으로써 소자 분리막을 형성하는 단계
    를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  5. 반도체 소자의 얕은 트렌치 소자 분리막(STI)을 형성하는 방법에 있어서,
    반도체 기판의 필드 영역에 트렌치를 형성하는 단계;
    상기 트렌치에 라이너 산화막을 형성하는 단계;
    상기 라이너 산화막 표면을 플라즈마 장비를 사용하여 질화(Nitridation)시켜 질화된 산화막을 형성하는 단계; 및
    상기 트렌치를 충진재로 매립하고, 그 표면을 평탄화시킴으로써 소자 분리막을 형성하는 단계
    를 포함하는 반도체 소자의 소자 분리막 형성 방법.
KR1020030096987A 2003-12-24 2003-12-24 반도체 소자의 소자 분리막 형성 방법 Expired - Fee Related KR100571405B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020030096987A KR100571405B1 (ko) 2003-12-24 2003-12-24 반도체 소자의 소자 분리막 형성 방법
US11/021,032 US7217632B2 (en) 2003-12-24 2004-12-23 Isolation methods in semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030096987A KR100571405B1 (ko) 2003-12-24 2003-12-24 반도체 소자의 소자 분리막 형성 방법

Publications (2)

Publication Number Publication Date
KR20050065217A KR20050065217A (ko) 2005-06-29
KR100571405B1 true KR100571405B1 (ko) 2006-04-14

Family

ID=34698484

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030096987A Expired - Fee Related KR100571405B1 (ko) 2003-12-24 2003-12-24 반도체 소자의 소자 분리막 형성 방법

Country Status (2)

Country Link
US (1) US7217632B2 (ko)
KR (1) KR100571405B1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7361572B2 (en) * 2005-02-17 2008-04-22 Taiwan Semiconductor Manufacturing Co., Ltd. STI liner modification method
US7696578B2 (en) * 2006-02-08 2010-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Selective CESL structure for CMOS application
KR100753104B1 (ko) * 2006-06-29 2007-08-31 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성 방법
KR100845102B1 (ko) * 2006-12-20 2008-07-09 동부일렉트로닉스 주식회사 반도체 소자의 소자분리막 형성방법
US20080227266A1 (en) * 2007-03-14 2008-09-18 Texas Instruments Inc. Method of STI corner rounding using nitridation and high temperature thermal processing
KR20080084166A (ko) * 2007-03-15 2008-09-19 주식회사 하이닉스반도체 반도체 메모리 소자의 소자 분리막 형성 방법
JP4999505B2 (ja) * 2007-03-17 2012-08-15 株式会社リコー 画像形成装置、着弾位置ずれ補正方法
US8679938B2 (en) 2012-02-06 2014-03-25 International Business Machines Corporation Shallow trench isolation for device including deep trench capacitors
CN102543760B (zh) * 2012-02-28 2014-06-04 上海华力微电子有限公司 一种增加浅沟槽隔离压应力提高nmos电子迁移率的方法
CN103066106A (zh) * 2012-12-31 2013-04-24 上海集成电路研发中心有限公司 晶体管隔离结构及其制造方法
US9570571B1 (en) * 2015-11-18 2017-02-14 International Business Machines Corporation Gate stack integrated metal resistors
CN110364475A (zh) * 2018-04-09 2019-10-22 无锡华润上华科技有限公司 一种半导体器件的制造方法
CN112736026B (zh) * 2021-01-12 2022-05-06 度亘激光技术（苏州）有限公司 半导体结构的形成方法
US12243769B2 (en) * 2022-05-03 2025-03-04 Nanya Technology Corporation Method for preparing semiconductor device structure using nitrogen-containing pattern

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3080071B2 (ja) * 1998-06-12 2000-08-21 日本電気株式会社 半導体装置及びその製造方法
JP2001085511A (ja) * 1999-09-14 2001-03-30 Toshiba Corp 素子分離方法
JP2001144170A (ja) * 1999-11-11 2001-05-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6306741B1 (en) * 2000-07-13 2001-10-23 Chartered Semiconductor Manufacturing, Inc. Method of patterning gate electrodes with high K gate dielectrics
KR100378190B1 (ko) * 2000-12-28 2003-03-29 삼성전자주식회사 서로 다른 두께의 측벽 산화막을 갖는 트랜치아이솔레이션 형성방법
US6696360B2 (en) * 2001-03-15 2004-02-24 Micron Technology, Inc. Barrier-metal-free copper damascene technology using atomic hydrogen enhanced reflow
US6498383B2 (en) * 2001-05-23 2002-12-24 International Business Machines Corporation Oxynitride shallow trench isolation and method of formation
US6661043B1 (en) * 2003-03-27 2003-12-09 Taiwan Semiconductor Manufacturing Company One-transistor RAM approach for high density memory application

Also Published As

Publication number Publication date
US20050142797A1 (en) 2005-06-30
US7217632B2 (en) 2007-05-15
KR20050065217A (ko) 2005-06-29

Similar Documents

Publication Publication Date Title
US7208812B2 (en) Semiconductor device having STI without divot and its manufacture
US6258692B1 (en) Method forming shallow trench isolation
JP2005251973A (ja) 半導体装置の製造方法と半導体装置
KR100571405B1 (ko) 반도체 소자의 소자 분리막 형성 방법
US8592284B2 (en) Semiconductor device and manufacturing method thereof
US20090130818A1 (en) Method for forming shallow trench isolation structure and method for preparing recessed gate structure using the same
KR20030003087A (ko) 반도체 집적 회로 장치 및 그 제조 방법
US7151022B2 (en) Methods for forming shallow trench isolation
JP2008277744A (ja) 半導体素子の製造方法
US6727569B1 (en) Method of making enhanced trench oxide with low temperature nitrogen integration
US7022583B1 (en) Method of forming a shallow trench isolation device to prevent kick effect
US20080227268A1 (en) Method of forming an isolation layer in a semiconductor memory device
US6344374B1 (en) Method of fabricating insulators for isolating electronic devices
US20090181516A1 (en) Method of Forming Isolation Layer of Semiconductor Device
KR20040005575A (ko) 반도체 장치 및 그 제조 방법
KR20090063657A (ko) 소자 분리막 형성 방법
KR100564561B1 (ko) 보이드 없는 반도체 소자의 트렌치 소자 분리 방법
KR100545207B1 (ko) 반도체 소자의 분리 방법
KR100558032B1 (ko) 반도체 소자의 트렌치 소자분리 방법
KR100891424B1 (ko) 플래시 메모리 소자 및 이의 형성 방법
KR100672769B1 (ko) 반도체 소자의 소자분리막 형성 방법
KR100519648B1 (ko) 반도체 소자의 제조 방법
KR100822608B1 (ko) 반도체 메모리 소자의 소자 분리막 형성 방법
KR100567756B1 (ko) 반도체 소자 제조방법
KR19990017051A (ko) 반도체 장치의 소자분리 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

FPAY Annual fee payment

Payment date: 20120319

Year of fee payment: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20130411

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20130411