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KR100564586B1 - 비트 구성에 따라 출력신호의 슬루율을 조절하는 데이터출력 드라이버 - Google Patents

비트 구성에 따라 출력신호의 슬루율을 조절하는 데이터출력 드라이버 Download PDF

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KR100564586B1 KR1020030081100A KR20030081100A KR100564586B1 KR 100564586 B1 KR100564586 B1 KR 100564586B1 KR 1020030081100 A KR1020030081100 A KR 1020030081100A KR 20030081100 A KR20030081100 A KR 20030081100A KR 100564586 B1 KR100564586 B1 KR 100564586B1
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Abstract

비트 구성에 따른 출력신호의 슬루율의 차이를 최소화할 수 있는 반도체 메모리장치의 데이터 출력 드라이버가 개시된다. 상기 데이터 출력 드라이버는, 출력단을 풀업시키는 풀업 드라이버, 및 상기 출력단을 풀다운시키는 풀다운 드라이버를 구비하고, 특히 상기 반도체 메모리장치의 비트 구성(Bit organization) 정보신호들에 응답하여 상기 풀업 드라이버 및/또는 상기 풀다운 드라이버의 전류 구동능력이 가변되는 것을 특징으로 한다.

Description

비트 구성에 따라 출력신호의 슬루율을 조절하는 데이터 출력 드라이버{Data output driver for controlling slew rate of output signal according to bit organization}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 DDR SDRAM에서 데이터 출력 드라이버의 구성 예를 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 데이터 출력 드라이버를 나타내는 회로도이다.
도 3은 도 2에 도시된 논리게이트의 상세 회로도이다.
본 발명은 반도체 메모리장치에 관한 것으로서, 특히 반도체 메모리장치의 출력 드라이버에 관한 것이다.
비동기식 디램 및 램버스(RAMBUS) 디램과 같은 반도체 메모리장치의 비트 구성(Bit Organization), 즉 동시에 출력되는 데이터의 비트 수는 칩 설계시에 결정 된다. 즉 칩 설계시에 X4, X8 또는 X16 등의 여러 가지 비트 구성(Bit Organization)들중 하나가 선택되고 그에 따라 내부 회로들이 설계된다.
반면에 DDR(Double Data Rate) SDRAM(Synchronous DRAM)의 경우에는 칩 설계시에 여러 가지 비트 구성(Bit Organization)들이 하나의 칩에 함께 설계된 뒤 나중에 제조과정중 본딩 와이어(Bonding Wire) 연결과정에서 하나의 비트 구성이 결정된다. 즉 본딩 와이어(Bonding Wire) 연결상태에 따라 X4, X8 또는 X16의 제품이 결정된다.
그런데 DDR SDRAM에서 여러 가지 비트 구성(Bit Organization)들을 하나의 칩에 설계할 때 대두되는 문제점중 하나가 비트 구성에 따라 데이터 출력 드라이버의 출력신호의 슬루율(slew rate)이 달라진다는 점이다. 슬루율은 통상적으로 어떤 신호의 단위 시간당 전압변화 량을 나타내는 것으로서 상승시간(rising time)이나 하강시간(falling time)으로 불리기도 한다.
도 1은 DDR SDRAM에서 데이터 출력 드라이버의 구성 예를 나타내는 도면이다. 위에서 언급하였듯이 DDR(Double Data Rate) SDRAM(Synchronous DRAM)의 경우에는 칩 설계시에 여러 가지 비트 구성(Bit Organization)들이 하나의 칩에 함께 설계된다. 따라서 설계 단계에서 X4, X8, X16 등의 비트 구성들을 모두 고려하여, 도 1에서와 같이 16개의 데이터 출력 드라이버들(1-16)을 2개 또는 3개씩 그룹으로 묶어서 각 그룹에 동일한 파우워 라인, 즉 동일한 전원전압 라인(VDDQ) 및 동일한 접지전압 라인(VSSQ)을 연결한다.
그런데 이러한 경우 X16 제품에서는 16개의 데이터 출력 드라이버들(1-16)이 모두 사용되는 반면에 X4 제품에서는 각 VDDQ/VSSQ에 연결되어 있는 2개 또는 3개의 데이터 출력 드라이버들중 1개만이 사용되게 된다(4개 그룹으로 묶일 경우). 따라서 X16 제품에 비해 X4 제품이 더 우수한 VDDQ/VSSQ 파우워 특성을 갖게 되며 이에 따라 X16 제품에 비해 X4 제품에서 데이터 출력 드라이버의 출력신호의 슬루율이 더 커진다. 즉 일반적으로 X16에 비해 X8에서 데이터 출력 드라이버의 출력신호의 슬루율이 더 크고 X8에 비해 X4에서 데이터 출력 드라이버의 출력신호의 슬루율이 더 크다.
그러나 설계단계에서는 앞에서도 언급하였듯이 여러 가지 비트 구성들을 하나의 칩에 옵션(option) 설계하고 여러 가지 비트 구성들중 어느 하나에 대해서만 데이터 출력 드라이버의 슬루율을 맞추게 된다. 이로 인하여 다른 비트 구성들에서는 데이터 출력 드라이버의 슬루율이 최적점(optimum point)으로부터 벗어나게 된다. 다시말해 여러 가지 비트 구성들을 하나의 칩에 설계하는 경우에는 비트 구성에 따라 데이터 출력 드라이버의 출력신호의 슬루율이 달라지게 된다.
따라서 본 발명이 이루고자하는 기술적 과제는, 비트 구성에 따른 출력신호의 슬루율의 차이를 최소화할 수 있는 반도체 메모리장치의 데이터 출력 드라이버를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치의 데이터 출력 드라이버는, 출력단을 풀업시키는 풀업 드라이버, 및 상기 출력단을 풀 다운시키는 풀다운 드라이버를 구비하고, 상기 반도체 메모리장치의 비트 구성(Bit organization) 정보신호들에 응답하여 상기 풀업 드라이버 및/또는 상기 풀다운 드라이버의 전류 구동능력이 가변되는 것을 특징으로 한다.
바람직한 일실시예에 따르면 상기 풀업 드라이버는, 풀업 구동신호에 의해 제어되고 전원전압과 상기 출력단 사이에 연결되는 풀업 트랜지스터, 및 데이터를 반전시켜 상기 풀업 구동신호를 발생하는 제1논리게이트를 구비하고, 상기 제1논리게이트의 전류 구동능력이 상기 비트 구성(Bit organization) 정보신호들에 응답하여 가변된다.
상기 풀다운 드라이버는, 풀다운 구동신호에 의해 제어되고 상기 출력단과 접지전압 사이에 연결되는 풀다운 트랜지스터, 및 상기 데이터를 반전시켜 상기 풀다운 구동신호를 발생하는 제2논리게이트를 구비하고, 상기 제2논리게이트의 전류 구동능력이 상기 비트 구성(Bit organization) 정보신호들에 응답하여 가변된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 데이터 출력 드라이버를 나타내는 회로도이다.
도 2를 참조하면, 본 발명의 일실시예에 따른 데이터 출력 드라이버는, 출력단(DQ)을 풀업시키는 풀업 드라이버(21), 및 출력단(DQ)을 풀다운시키는 풀다운 드라이버(23)를 구비한다. 특히 본 발명의 일실시예에 따른 데이터 출력 드라이버에서는, 풀업 패쓰(path)와 풀다운 패쓰내에 반도체 메모리장치의 비트 구성(Bit organization) 정보신호들(BITORG)에 의해 게이팅되는 가변저항이 형성된다. 따라서 비트 구성에 따라 풀업 패쓰의 강도(strength)와 풀다운 패쓰의 강도가 달라짐으로써 출력단(DQ)을 통해 출력되는 신호의 슬루율이 조절된다.
다시말해 비트 구성(Bit organization) 정보신호들(BITORG)에 응답하여 풀업 드라이버(21) 및 풀다운 드라이버(23)의 전류 구동능력이 가변되어 출력단(DQ)을 통해 출력되는 신호의 슬루율이 조절된다.
좀더 상세하게는 풀업 드라이버(21)는, 풀업 구동신호(DOKP)에 의해 제어되고 전원전압(VDDQ)과 출력단(DQ) 사이에 연결되는 풀업 트랜지스터(211), 및 출력 데이터(DOUT)를 반전시켜 풀업 구동신호(DOKP)를 발생하는 논리게이트(213)를 구비하고, 논리게이트(213)의 전류 구동능력이 비트 구성 정보신호들(BITORG)에 응답하여 가변된다.
풀다운 드라이버(23)는, 풀다운 구동신호(DOKN)에 의해 제어되고 출력단(DQ)과 접지전압(VSSQ) 사이에 연결되는 풀다운 트랜지스터(231), 및 출력 데이터(DOUT)를 반전시켜 풀다운 구동신호(DOKN)를 발생하는 논리게이트(233)를 구비하고, 논리게이트(233)의 전류 구동능력이 비트 구성 정보신호들(BITORG)에 응답하여 가변된다.
여기에서는 풀업 드라이버(21)의 전류 구동능력 및 풀다운 드라이버(23)의 전류 구동능력이 모두 가변되는 경우가 설명되었으나 필요에 따라 풀업 드라이버(21)의 전류 구동능력 및 풀다운 드라이버(23)의 전류 구동능력중 어느 하나만이 가변되도록 구성될 수 있다. 다시말해 논리게이트(213)의 전류 구동능력 및 논리게이트(233)의 전류 구동능력중 어느 하나만이 가변되도록 구성될 수 있다.
도 3은 도 2에 도시된 논리게이트(213 또는 233)의 상세 회로도이다.
도 3을 참조하면, 논리게이트(213 또는 233)는 피모스 트랜지스터들(P1,P2,P3), 엔모스 트랜지스터들(N1,N2,N3), 및 저항들(R1,R2)을 구비한다. 필요에 따라 논리게이트(213 또는 233)는 피모스 트랜지스터들(P2,P3) 및 저항(R2)을 포함하지 않거나 또는 엔모스 트랜지스터들(N2,N3) 및 저항(R1)을 포함하지 않을 수 있다.
엔모스 트랜지스터(N1)는 풀업 구동신호(DOKP)(또는 풀다운 구동신호 DOKN)를 출력하는 노드(A)와 내부노드(B) 사이에 연결되고 출력 데이터(DOUT)에 의해 게이팅된다. 저항(R1)은 내부노드(B)와 접지전압(VSSQ) 사이에 연결된다. 엔모스 트랜지스터들(N2,N3)은 내부노드(B)와 접지전압(VSSQ) 사이에 연결되고 비트 구성(Bit organization) 정보신호들(X8,X16)에 의해 게이팅된다.
피모스 트랜지스터(P1)는 풀업 구동신호(DOKP)(또는 풀다운 구동신호 DOKN)를 출력하는 노드(A)와 내부노드(C) 사이에 연결되고 출력 데이터(DOUT)에 의해 게이팅된다. 저항(R2)은 내부노드(C)와 전원전압(VDDQ) 사이에 연결된다. 피모스 트랜지스터들(P2,P3)은 내부노드(C)와 전원전압(VDDQ) 사이에 연결되고 비트 구성(Bit organization) 정보신호들(X8,X16)에 의해 게이팅된다.
여기에서 비트 구성 정보신호(X8)은 반도체 메모리장치의 비트 구성(Bit organization)이 8비트임을 나타내는 신호이고 비트 구성 정보신호(X16)은 반도체 메모리장치의 비트 구성(Bit organization)이 16비트임을 나타내는 신호이다.
도 3에 도시된 논리게이트(213 또는 233)의 동작이 좀더 설명된다. 여기에서는 설명의 편의를 위하여 풀다운 패쓰에 대해서만 설명된다.
비트 구성이 X4일 경우에는 비트 구성 정보신호들(X8,X16)이 모두 논리"로우"가 되어 엔모스 트랜지스터들(N2,N3)는 턴오프된다. 이에 따라 저항(R1)만이 풀다운 패쓰에 포함되므로 풀다운 패쓰의 강도가 약화된다. 즉 논리게이트(213 또는 233)의 풀다운 패쓰의 전류 구동능력이 약화된다.
비트 구성이 X8일 경우에는 비트 구성 정보신호(X8)은 논리"하이"가 되고 비트 구성 정보신호(X16)은 논리"로우"가 되어 엔모스 트랜지스터(N2)는 턴온되고 엔모스 트랜지스터(N3)는 턴오프된다. 이에 따라 엔모스 트랜지스터(N2)의 턴온저항과 저항(R1)이 노드(B)와 접지전압(VSS) 사이에서 병렬연결되므로 풀다운 패쓰의 강도가 X4 구성일 때 보다 더 강해진다. 즉 논리게이트(213 또는 233)의 풀다운 패쓰의 전류 구동능력이 더 커진다.
다음에 비트 구성이 X16일 경우에는 비트 구성 정보신호(X8)은 논리"로우"가 되고 비트 구성 정보신호(X16)은 논리"하이"가 되어 엔모스 트랜지스터(N2) 및 엔모스 트랜지스터(N3)가 모두 턴온된다. 이에 따라 엔모스 트랜지스터(N2)의 턴온저항, 엔모스 트랜지스터(N3)의 턴온저항, 및 저항(R1)이 노드(B)와 접지전압(VSS) 사이에서 병렬연결되므로 풀다운 패쓰의 강도가 X8 구성일 때 보다 더 강해진다. 즉 논리게이트(213 또는 233)의 풀다운 패쓰의 전류 구동능력이 더 커진다.
한편 상술하였듯이 일반적으로 종래기술에서는 X16에 비해 X8에서 데이터 출력 드라이버의 출력신호의 슬루율이 더 크고 X8에 비해 X4에서 데이터 출력 드라이버의 출력신호의 슬루율이 더 크다. 즉 여러 가지 비트 구성들이 하나의 칩에 설계되는 경우에는 비트 구성에 따라 데이터 출력 드라이버의 출력신호의 슬루율이 달라진다.
그러나 본 발명에 따른 데이터 출력 드라이버에서는 논리게이트(213 또는 233)의 풀다운 패쓰의 전류 구동능력이 X4에 비해 X8에서 더 커지고 논리게이트(213 또는 233)의 풀다운 패쓰의 전류 구동능력이 X8에 비해 X16에서 더 커진다. 따라서 여러 가지 비트 구성들이 하나의 칩에 설계되더라도 비트 구성에 따른 데이터 출력 드라이버의 출력신호의 슬루율의 차이가 최소화될 수 있다. 여기에서는 설명의 편의를 위하여 풀다운 패쓰에 대해서만 설명되었지만 풀업 패쓰에 대해서도 동일한 동작 및 효과를 얻을 수 있음은 자명하다.
한편 상술한 바와 같이 X16에 비해 X4에서 VDDQ/VSSQ 파우워 특성이 더 양호하고 이에 따라 X16에 비해 X4에서 데이터 출력 드라이버의 출력신호의 슬루율이 더 커진다. 따라서 X4 구성의 경우에는 반도체 메모리장치의 조립 단계에서 연결되는 VDDQ/VSSQ 파우워 패드의 수를 줄임으로써 출력 드라이버의 출력신호의 슬루율이 조절될 수도 있다.
즉 조립 단계에서 연결되는 VDDQ/VSSQ 파우워 패드의 수가 줄어들면 데이터 출력 드라이버의 풀다운 패쓰의 강도 및 풀업 패쓰의 강도가 약화되며 그 결과 데이터 출력 드라이버의 출력신호의 슬루율이 감소된다. 따라서 비트 구성에 따른 데이터 출력 드라이버의 출력신호의 슬루율의 차이가 최소화될 수 있다.
이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 데이터 출력 드라이버는 비트 구성에 따른 출력신호의 슬루율의 차이를 최소화할 수 있는 장점이 있다.

Claims (7)

  1. 출력 데이터를 수신하여 출력단을 구동하는 반도체 메모리장치의 데이터 출력 드라이버에 있어서,
    상기 출력 데이터의 제1논리레벨 동안 상기 출력단을 풀업시키는 풀업 드라이버; 및
    상기 출력 데이터의 제2논리레벨 동안 상기 출력단을 풀다운시키는 풀다운 드라이버를 구비하고,
    상기 반도체 메모리장치의 비트 구성(Bit organization) 정보신호들에 응답하여 상기 풀업 드라이버 및/또는 상기 풀다운 드라이버의 전류 구동능력이 가변되는 것을 특징으로 하는 반도체 메모리장치의 데이터 출력 드라이버.
  2. 제1항에 있어서, 상기 풀업 드라이버는,
    풀업 구동신호에 의해 제어되고 전원전압과 상기 출력단 사이에 연결되는 풀업 트랜지스터; 및
    데이터를 반전시켜 상기 풀업 구동신호를 발생하는 논리게이트를 구비하고,
    상기 논리게이트의 전류 구동능력이 상기 비트 구성(Bit organization) 정보신호들에 응답하여 가변되는 것을 특징으로 하는 반도체 메모리장치의 데이터 출력 드라이버.
  3. 제2항에 있어서, 상기 논리게이트는,
    상기 논리게이트의 출력단과 내부노드 사이에 연결되고 상기 데이터에 의해 게이팅되는 피모스 트랜지스터;
    상기 내부노드와 상기 전원전압 사이에 연결되는 저항; 및
    상기 내부노드와 상기 전원전압 사이에 연결되고 상기 비트 구성(Bit organization) 정보신호들 각각에 의해 게이팅되는 복수개의 다른 피모스 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리장치의 데이터 출력 드라이버.
  4. 제2항에 있어서, 상기 논리게이트는,
    상기 논리게이트의 출력단과 내부노드 사이에 연결되고 상기 데이터에 의해 게이팅되는 엔모스 트랜지스터;
    상기 내부노드와 접지전압 사이에 연결되는 저항; 및
    상기 내부노드와 상기 접지전압 사이에 연결되고 상기 비트 구성(Bit organization) 정보신호들 각각에 의해 게이팅되는 복수개의 다른 엔모스 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리장치의 데이터 출력 드라이버.
  5. 제1항에 있어서, 상기 풀다운 드라이버는,
    풀다운 구동신호에 의해 제어되고 상기 출력단과 접지전압 사이에 연결되는 풀다운 트랜지스터; 및
    데이터를 반전시켜 상기 풀다운 구동신호를 발생하는 논리게이트를 구비하고,
    상기 논리게이트의 전류 구동능력이 상기 비트 구성(Bit organization) 정보신호들에 응답하여 가변되는 것을 특징으로 하는 반도체 메모리장치의 데이터 출력 드라이버.
  6. 제5항에 있어서, 상기 논리게이트는,
    상기 논리게이트의 출력단과 내부노드 사이에 연결되고 상기 데이터에 의해 게이팅되는 피모스 트랜지스터;
    상기 내부노드와 전원전압 사이에 연결되는 저항; 및
    상기 내부노드와 상기 전원전압 사이에 연결되고 상기 비트 구성(Bit organization) 정보신호들 각각에 의해 게이팅되는 복수개의 다른 피모스 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리장치의 데이터 출력 드라이버.
  7. 제5항에 있어서, 상기 논리게이트는,
    상기 논리게이트의 출력단과 내부노드 사이에 연결되고 상기 데이터에 의해 게이팅되는 엔모스 트랜지스터;
    상기 내부노드와 상기 접지전압 사이에 연결되는 저항; 및
    상기 내부노드와 상기 접지전압 사이에 연결되고 상기 비트 구성(Bit organization) 정보신호들 각각에 의해 게이팅되는 복수개의 다른 엔모스 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리장치의 데이터 출력 드라이버.
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