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KR100560260B1 - 바이어스 전압 발생 회로 및 차동 증폭 회로 - Google Patents

바이어스 전압 발생 회로 및 차동 증폭 회로 Download PDF

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KR100560260B1
KR100560260B1 KR1020030077317A KR20030077317A KR100560260B1 KR 100560260 B1 KR100560260 B1 KR 100560260B1 KR 1020030077317 A KR1020030077317 A KR 1020030077317A KR 20030077317 A KR20030077317 A KR 20030077317A KR 100560260 B1 KR100560260 B1 KR 100560260B1
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KR
South Korea
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transistor
current
circuit
differential amplifier
bias voltage
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하야카와야스시
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

차동 증폭 회로로의 참조 전압 신호의 공통 모드 전압이 변화했을 때이더라도, 차동 증폭 회로 내의 정전류 회로에 있어서의 정전류를 확보할 수 있는 바이어스 전압 발생 회로 및 차동 증폭기를 실현한다.
전류원 Isw와, 트랜지스터 M1, M2로 구성되는 커런트 미러 회로를 이용하여, 정전류를 발생시킨다. 그 정전류를 트랜지스터 M3의 소스에 부여한다. 트랜지스터 M3의 드레인에는 트랜지스터 M4의 드레인 및 게이트를 접속한다. 트랜지스터 M3의 게이트에, 차동 증폭 회로로의 참조 전압 신호 Vref를 입력하여, 트랜지스터 M4의 드레인 전위를, 차동 증폭 회로 내의 정전류 회로로의 바이어스 전압 biasn으로서 기능시킨다. 참조 전압 신호 Vref의 절대값이 변화하더라도, 바이어스 전압 biasn이 정전류 회로에 있어서의 정전류를 확보하는 피드 백 작용을 발휘한다.

Description

바이어스 전압 발생 회로 및 차동 증폭 회로{BIAS VOLTAGE GENERATING CIRCUIT AND DIFFERENTIAL AMPLIFIER}
도 1은 실시예 1에 따른 차동 증폭기의 차동 증폭 회로를 도시하는 도면,
도 2는 실시예 1에 따른 차동 증폭기의 바이어스 전압 발생 회로를 도시한 도면,
도 3은 실시예 2에 따른 차동 증폭기의 차동 증폭 회로를 도시하는 도면,
도 4는 실시예 2에 따른 차동 증폭기의 바이어스 전압 발생 회로를 도시하는 도면,
도 5는 실시예 3에 따른 차동 증폭기의 바이어스 전압 발생 회로를 도시하는 도면,
도 6은 실시예 3에 따른 차동 증폭기의 바이어스 전압 발생 회로의 변형예를 도시하는 도면,
도 7은 실시예 4에 따른 차동 증폭기의 바이어스 전압 발생 회로를 도시하는 도면,
도 8은 실시예 5에 따른 차동 증폭기의 바이어스 전압 발생 회로를 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
M1~M3, M5, M6, M10, PT1n, PTln, PT1p~PT3p : PchMOS 트랜지스터,
M4, M7~M9, M11, NT1p, NT2p, NT1n~NT3n : NchMOS 트랜지스터
Isw : 전류원
본 발명은, 차동 증폭기 및, 차동 증폭기 내에서 바이어스 전압을 발생시키는 바이어스 전압 발생 회로에 관한 것이다.
예컨대, 하기 특허문헌 1에 있어서는, 차동 증폭 회로와 바이어스 전압 발생 회로를 포함하는 일반적인 차동 증폭기(즉 연산 증폭기)의 구성이 개시되어 있다.
차동 증폭기 내의 차동 증폭 회로는 일반적으로, 커런트 미러 회로와, 기준 전류와 기준 전류에 대략 동일한 값의 미러 전류를 각각 흘리고, 그 커런트 미러 회로의 두 접속단에 각각 접속된 두개의 트랜지스터와, 그 두개의 트랜지스터에 공통 접속된 정전류 회로(일반적으로, 하나의 트랜지스터로 구성된다)로 구성된다. 또한, 차동 증폭기 내의 바이어스 전압 발생 회로는, 차동 증폭 회로 내의 정전류 회로에 인가해야 하는 바이어스 전압을 발생시킨다.
차동 증폭 회로 내의 두개의 트랜지스터에는 각각, 입력 전압 신호 및 참조 전압 신호가 입력된다. 차동 증폭기는, 양 신호간의 차동 전압을 검출하고, 이것을 증폭하여 출력한다.
또한, 그 외에 본 출원의 발명에 관련하는 선행 기술 문헌 정보로서는, 특허문헌 2가 있다.
[특허문헌1]
일본국 특허공개 2002-124835호 공보
[특허문헌2]
일본국 특허공개 평성 제7-7340호 공보
한편, 상기한 바와 같은 종래의 차동 증폭 회로 및 바이어스 전압 발생 회로에서는, 입력 전압 신호 및 참조 전압 신호의 공통(common) 모드 전압이 저하한 때에, 부적합한 동작이 발생하는 경우가 있었다.
즉, 입력 전압 신호와 참조 전압 신호간의 전위차(차동 전압)에 변화가 없음에도 불구하고, 그 양 전압의 절대값이 저하한 때에, 두개의 트랜지스터의 공통 접속단의 전위가 저하하여, 차동 증폭 회로 내의 정전류 회로에 흐르는 정전류의 값이 저하하는 경우가 있었다. 정전류 회로에 있어서 정전류가 흐르지 않게 되면, 정확하게 차동 전압을 검출할 수가 없게 된다.
본 발명은 상기의 사정을 감안하여 이루어진 것으로, 차동 증폭 회로로의 참조 전압 신호의 공통 모드 전압이 변화한 때에도, 차동 증폭 회로 내의 정전류 회로에서의 정전류를 확보할 수 있는 바이어스 전압 발생 회로 및 차동 증폭기를 제공하는 것에 있다.
청구항 1에 기재된 발명은, 정전류를 발생시키는 제 1 정전류 발생부와, 상기 제 1 정전류 발생부를 거쳐서 제 1 전위가 인가되는 제 1 전류 전극과, 제 2 전류 전극과, 제어 전극을 포함하는 제 1 도전형의 제 1 트랜지스터와, 상기 제 1 전위와는 다른 제 2 전위가 인가되는 제 1 전류 전극과, 상기 제 1 트랜지스터의 상기 제 2 전류 전극에 접속된 제 2 전류 전극과, 상기 제 1 트랜지스터의 상기 제 2 전류 전극에 접속된 제어 전극을 포함하는, 상기 제 1 도전형과는 다른 제 2 도전형의 제 2 트랜지스터를 구비하되, 상기 정전류는, 상기 제 1 트랜지스터의 상기 제 1 및 제 2 전류 전극간 및 상기 제 2 트랜지스터의 상기 제 1 및 제 2 전류 전극간을 흐르고, 상기 제 1 트랜지스터의 상기 제어 전극에는, 전압 신호가 입력되며, 상기 제 2 트랜지스터의 상기 제 2 전류 전극에서의 전위는, 제 1 바이어스 전압으로서 기능하는 바이어스 전압 발생 회로이다.
청구항 2에 기재된 발명은 청구항 1에 기재된 바이어스 전압 발생 회로에 있어서, 상기 제 1 전류 발생부에 발생한 상기 정전류와 대략 동일한 값의 다른 정전류를 발생시키는 제 2 정전류 발생부와, 상기 제 2 정전류 발생부를 거쳐서 상기 제 2 전위가 인가되는 제 1 전류 전극과, 제 2 전류 전극과, 제어 전극을 포함하는 상기 제 2 도전형의 제 3 트랜지스터와, 상기 제 1 전위가 인가되는 제 1 전류 전극과, 상기 제 3 트랜지스터의 상기 제 2 전류 전극에 접속된 제 2 전류 전극과, 상기 제 3 트랜지스터의 상기 제 2 전류 전극에 접속된 제어 전극을 포함하는, 상기 제 1 도전형의 제 4 트랜지스터를 더 구비하되, 상기 다른 정전류는, 상기 제 3 트랜지스터의 상기 제 1 및 제 2 전류 전극간 및 상기 제 4 트랜지스터의 상기 제 1 및 제 2 전류 전극간을 흐르고, 상기 제 3 트랜지스터의 상기 제어 전극에는, 상기 전압 신호가 입력되고, 상기 제 4 트랜지스터의 상기 제 2 전류 전극에서의 전위는, 제 2 바이어스 전압으로서 기능하는 바이어스 전압 발생 회로이다.
청구항 3에 기재된 발명은, 청구항 1에 기재된 바이어스 전압 발생 회로와, 제 1 및 제 2 전류 전극과 제어 전극을 포함하는 제 5 트랜지스터를 정전류 회로로서 갖는 차동 증폭 회로를 구비하되, 상기 차동 증폭 회로에는, 참조 전압 신호와 입력 전압 신호가 입력되고, 상기 참조 전압 신호는, 상기 전압 신호로서 상기 제 1 트랜지스터의 상기 제어 전극에도 입력되며, 상기 제 1 바이어스 전압은, 상기 제 10 트랜지스터의 상기 제어 전극에 입력되는 차동 증폭기이다.
(실시예 1)
본 실시예는, 차동 증폭 회로와 바이어스 전압 발생 회로를 포함하는 차동 증폭기로서, 차동 증폭 회로로의 참조 전압 신호의 공통(common) 모드 전압이 변화했을 때에도, 바이어스 전압 발생 회로가 차동 증폭 회로 내의 정전류 회로에서의 정전류를 확보하는 것이다.
도 1은, 본 실시예에 따른 차동 증폭기 내의 차동 증폭 회로를 도시하는 도면이다. 그리고 도 2는 본 실시예에 따른 차동 증폭기 내의 바이어스 전압 발생 회 로를 도시하는 도면이다.
도 1에 도시하는 바와 같이 차동 증폭 회로는, PchMOS (P-channel Metal 0xide Semiconductor) 트랜지스터 PT1n, PT2n 및 NchMOS 트랜지스터 NT1n~NT3n을 포함하고 있다.
PchMOS 트랜지스터 PT1n, PT2n의 소스에는, 공통하여 전원 전위 Vdd가 인가되고, 그들의 게이트는 서로 접속되어 있다. PchMOS 트랜지스터 PT1n의 게이트는, PchMOS 트랜지스터 PT1의 드레인에 접속됨과 더불어 NchMOS 트랜지스터 NT1의 드레인에도 접속되어 있다. 또한, PchMOS 트랜지스터 PT2n의 드레인은 NchMOS 트랜지스터 NT2n의 드레인에 접속되어 있다.
NchMOS 트랜지스터 NT1n, NT2n의 소스에는, 공통하여 NchMOS 트랜지스터 NT3n의 드레인이 접속되어 있다. NchMOS 트랜지스터 3n의 소스에는 접지 전위 GND가 인가되고 있다.
PchMOS 트랜지스터 PTln, PT2n은 커런트 미러 회로를 구성하여, NchMOS 트랜지스터 NT1n의 드레인-소스간에 흐르는 기준 전류와 대략 동일한 값의 미러 전류를, NchMOS 트랜지스터 NT2n의 드레인-소스간에 흘린다. NchMOS 트랜지스터 NT1n의 게이트에는 참조 전압 신호 Vref가 입력되고, NchMOS 트랜지스터 NT2n의 게이트에는 입력 전압 신호 Vin이 입력된다. 또한, NchMOS 트랜지스터 NT3n의 게이트에는, 도 2의 바이어스 전압 발생 회로에서 발생한 바이어스 전압 biasn이 입력된다.
이 차동 증폭 회로에 있어서는, NchMOS 트랜지스터 NT2n의 드레인의 전위가 차동 검출 신호 OUTn으로서 기능한다. 그리고 차동 증폭기 내의 증폭 회로(도시하 지 않음)에 의해 차동 검출 신호 OUTn이 증폭되어, 차동 증폭기의 출력으로 된다.
도 2에 도시하는 바와 같이 바이어스 전압 발생 회로는, PchMOS 트랜지스터 M1~M3, NchMOS 트랜지스터 M4 및 소정 값의 정전류를 발생하는 전류원 Isw를 포함하고 있다. 또한, 전류원 Isw는, 예컨대 저항으로 구성하더라도 좋고, 그외에도, MOS 트랜지스터를 이용한 자기 바이어스 회로 등으로 구성하더라도 좋다.
PchMOS 트랜지스터 M1, M2의 소스에는, 공통하여 전원 전위 Vdd가 인가되고, 그들의 게이트는 서로 접속되어 있다. PchMOS 트랜지스터 M1의 게이트는, PchMOS 트랜지스터 M1의 드레인에 접속됨과 더불어, 전류원 Isw의 일단에도 접속되어 있다. 또한, PchMOS 트랜지스터 M2의 드레인은, PchMOS 트랜지스터 M3의 소스에 접속되어 있다.
PchMOS 트랜지스터 M3의 드레인은, NchMOS 트랜지스터 M4의 드레인 및 게이트에 접속되어 있다. 그리고 NchMOS 트랜지스터 M4의 소스 및 전류원 Isw의 다른쪽 단에는, 접지 전위 GND가 인가되고 있다.
PchMOS 트랜지스터 M1, M2은 커런트 미러 회로를 구성하고, 전류원 Isw가 발생시킨 정전류와 대략 동일한 값의 미러 전류를, PchMOS 트랜지스터 M3의 소스-드레인간 및 NchMOS 트랜지스터 M4의 드레인-소스간에 흘린다. 즉, 전류원 Isw와, PchMOS 트랜지스터 M1, M2로 구성되는 커런트 미러 회로는, 정전류를 발생시키는 정전류 발생부로서 기능한다.
또한, PchMOS 트랜지스터 M3의 게이트에는, 도 1의 차동 증폭 회로의 NchMOS트랜지스터 NT1n에도 인가된 참조 전압 신호 Vref가 입력된다. 또한, NchMOS 트랜 지스터 M4의 드레인 전위가, 바이어스 전압 biasn으로서 기능한다.
이 바이어스 전압 발생 회로에 있어서, 참조 전압 신호 Vref의 절대값이 변화하면, PchMOS 트랜지스터 M3의 게이트-소스간의 전압이 변화한다. 이에 따라, PchMOS 트랜지스터 M3의 드레인-소스간에서 전압 강하량이 변화하여, 바이어스 전압 biasn을 변화시킬 수 있다.
예컨대, 전원 전압 Vdd의 값은 1.5[V]로 설정되고, 참조 전압 신호 Vref의 초기값은 예컨대 0.75[V]로 설정된다. 이때, 참조 전압 신호 Vref의 공통 모드 전압이 저하했다고 하면, PchMOS 트랜지스터 M3의 게이트-소스간의 전압의 절대값은 증가한다.
그러므로, PchMOS 트랜지스터 M3의 드레인-소스간에 흐르는 미러 전류를 계속 유지하기 위해서는, PchMOS 트랜지스터 M3의 드레인-소스간의 전압의 절대값은 감소한다. PchMOS 트랜지스터 M3의 드레인-소스간 전압의 절대값이 감소하면, NchMOS 트랜지스터 M4의 드레인 전위는 상승한다. 즉, 바이어스 전압 biasn은 상승한다.
따라서 도 1의 차동 증폭 회로에 있어서, 참조 전압 신호 Vref의 공통 모드 전압이 저하하여 NchMOS 트랜지스터 NT3n을 흐르는 전류가 감소하였다 해도, NchMOS 트랜지스터 NT3n으로의 바이어스 전압 biasn이 상승하기 때문에 NchMOS 트랜지스터 NT3n을 흐르는 전류가 증가하여, 도 2의 바이어스 전압 발생 회로에는, 정전류 회로인 NchMOS 트랜지스터 NT3n에서의 전류값을 일정하게 유지하는 피드백 작용이 있다.
따라서 차동 증폭 회로로의 참조 전압 신호 Vref의 공통 모드 전압이 변화한 때이더라도, 차동 증폭 회로 내의 정전류 회로에서의 정전류를 확보 할 수 있는 바이어스 전압 발생 회로 및 차동 증폭기를 실현할 수 있다.
또한, 본 실시예에 있어서는, 전류원 Isw에서 소정 값의 전류를 발생시켜, PchMOS 트랜지스터 M1, M2로 구성되는 커런트 미러 회로를 거쳐서 PchMOS 트랜지스터 M3 및 NchMOS 트랜지스터 M4에 정전류를 흘리도록 하고 있다.
상기의 피드백 작용을 얻기 위해서는, PchMOS 트랜지스터 M3 및 NchMOS 트랜지스터 M4에 정전류가 흐르면 좋기 때문에, 도 2의 바이어스 전압 발생 회로에 있어서, PchMOS 트랜지스터 M1, M2로 구성되는 커런트 미러 회로를 생략하고, 전류원 Isw를 PchMOS 트랜지스터 M2의 위치에 배치한 구성으로도 좋다.
그러나 전원 전위 Vdd와 접지 전위 GND간의 전위차가, 상기의 1.5[V]의 예시와 같이 작은 경우, 전류원 Isw를 PchMOS 트랜지스터 M3 및 NchMOS 트랜지스터 M4에 직렬로 접속하여, 이것을 정전류 발생부로서 기능시키면, 전류원 Isw에서의 전압 강하량이 지나치게 커 PchMOS 트랜지스터 M3 및 NchMOS 트랜지스터 M4의 동작 전압이 확보되지 않아 양 트랜지스터가 동작하지 않을 가능성이 있다.
본 실시예에 나타낸 바이어스 전압 발생 회로와 같이, 전류원 Isw에서 발생한 전류와 대략 동일한 값의 미러 전류를, 커런트 미러 회로를 거쳐서 PchMOS 트랜지스터 M3 및 NchMOS 트랜지스터 M4에 흘리도록 하면, 예컨대 전원 전위 Vdd와 접지 전위 GND간의 전위차가 작은 경우이더라도, 전류원 Isw에서의 전압 강하량이 PchMOS 트랜지스터 M3 및 NchMOS 트랜지스터 M4의 동작 전압에 영향을 미치지 않는 다. 따라서 동작 신뢰성이 높은 바이어스 전압 발생 회로를 실현할 수 있다.
(실시예 2)
본 실시예는, 실시예 1에 따른 차동 증폭기의 변형예로서, 실시예 1에 있어서의 차동 증폭 회로 및 바이어스 전압 발생 회로의 구성을 바꾼 것이다.
도 3은, 본 실시예에 따른 차동 증폭기 내의 차동 증폭 회로를 도시하는 도면이다. 그리고 도 4는 본 실시예에 따른 차동 증폭기 내의 바이어스 전압 발생 회로를 도시하는 도면이다.
도 3에 도시하는 바와 같이 차동 증폭 회로는, NchMOS 트랜지스터 NT1p, NT2p 및 PchMOS 트랜지스터 PT1p~PT3p를 포함하고 있다.
NchMOS 트랜지스터 NT1p, NT2p의 소스에는, 공통하여 접지 전위 GND가 인가되고, 그들의 게이트는 서로 접속되어 있다. NchMOS 트랜지스터 NT1p의 게이트는, NchMOS 트랜지스터 NT1p의 드레인에 접속되고 또한, PchMOS 트랜지스터 PTlp의 드레인에도 접속되어 있다. 또한, NchMOS 트랜지스터 NT2p의 드레인은, PchMOS 트랜지스터 PT2p의 드레인에 접속되어 있다.
PchMOS 트랜지스터 PT1p, PT2p의 소스에는, 공통하여 PchMOS 트랜지스터 PT3p의 드레인이 접속되어 있다. PchMOS 트랜지스터 PT3p의 소스에는 전원 전위 Vdd가 인가되고 있다.
NchMOS 트랜지스터 NT1p, NT2p는 커런트 미러 회로를 구성하여, PchMOS 트랜지스터 PT1p의 드레인-소스간에 흐르는 기준 전류와 대략 동일한 값의 미러 전류 를, PchMOS 트랜지스터 PT2p의 드레인-소스간에 흘린다. PchMOS 트랜지스터 PT1p의 게이트에는 참조 전압 신호 Vref가 입력되고, PchMOS 트랜지스터 PT2p의 게이트에는 입력 전압 신호 Vin이 입력된다. 또한, PchMOS 트랜지스터 PT3p의 게이트에는, 도 4의 바이어스 전압 발생 회로에서 발생한 바이어스 전압 biasp가 입력된다.
이 차동 증폭 회로에 있어서는, PchMOS 트랜지스터 PT2p의 드레인의 전위가 차동 검출 신호 OUTp로서 기능한다. 그리고 차동 증폭기 내의 증폭 회로(도시하지 않음)에 의해 차동 검출 신호 OUTp가 증폭되어, 차동 증폭기의 출력으로 된다.
도 4에 도시하는 바와 같이 바이어스 전압 발생 회로는, PchMOS 트랜지스터 M1, M2, Ml0, NchMOS 트랜지스터 M4, M8, M9 및 소정 값의 정전류를 발생하는 전류원 Isw를 포함하고 있다. 또한, 전류원 Isw는, 실시예 1에서 기술한 바와 같이 예컨대 저항으로 구성하더라도 좋고, 그 외에도, MOS 트랜지스터를 이용한 자기 바이어스 회로 등으로 구성하더라도 좋다.
PchMOS 트랜지스터 M1, M2의 소스에는, 공통하여 전원 전위 Vdd가 인가되고, 그들의 게이트는 서로 접속되어 있다. PchMOS 트랜지스터 M1의 게이트는, PchMOS 트랜지스터 M1의 드레인에 접속되고 또한, 전류원 Isw의 한쪽 단에도 접속되어 있다. 또한, PchMOS 트랜지스터 M2의 드레인은, NchMOS 트랜지스터 M4의 드레인 및 게이트에 접속되어 있다. 그리고 NchMOS 트랜지스터 M4의 소스 및 전류원 Isw의 다른 단에는, 접지 전위 GND가 인가되고 있다.
NchMOS 트랜지스터 M8의 소스는, NchMOS 트랜지스터 M4의 소스에 접속되어 있다. NchMOS 트랜지스터 M8의 게이트는, NchMOS 트랜지스터 M4의 게이트에 접속되 어 있다. NchMOS 트랜지스터 M8의 드레인은, NchMOS 트랜지스터 M9의 소스에 접속되어 있다.
NchMOS 트랜지스터 M9의 드레인은, PchMOS 트랜지스터 M10의 드레인 및 게이트에 접속되어 있다. 그리고 PchMOS 트랜지스터 M10의 소스에는, 전원 전위 Vdd가 인가되고 있다.
PchM0S 트랜지스터 Ml, M2은 커런트 미러 회로를 구성하여, 전류원 Isw가 발생시킨 정전류와 대략 동일한 값의 미러 전류를, NchMOS 트랜지스터 M4의 드레인-소스간에 흘린다. 또한, NchMOS 트랜지스터 M4, M8도 커런트 미러 회로를 구성하여, NchMOS 트랜지스터 M4에 흐른 미러 전류와 대략 동일한 값의 미러 전류를, PchMOS 트랜지스터 M10의 소스-드레인간 및 NchMOS 트랜지스터 M9의 드레인-소스간에 흘린다.
즉, 전류원 Isw와, PchMOS 트랜지스터 M1, M2으로 구성되는 커런트 미러 회로와, NchMOS 트랜지스터 M4, M8로 구성되는 커런트 미러 회로는, 정전류를 발생시키는 정전류 발생부로서 기능한다.
또한, NchMOS 트랜지스터 M9의 게이트에는, 도 3의 차동 증폭 회로의 PchMOS 트랜지스터 PT1p에도 인가된 참조 전압 신호 Vref가 입력된다. 또한, PchMOS 트랜지스터 M10의 드레인 전위가, 바이어스 전압 biasp으로서 기능한다.
이 바이어스 전압 발생 회로에 있어서, 참조 전압 신호 Vref의 절대값이 변화하면, NchMOS 트랜지스터 M9의 게이트- 소스간 전압이 변화한다. 이에 따라, NchMOS 트랜지스터 M9의 드레인-소스간에서의 전압 강하량이 변화하여, 바이어스 전압 biasp를 변화시킬 수 있다.
예컨대, 전원 전압 Vdd의 값은 1.5 [V]로 설정되고, 참조 전압 신호 Vref의 초기값은 예컨대 0.75[V]로 설정된다. 이때, 참조 전압 신호 Vref의 공통 모드의 전압이 저하했다고 하면, NchMOS 트랜지스터 M9의 게이트-소스간 전압의 절대값은 감소하게 된다.
그러므로, NchMOS 트랜지스터 M9의 드레인-소스간에 흐르는 미러 전류를 계속 유지하기 위해서, NchMOS 트랜지스터 M9의 드레인-소스간 전압의 절대값은 증가한다. NchMOS 트랜지스터 M9의 드레인-소스간 전압의 절대값이 증가하면, PchMOS 트랜지스터 M10의 드레인 전위는 상승하게 된다. 즉, 바이어스 전압 biasp는 상승한다.
따라서 도 3의 차동 증폭 회로에 있어서, 참조 전압 신호 Vref의 공통 모드 전압이 저하하여 PchMOS 트랜지스터 PT3p를 흐르는 전류가 증가했다고 해도, PchMOS 트랜지스터 PT3p로의 바이어스 전압 biasp가 상승하기 때문에 PchMOS 트랜지스터 PT3p를 흐르는 전류가 억제되어, 도 4의 바이어스 전압 발생 회로에는, 정전류 회로인 PchMOS 트랜지스터 PT3p에서의 전류치를 일정하게 유지하는 피드백 작용이 있다.
따라서 차동 증폭 회로로의 참조 전압 신호 Vref의 공통 모드 전압이 변화한 때이더라도, 차동 증폭 회로 내의 정전류 회로에 있어서의 정전류를 확보 가능한 바이어스 전압 발생 회로 및 차동 증폭기를 실현할 수 있다.
또한, 본 실시예에 있어서도, 전류원 Isw에서 발생한 전류와 대략 동일한 값 의 미러 전류를 2개의 커런트 미러 회로를 거쳐서 NchMOS 트랜지스터 M9 및 PchMOS 트랜지스터 M10에 흘리도록 하고 있다. 이에 따라, 예컨대 전원 전위 Vdd와 접지 전위 GND간의 전위차가 작은 경우이더라도, 실시예 1의 경우와 같이 전류원 Isw에서의 전압 강하량이 NchMOS 트랜지스터 M9 및 PchMOS 트랜지스터 Ml0의 동작 전압에 영향을 미치지 않는다. 따라서, 동작 신뢰성이 높은 바이어스 전압 발생 회로를 실현할 수 있다.
(실시예 3)
본 실시예는, 실시예 1와 2를 조합한 차동 증폭기이다.
본 실시예에 있어서는, 도 1 및 도 3에 기재된 차동 증폭 회로를 함께 이용한다. 또한, 도 5는, 본 실시예에 따른 차동 증폭기 내의 바이어스 전압 발생 회로를 도시하는 도면이다.
도 5에 도시하는 바와 같이. 바이어스 전압 발생 회로는, PchMOS 트랜지스터 M1~M3, M5, M10, NchMOS 트랜지스터 M4, M7~M9 및 소정값의 정전류를 발생하는 전류원 Isw를 포함하고 있다. 또한, 전류원 Isw은, 실시예 1에서 기술한 바와 같이 예컨대 저항으로 구성하더라도 좋고, 그 외에도, MOS 트랜지스터를 이용한 자기 바이어스 회로 등으로 구성하더라도 좋다. PchMOS 트랜지스터 M1~M3, NchMOS 트랜지스터 M4 및 전류원 Isw의 회로 구성은, 도 2의 바이어스 전압 발생 회로의 경우와 완전히 동일하기 때문에, 그 설명은 생략한다.
PchMOS 트랜지스터 M5의 소스에는 전원 전위 Vdd가 인가되고, 그 게이트는 PchMOS 트랜지스터 M1의 게이트에 접속되어 있다. 또한, PchMOS 트랜지스터 M5의 드레인은, NchMOS 트랜지스터 M7의 드레인 및 게이트에 접속되어 있다. 그리고 NchMOS 트랜지스터 M7의 소스에는, 접지 전위 GND가 인가되고 있다.
NchMOS 트랜지스터 M8의 소스는, NchMOS 트랜지스터 M7의 소스에 접속되어 있다. NchMOS 트랜지스터 M8의 게이트는, NchMOS 트랜지스터 M7의 게이트에 접속되어 있다. NchMOS 트랜지스터 M8의 드레인은, NchMOS 트랜지스터 M9의 소스에 접속되어 있다.
NchMOS 트랜지스터 M9의 드레인은, PchMOS 트랜지스터 Ml0의 드레인 및 게이트에 접속되어 있다. 그리고 PchMOS 트랜지스터 M10의 소스에는, 전원 전위 Vdd가 인가되고 있다.
PchMOS 트랜지스터 M1, M2은 커런트 미러 회로를 구성하여, 전류원 Isw가 발생시킨 정전류와 대략 동일한 값의 미러 전류를, PchMOS 트랜지스터 M3의 소스-드레인간 및 NchMOS 트랜지스터 M4의 드레인-소스간에 흘린다. 즉, 전류원 Isw와, PchMOS 트랜지스터 Ml, M2로 구성되는 커런트 미러 회로는, 정전류를 발생시키는 제 1 정전류 발생부로서 기능한다.
또한, PchMOS 트랜지스터 M3의 게이트에는, 도 1의 차동 증폭 회로의 NchMOS 트랜지스터 NT1n 및 도 3의 차동 증폭 회로의 PchMOS 트랜지스터 PT1p에도 인가된 참조 전압 신호 Vref가 입력된다. 또한, NchMOS 트랜지스터 M4의 드레인 전위가, 도 1의 차동 증폭 회로의 NchMOS 트랜지스터 NT3n으로의 바이어스 전압 biasn으로서 기능한다.
또한, PchMOS 트랜지스터 M1, M5은 커런트 미러 회로를 구성하여, 전류원 Isw가 발생시킨 정전류와 대략 동일한 값의 미러 전류를, NchMOS 트랜지스터 M7의 드레인-소스간에 흘린다. 또한, NchMOS 트랜지스터 M7, M8도 커런트 미러 회로를 구성하여, NchMOS 트랜지스터 M7에 흐른 미러 전류와 대략 동일한 값의 미러 전류를, PchMOS 트랜지스터 M10의 소스-드레인간 및 NchMOS 트랜지스터 M9의 드레인-소스간에 흘린다.
즉, 전류원 Isw와, PchMOS 트랜지스터 M1, M5로 구성되는 커런트 미러 회로와, NchMOS 트랜지스터 M7, M8로 구성되는 커런트 미러 회로는, 정전류를 발생시키는 제 2 정전류 발생부로서 기능한다.
또한, NchMOS 트랜지스터 M9의 게이트에는, 도 1의 차동 증폭 회로의 NchMOS 트랜지스터 NTln 및 도 3의 차동 증폭 회로의 PchMOS 트랜지스터 PT1p에도 인가된 참조 전압 신호 Vref가 입력된다. 또한, PchMOS 트랜지스터 M10의 드레인 전위가, 바이어스 전압 biasp으로서 기능한다.
즉, 이 바이어스 전압 발생 회로에 있어서, PchMOS 트랜지스터 M1~M3, NchMOS 트랜지스터 M4 및 전류원 Isw는, 도 2의 바이어스 전압 발생 회로로서 기능하고, PchMOS 트랜지스터 M1, M5, M10, NchMOS 트랜지스터 M7~M9 및 전류원 Isw는, 도 4와 동일한 바이어스 전압 발생 회로로서 기능한다.
본 실시예에 의하면 바이어스 전압 발생 회로는 PchMOS 트랜지스터 M3 및 NchMOS 트랜지스터 M4는 도전형이 반대의 관계로 되어 있는 NchMOS 트랜지스터 M9 및 PchMOS 트랜지스터 M10을 구비한다. 따라서 도 5의 바이어스 전압 발생 회로에 는, 도 1의 차동 증폭 회로의 정전류 회로인 NchMOS 트랜지스터 NT3n에서의 전류값을 일정하게 유지하는 피드백 작용과, 도 3의 차동 증폭 회로의 정전류 회로인 PchMOS 트랜지스터 PT3p에서의 전류값을 일정하게 유지하는 피드백 작용이 있다. 이에 따라, 차동 증폭 회로로의 참조 전압 신호 Vref의 공통 모드 전압이 변화한 때이더라도, 차동 증폭 회로 내의 정전류 회로에 있어서의 정전류를 확보할 수 있는 바이어스 전압 발생 회로 및 차동 증폭기를 실현할 수 있다.
즉, 도 1 및 도 3의 차동 증폭 회로로의 참조 전압 신호 Vref의 공통 모드 전압이 변화했을 때이더라도, 정전류 회로인 NchMOS 트랜지스터 NT3n 및 PchMOS 트랜지스터 PT3p에서의 정전류를 확보할 수 있는 차동 증폭기를 실현할 수 있다.
또한, 본 실시예에 따른 차동 증폭기는, 서로 도전형이 다른 NchMOS 트랜지스터 NT3n 및 PchMOS 트랜지스터 PT3p를 각각 포함하는 도 1 및 도 3의 차동 증폭 회로를 구비하고 있다. 따라서 참조 전압 신호 Vref의 변동에 따라서, NchMOS 트랜지스터 NT3n 및 PchMOS 트랜지스터 PT3p의 한쪽을 흐르는 정전류에 영향이 있다고 해도, 그 다른 쪽을 흐르는 정전류의 안정성은 향상한다.
예컨대, 참조 전압 신호 Vref의 공통 모드 전압이 대폭 저하하였다고 하면 상기한 바와 같은 피드백 작용은 작용하지만, 도 1의 차동 증폭 회로에 있어서는, NchMOS 트랜지스터 NT3n에 흐르는 전류의 감소를 초래할 가능성이 있다. 또는, NchMOS 트랜지스터 NT3n의 임계값 전압이 확보되지 않고서, NchMOS 트랜지스터 NT3n이 동작 정지를 일으켜 버릴 가능성도 있다. 따라서 NchMOS 트랜지스터 NT3n에서의 정전류의 확보가 곤란한 경우가 생각된다.
한편, 도 3의 차동 증폭 회로에 있어서는, 참조 전압 신호 Vref의 대폭적인 저하는, PchMOS 트랜지스터 PT3p에 흐르는 전류의 증가를 초래할 뿐이다. 따라서 피드백 작용에 의해 그 전류의 증가를 억지하기 쉽고, PchMOS 트랜지스터 PT3p에서의 정전류의 확보는 비교적 용이하다.
반대로, 참조 전압 신호 Vref의 공통 모드 전압이 대폭 상승한 경우는, Pch MOS 트랜지스터 PT3p에서의 정전류 확보가 비교적 곤란하게 되어, NchMOS 트랜지스터 NT3n에서의 정전류의 확보는 비교적 용이하여 진다.
즉, 도 1 및 도 3의 차동 증폭 회로의 한 쪽의 동작 신뢰성이 예컨대 저하한 경우이더라도, 다른 쪽의 동작 신뢰성이 향상하기 때문에, 참조 전압 신호 Vref의 변동의 경향에 따라서, 보다 동작 신뢰성이 높은 차동 증폭 회로의 신호를 채용하여, 확실한 차동 전압 검출을 행할 수 있다.
또한, 본 실시예에 있어서도, 전류원 Isw에서 발생한 전류와 대략 동일한 값의 미러 전류를 커런트 미러 회로를 거쳐서 PchMOS 트랜지스터 M3 및 NchMOS 트랜지스터 M4에 흘리도록 하여, 전류원 Isw에서 발생한 전류와 대략 동일한 값의 미러 전류를 2 개의 커런트 미러 회로를 거쳐서 NchMOS 트랜지스터 M9 및 PchMOS 트랜지스터 M10에 흘리도록 하고 있다. 이에 따라, 예컨대 전원 전위 Vdd와 접지 전위 GND간의 전위차가 작은 경우이더라도, 실시예 1 및 2의 경우와 같이 전류원 Isw에서의 전압 강하량이, PchMOS 트랜지스터 M3 및 NchMOS 트랜지스터 M4 및 NchMOS 트랜지스터 M9 및 PchMOS 트랜지스터 M10의 동작 전압에 영향을 미치지 않는다. 따라서 동작 신뢰성이 높은 바이어스 전압 발생 회로를 실현할 수 있다.
또한, 도 6에 도시하는 바와 같이 PchMOS 트랜지스터 Ml, M5로 구성되는 커런트 미러 회로와, NchMOS 트랜지스터 M7, M8로 구성되는 커런트 미러 회로의 사이에, PchMOS 트랜지스터 M6을 개재시켜, 그 소스-드레인간에 PchMOS 트랜지스터 M5로부터의 미러 전류를 흘리더라도 좋다.
PchMOS 트랜지스터 M6의 게이트에는, 고정값인 고정 전압 신호 Vrefa가 입력된다. 이 고정 전압 신호 Vrefa에는, 참조 전압 신호 Vref의 초기값과 같은 값을 채용해 놓으면 좋다(Vdd를 예컨대 1.5[V]로 설정하는 경우이면, 예컨대 0.5 [V]로 설정하면 좋다). 고정 전압 신호 Vrefa의 생성에는 예컨대, 전원 전위 Vdd와 접지 전위 GND의 사이에 마련된 저항의 일부의 전위를 취출하는 수법을 채용하면 좋다.
또는, 고정 전압 신호 Vrefa의 대신에 참조 전압 신호 Vref를 PchMOS 트랜지스터 M6의 게이트에 입력하더라도 좋다.
이 경우, PchMOS 트랜지스터 M2의 전기 특성과 PchMOS 트랜지스터 M5의 전기 특성을 정합시켜, PchMOS 트랜지스터 M3의 전기 특성과 PchM OS 트랜지스터 M6의 전기 특성을 정합시키고, NchMOS 트랜지스터 M4의 전기 특성과 NchMOS 트랜지스터 M7의 전기 특성을 정합시키며, 고정 전압 신호 Vrefa의 값을 참조 전압 신호 Vref와 대략 동일한 값으로 놓으면, PchMOS 트랜지스터 M3을 통과하는 미러 전류가 흐르는 경로의 전기 특성과 PchMOS 트랜지스터 M6을 통과하는 미러 전류가 흐르는 경로의 전기 특성을 고정밀도로 정합시킬 수 있다. 이에 따라, 양 미러 전류를 고정밀도로 일치시킬 수 있다.
또한, 고정 전압 신호 Vrefa로 놓아두면, PchMOS 트랜지스터 M6을 흐르는 전 류를 일정값으로 고정할 수 있다.
(실시예 4)
본 실시예는, 실시예 2에 따른 바이어스 전압 발생 회로의 변형예로서, PchMOS 트랜지스터 M1, M2으로 구성된 커런트 미러 회로와, Nch MOS 트랜지스터 M4, M8로 구성되는 커런트 미러 회로와의 사이에, Nch MOS 트랜지스터 M11을 개재시켜, 그 소스-드레인간에 PchMOS 트랜지스터 M2로부터의 미러 전류를 흘린 것이다.
도 7은, 본 실시예에 따른 차동 증폭기 내의 바이어스 전압 발생 회로를 도시하는 도면이다. NchMOS 트랜지스터 M11의 게이트에는, 고정값인 고정 전압 신호 Vrefa가 입력된다. 이 고정 전압 신호 Vrefa에는, 참조 전압 신호 Vref의 초기값과 같은 값을 채용해 놓으면 좋다(Vdd를 예컨대 1.5 [V]로 설정하는 경우이면, 예컨대 0.75[V]로 설정하면 좋다). 고정 전압 신호 Vrefa의 생성에는 예컨대, 전원 전위 Vdd와 접지 전위 GND의 사이에 마련된 저항의 일부의 전위를 취출하는 수법을 채용하면 좋다.
또는, 고정 전압 신호 Vrefa 대신에 참조 전압 신호 Vref를 NchMOS 트랜지스터 M11의 게이트에 입력하더라도 좋다.
도 6의 경우와 같이, PchMOS 트랜지스터 M2의 전기 특성과 PchMOS 트랜지스터 M10의 전기 특성을 정합시키고, NchMOS 트랜지스터 M9의 전기 특성과 NchMOS 트랜지스터 Ml1의 전기 특성을 정합시키며, 고정 전압 신호 Vrefa의 값을 참조 전압 신호 Vref와 대략 동일한 값으로 놓으면, NchMOS 트랜지스터 M9을 통과하는 미러 전류가 흐르는 경로의 전기 특성과 NchMOS 트랜지스터 M11을 통과하는 미러 전류가 흐르는 경로의 전기 특성을 고정밀도로 정합시킬 수 있다. 이에 따라, 양 미러 전류를 고정밀도로 일치시킬 수 있다.
또한, 고정 전압 신호 Vrefa로 놓아두면, NchMOS 트랜지스터 Ml1를 흐르는 전류를 일정값으로 고정할 수 있다.
그 밖의 점에 대해서는, 실시예 2에 따른 차동 증폭기 내의 바이어스 전압 발생 회로와 동일하기 때문에 설명을 생략한다.
(실시예 5)
본 실시예도 실시예 3과 같이 바이어스 전압 biasn 및 biasp를 함께 발생할 수 있는 차동 증폭기이다. 단, 본 실시예에 있어서는, 도 5이나 도 6의 경우와 같이 바이어스 전압 biasn을 발생시키는 NchMOS 트랜지스터 M4과 달리 커런트 미러 회로를 마련하는 것은 아니고, NchMOS 트랜지스터 M4에 커런트 미러 회로의 역할도 부과한다.
도 8은, 본 실시예에 따른 차동 증폭기 내의 바이어스 전압 발생 회로를 도시하는 도면이다. 도 8에 도시하는 바와 같이 바이어스 전압 발생 회로는, PchMOS 트랜지스터 M1~M3, M10, NchMOS 트랜지스터 M4, M8, M9 및 소정 값의 정전류를 발생하는 전류원 Isw를 포함하고 있다. 또한, 전류원 Isw는, 실시예 1에서 기술한 바와 같이, 예컨대 저항으로 구성하더라도 좋고, 그 외에도, MOS 트랜지스터를 이용 한 자기 바이어스 회로 등으로 구성하더라도 좋다.
PchMOS 트랜지스터 M1~M3, NchMOS 트랜지스터 M4 및 전류원 Isw의 회로 구성은, 도 2의 바이어스 전압 발생 회로의 경우와 완전히 동일하기 때문에, 그 설명은 생략한다. 또한, NchMOS 트랜지스터 M8, M9 및 PchMOS 트랜지스터 M10의 회로 구성은 도 4의 바이어스 전압 발생 회로의 경우와 완전히 동일하기 때문에, 그 설명도 생략한다.
본 실시예의 경우, NchMOS 트랜지스터 M4의 드레인 전위는, 도 1의 차동 증폭 회로의 NchMOS 트랜지스터 NT3n으로의 바이어스 전압 biasn으로서 기능한다. 그와 더불어, NchMOS 트랜지스터 M4 및 M8이 커러트 미러 회로를 구성하여, NchMOS 트랜지스터 M4에 흐른 미러 전류와 대략 동일한 값의 미러 전류를, PchMOS 트랜지스터 M10의 소스-드레인간 및 NchM OS 트랜지스터 M9의 드레인-소스 간에 흘린다. 그리고 PchMOS 트랜지스터 M10의 드레인 전위는, 도 3의 차동 증폭 회로의 PchMOS 트랜지스터 PT3p로의 바이어스 전압 biasp으로서 기능한다.
본 실시예에 의하면, 바이어스 전압 발생 회로는 PchMOS 트랜지스터 M3 및 NchMOS 트랜지스터 M4는 도전형이 반대의 관계로 되어있는 NchMOS 트랜지스터 M9 및 PchMOS 트랜지스터 M10을 구비한다. 따라서 도 8의 바이어스 전압 발생 회로에는, 도 5나 도 6의 경우와 같이 도 1의 차동 증폭 회로의 정전류 회로인 NchMOS 트랜지스터 NT3n에서의 전류값을 일정하게 유지하는 피드백 작용과, 도 3의 차동 증폭 회로의 정전류 회로인 PchMOS 트랜지스터 PT3p에서의 전류값을 일정하게 유지하는 피드백 작용이 있다. 이에 따라, 차동 증폭 회로로의 참조 전압 신호 Vref의 공 통 모드 전압이 변화한 때에도, 차동 증폭 회로 내의 정전류 회로에 있어서의 정전류를 확보 할 수 있는 바이어스 전압 발생 회로 및 차동 증폭기를 실현할 수 있다.
즉, 도 1 및 도 3의 차동 증폭 회로로의 참조 전압 신호 Vref의 공통 모드 전압이 변화했을 때이더라도, 정전류 회로인 NchMOS 트랜지스터 NT3n 및 PchMOS 트랜지스터 PT3p에서의 정전류를 확보할 수 있는 차동 증폭기를 실현할 수 있다.
또한, 본 실시예에 따른 차동 증폭기는, 서로 도전형이 다른 NchMOS 트랜지스터 NT3n 및 PchMOS 트랜지스터 PT3p를 각각 포함하는 도 1 및 도 3의 차동 증폭 회로를 구비하고 있다. 따라서 참조 전압 신호 Vref의 변동에 따라서, NchMOS 트랜지스터 NT3n 및 PchMOS 트랜지스터 PT3p의 한 쪽을 흐르는 정전류에 영향이 있다 해도, 그 다른 쪽을 흐르는 정전류의 안정성은 향상한다.
즉, 도 1 및 도 3의 차동 증폭 회로의 한 쪽의 동작 신뢰성이 예컨대 저하한 경우이더라도, 다른 쪽의 동작 신뢰성이 향상하기 때문에, 참조 전압 신호 Vref의 변동의 경향에 따라서, 보다 동작 신뢰성이 높은 차동 증폭 회로의 신호를 채용하여, 확실히 차동 전압 검출을 할 수 있다.
(변형예)
상기 실시예 1 내지 5에 있어서는, 트랜지스로서 MOS 트랜지스터를 채용했었지만, 이밖에에도 예컨대 바이폴라 트랜지스터 등을 채용하더라도 좋다. 그 경우도 상기와 동일한 효과가 있다.
또한, 도 2의 바이어스 전압 발생 회로에 있어서, PchMOS 트랜지스터 M1~M3 을 모두 NchMOS 트랜지스터로 대체하고, NchMOS 트랜지스터 M4를 PchMOS 트랜지스터로 대체하여, 전원 전위 Vdd와 접지 전위 GND를 교체하여, 전류원 Isw에서 발생하는 정전류가 흐르는 방향을 역으로 하면, 바이어스 전압 biasn을 바이어스 전압 biasp으로서 기능시킬 수 있다.
동일한 것은, 도 4~도 8의 바이어스 전압 발생 회로에도 적합한다.
청구항 1에 기재된 발명에 의하면, 제 1 정전류 발생부에서 발생한 정전류는 제 1 트랜지스터의 상기 제 1 및 제 2 전류 전극간 및 상기 제 2 트랜지스터의 상기 제 1 및 제 2 전류 전극간을 흐른다. 또한, 제 1 트랜지스터의 제어 전극에는, 전압 신호가 입력되고, 제 2 트랜지스터의 제 2 전류 전극에서의 전위는, 제 1 바이어스 전압으로서 기능한다. 이 바이어스 전압 발생 회로에 있어서, 제 1 트랜지스터의 제어 전극에 입력되는 전압 신호로서 차동 증폭기 내의 차동 증폭 회로로의 참조 전압 신호를 채용하여, 제 1 바이어스 전압을, 차동 증폭 회로에 포함되는 정전류 회로로의 바이어스 전압으로서 기능시킨다. 그러면, 참조 전압 신호의 절대값이 변화하면, 제 1 트랜지스터에 있어서의 전압 강하량이 변화하여, 제 1 바이어스 전압을 변화시킬 수 있다. 즉, 이 바이어스 전압 발생 회로에는, 차동 증폭 회로에 포함되는 정전류 회로에 있어서의 전류값을 일정하게 유지하는 피드백 작용이 있다. 따라서 차동 증폭 회로로의 참조 전압 신호의 공통 모드 전압이 변화했을 때이더라도, 차동 증폭 회로 내의 정전류 회로에 있어서의 정전류를 확보할 수 있는 바이어스 전압 발생 회로를 실현할 수 있다.
청구항 2에 기재된 발명에 의하면, 제 1 및 제 2 트랜지스터와는 도전형인 반대 관계로 되어 있는 제 3 및 제 4 트랜지스터를 더 구비한다. 따라서 제 3 및 제 4 트랜지스터에서 제 1 및 제 2 트랜지스터의 경우와 마찬가지로, 제 3 트랜지스터의 제어 전극에 입력되는 전압 신호로서 참조 전압 신호를 채용하고, 제 1 바이어스 전압을 다른 차동 증폭 회로에 포함되는 다른 정전압 회로의 바이어스 전압으로서 기능시키는 것이 가능하다. 즉, 본 청구항에 따른 발명에 의하면, 다른 정전류 회로에서의 전류값을 일정하게 유지하는 피드백 작용이 있다. 따라서 참조 전압 신호의 공통 모드 전압이 변화한 때이더라도, 차동 증폭 회로 내의 정전류 회로에서의 정전류 및 다른 차동 증폭 회로 내의 다른 정전류 회로에서의 정전류를 확보할 수 있는 전압 발생 회로를 실현할 수 있다.
청구항 3에 기재된 발명에 의하면, 청구항 1에 기재된 바이어스 전압 발생 회로와 차동 증폭 회로를 구비한다. 그리고 차동 증폭 회로로의 참조 전압 신호는, 제 1 트랜지스터의 제어 전극에도 입력되어, 제 1 바이어스 전압은 정전류 회로인 제 5 트랜지스터의 제어 전극에 입력된다. 바이어스 전압 발생 회로에는, 차동 증폭 회로에 포함되는 정전류 회로에서의 전류값을 일정하게 유지하는 피드백 작용이 있다. 따라서 차동 증폭 회로로의 참조 전압 신호의 공통 모드 전압이 변환한 때이더라도, 차동 증폭 회로 내의 정전류 회로에서의 정전류를 확보할 수 있는 차동 증폭기를 실현할 수 있다.

Claims (3)

  1. 바이어스 전압 발생 회로로서,
    정전류를 발생시키는 제 1 정전류 발생부와,
    상기 제 1 정전류 발생부를 거쳐서 제 1 전위가 인가되는 제 1 전류 전극과, 제 2 전류 전극과, 제어 전극을 포함하는 제 1 도전형의 제 1 트랜지스터와,
    상기 제 1 전위와는 다른 제 2 전위가 인가되는 제 1 전류 전극과, 상기 제 1 트랜지스터의 상기 제 2 전류 전극에 접속된 제 2 전류 전극과, 상기 제 1 트랜지스터의 상기 제 2 전류 전극에 접속된 제어 전극을 포함하는, 상기 제 1 도전형과는 다른 제 2 도전형의 제 2 트랜지스터
    를 구비하며,
    상기 정전류는, 상기 제 1 트랜지스터의 상기 제 1 및 제 2 전류 전극간 및 상기 제 2 트랜지스터의 상기 제 1 및 제 2 전류 전극간을 흐르고,
    상기 제 1 트랜지스터의 상기 제어 전극에는, 상기 바이어스 전압 발생 회로의 외부로부터 전압 신호가 입력되며,
    상기 제 2 트랜지스터의 상기 제 2 전류 전극에서의 전위는, 제 1 바이어스 전압으로서 기능하는
    바이어스 전압 발생 회로.
  2. 제 1 항에 있어서,
    상기 제 1 전류 발생부에 발생한 상기 정전류와 대략 동일한 값의 다른 정전 류를 발생시키는 제 2 정전류 발생부와,
    상기 제 2 정전류 발생부를 거쳐서 상기 제 2 전위가 인가되는 제 1 전류 전극과, 제 2 전류 전극과, 제어 전극을 포함하는 상기 제 2 도전형의 제 3 트랜지스터와,
    상기 제 1 전위가 인가되는 제 1 전류 전극과, 상기 제 3 트랜지스터의 상기 제 2 전류 전극에 접속된 제 2 전류 전극과, 상기 제 3 트랜지스터의 상기 제 2 전류 전극에 접속된 제어 전극을 포함하는, 상기 제 1 도전형의 제 4 트랜지스터
    를 더 구비하되,
    상기 다른 정전류는, 상기 제 3 트랜지스터의 상기 제 1 및 제 2 전류 전극간 및 상기 제 4 트랜지스터의 상기 제 1 및 제 2 전류 전극간을 흐르고,
    상기 제 3 트랜지스터의 상기 제어 전극에는, 상기 전압 신호가 입력되고,
    상기 제 4 트랜지스터의 상기 제 2 전류 전극에서의 전위는, 제 2 바이어스 전압으로서 기능하는
    바이어스 전압 발생 회로.
  3. 청구항 1에 기재된 바이어스 전압 발생 회로와,
    제 1 및 제 2 전류 전극과 제어 전극을 포함하는 제 5 트랜지스터를 정전류 회로로서 갖는 차동 증폭 회로
    를 구비하되,
    상기 차동 증폭 회로에는, 참조 전압 신호와 입력 전압 신호가 입력되고,
    상기 참조 전압 신호는, 상기 전압 신호로서 상기 제 1 트랜지스터의 상기 제어 전극에도 입력되며,
    상기 제 1 바이어스 전압은, 상기 제 5 트랜지스터의 상기 제어 전극에 입력되는
    차동 증폭기.
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