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KR100555528B1 - Ａｓｇ 박막 액정 표시 장치 패널의 게이트 라인을구동하는 클럭 신호 및 반전 클럭 신호 전압 레벨을제어하는 레벨 쉬프터 회로 및 전압 레벨 제어 방법 - Google Patents

Ａｓｇ 박막 액정 표시 장치 패널의 게이트 라인을구동하는 클럭 신호 및 반전 클럭 신호 전압 레벨을제어하는 레벨 쉬프터 회로 및 전압 레벨 제어 방법 Download PDF

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KR100555528B1
KR100555528B1 KR1020030080190A KR20030080190A KR100555528B1 KR 100555528 B1 KR100555528 B1 KR 100555528B1 KR 1020030080190 A KR1020030080190 A KR 1020030080190A KR 20030080190 A KR20030080190 A KR 20030080190A KR 100555528 B1 KR100555528 B1 KR 100555528B1
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Abstract

ASG(Amorphous Silicon Gate) 박막 액정 표시 장치 패널의 게이트 라인을 구동하는 클럭 신호 및 반전 클럭 신호 전압 레벨을 제어하는 레벨 쉬프터 회로 및 전압 레벨 제어 방법이 개시된다. 본 발명의 실시예에 따른 레벨 쉬프터 회로는 제 1 레벨 쉬프팅부 및 제 2 레벨 쉬프팅부를 구비한다. 제 1 레벨 쉬프팅부는 클럭 활성화 신호에 응답하여 클럭 신호의 전압 레벨이 음의 외부 전압 레벨과 양의 외부 전압 레벨 사이를 스윙하도록 제어하며, 프리차지 클럭 활성화 신호가 활성화되는 동안 상기 클럭 신호의 전압 레벨을 상기 음의 외부 전압 레벨에서 전원 전압 레벨로 상승시키거나 또는 상기 양의 외부 전압 레벨에서 접지 전압 레벨로 하강시킨다. 제 2 레벨 쉬프팅부는 반전 클럭 활성화 신호에 응답하여 반전 클럭 신호의 전압 레벨이 상기 음의 외부 전압 레벨과 상기 양의 외부 전압 레벨 사이를 스윙하도록 제어하며, 반전 프리차지 클럭 활성화 신호가 활성화되는 동안 상기 반전 클럭 신호의 전압 레벨을 상기 음의 외부 전압 레벨에서 상기 전원 전압 레벨로 상승시키거나 또는 상기 양의 외부 전압 레벨에서 상기 접지 전압 레벨로 하강시킨다. 본 발명에 따른 레벨 쉬프터 회로 및 클럭 신호와 반전 클럭 신호의 전압 레벨 제어 방법은 클럭 신호와 반전 클럭 신호의 전압 레벨을 상승시키거나 하강시키는 경우 배터리 전원에서 출력되는 전원 전압이나 접지 전압을 이용함으로써 전압 레벨의 승압 및 강압에 따른 전류 소모를 줄일 수 있는 장점이 있다.

Description

ＡＳＧ 박막 액정 표시 장치 패널의 게이트 라인을 구동하는 클럭 신호 및 반전 클럭 신호 전압 레벨을 제어하는 레벨 쉬프터 회로 및 전압 레벨 제어 방법{Level shifter circuit for controlling voltage level of clock signal and inverted clock signal driving gate line of panel of Amorphous Silicon Gate Thin Film Transistor Liquid crystal Display}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 ASG(Amorphous Silicon Gate) 패널(Panel)의 구조를 설명하는 도면이다.
도 2는 도 1의 게이트 드라이버의 구조를 설명하는 도면이다.
도 3은 도 2의 게이트 드라이버를 구동하기 위한 신호들을 발생하는 레벨 쉬프터 회로이다.
도 4는 본 발명의 실시예에 따른 레벨 쉬프터 회로를 나타내는 회로도이다.
도 5는 도 4의 레벨 쉬프터 회로의 동작을 설명하는 동작 타이밍도이다.
도 6은 도 4의 클럭 신호 또는 반전 클럭 신호의 전압 레벨의 변동을 설명하는 도면이다.
도 7은 클럭 신호의 전압 레벨 제어 방법을 설명하는 플로우 차트이다.
도 8은 반전 클럭 신호의 전압 레벨 제어 방법을 설명하는 플로우 차트이다.
본 발명은 레벨 쉬프터 회로에 관한 것으로서 특히 액정 표시 장치의 패널의 게이트 라인의 구동을 위한 클럭 신호와 반전 클럭 신호의 전압 레벨을 제어하는 레벨 쉬프터 회로에 관한 것이다.
일반적으로 이동 통신 단말기 등 휴대용 디스플레이 장치에 적용되는 소형 박막 트랜지스터형 액정 표시 장치(TFT-LCD)는 소스 라인(source line) 구동을 위한 소스 드라이버(source driver), 게이트 라인(gate line) 구동을 위한 게이트 드라이버(gate driver) 그리고 차지 펌프(charge pump) 방식을 이용하여 패널(panel) 및 각 구동 드라이버의 전원 전압을 공급하는 파워 집적 회로(Power Integrated Circuit)를 구비한다.
도 1은 ASG(Amorphous Silicon Gate) 패널(Panel)의 구조를 설명하는 도면이다.
도 2는 도 1의 게이트 드라이버의 구조를 설명하는 도면이다.
도 1을 참조하면, ASG(Amorphous Silicon Gate) 패널(Panel)(100)은 게이트 라인(Gate line) 구동을 위한 게이트 드라이버(110)를 비정형 실리콘 유리판(amorphous silicon Gate)에 내장한다. 그럼으로써 패널(100) 외부의 부품 감소에 의한 원가 절감 효과를 얻을 수 있다.
도 2를 참조하면, ASG(Amorphous Silicon Gate) 패널(100)의 게이트 드라이버(110)는 클럭 신호(CKV)와 반전 클럭 신호(CKVB)에 응답하여 게이트 라인(G1, G2, G3, G4)을 순차적으로 턴 온 시키기 위한 복수 개의 쉬프트 레지스터들(SR1, SR2, SR3, SR4)을 구비한다.
스타트 펄스(STV)가 제 1 쉬프트 레지스터(SR1)를 구동시키면, 제 1 쉬프트 레지스터(SR1)는 클럭 신호(CKV)에 응답하여 제 1 게이트 라인(G1)을 턴 온 시킨다. 턴 온 된 제 1 게이트 라인(G1)은 제 2 쉬프트 레지스터(SR2)를 구동시키고 제 2 쉬프트 레지스터(SR2)는 반전 클럭 신호(CKVB)에 응답하여 제 2 게이트 라인(G2)을 턴 온 시킨다.
턴 온 된 제 2 게이트 라인(G2)은 제 3 쉬프트 레지스터(SR3)를 구동시킴과 동시에 제 1 쉬프트 레지스터(SR1)를 턴 오프 시킨다. 이와 같은 방식으로 게이트 라인들(G1, G2, G3, G4)이 순차적으로 턴 온 된다.
제 1 쉬프트 레지스터(SR1), 제 3 쉬프트 레지스터(SR3) 등의 홀수 번째 쉬프트 레지스터들은 클럭 신호(CKV)에 동기 되어 구동되고 제 2 쉬프트 레지스터(SR2), 제 4 쉬프트 레지스터(SR4) 등의 짝수 번째 쉬프트 레지스터들은 반전 클럭 신호(CKVB)에 동기 되어 구동된다. 게이트 라인들(G1, G2, G3, G4)을 턴 온 시키는 속도를 빠르게 하기 위함이다.
일반적인 액정 표시 장치의 게이트 드라이버는 패널 외부의 구동 드라이버에 장착된다. 그리고 게이트 드라이버의 쉬프트 레지스터들을 구동하기 위한 전압을 발생하기 위하여 쉬프트 레지스터들의 수와 동일한 수의 레벨 쉬프터 회로들을 구 비한다.
그러나, ASG(Amorphous Silicon Gate) 패널(100)은 도 1에 도시된 것과 같이 게이트 드라이버(110)를 패널(100)에 내장하는 방식이다. 따라서 게이트 드라이버(110)에 이용되는 클럭 신호(CKV), 반전 클럭 신호(CKVB) 및 스타트 펄스(STV)를 게이트 드라이버(110)로 공급하고 클럭 신호(CKV), 반전 클럭 신호(CKVB) 및 스타트 펄스(STV)의 전압 레벨을 제어하는 레벨 쉬프터 회로(미도시)는 패널(100) 외부의 구동 드라이버(미도시)에 장착된다.
또한 종래에는 쉬프트 레지스터들의 수와 동일한 수의 레벨 쉬프터 회로가 필요하였으나 ASG(Amorphous Silicon Gate) 패널(100)을 구동하는 구동 드라이버(미도시)에는 클럭 신호(CKV), 반전 클럭 신호(CKVB) 및 스타트 펄스(STV)를 공급하는 3개의 레벨 쉬프터 만 내장된다.
도 3은 도 2의 게이트 드라이버를 구동하기 위한 신호들을 발생하는 레벨 쉬프터 회로이다.
도 3을 참조하면, 레벨 쉬프터 회로(300)는 제 1 레벨 쉬프팅부(310), 제 2 레벨 쉬프팅부(320) 및 제 3 레벨 쉬프팅부(LS1)를 구비한다.
제 1 레벨 쉬프팅부(310)는 클럭 활성화 신호(CL)에 응답하여 클럭 신호(CKV)를 발생하고, 제 2 레벨 쉬프팅부(320)는 반전 클럭 활성화 신호(SFTCLK)에 응답하여 반전 클럭 신호(CKVB)를 발생하고, 제 3 레벨 쉬프팅부(LS1)는 프레임 구동 신호(FLM)에 응답하여 스타트 펄스(STV)를 발생한다.
제 1 내지 제 3 레벨 쉬프팅부(410, 320, LS1)는 선택 신호(GLS)를 수신한 다. 도 3에 도시되지는 아니하였으나 도 3의 레벨 쉬프터 회로(300)는 구동 드라이버(미도시)와 패널의 위치를 고려하여 구동 드라이버(미도시)의 내부의 두 곳에 장착된다.
선택 신호(GLS)는 구동 드라이버(미도시) 내부에 장착된 두 개중의 하나의 레벨 쉬프터 회로를 선택하는 신호이다. 따라서 도 3의 레벨 쉬프터 회로(300)는 선택 신호(GLS)가 하이 레벨인 경우에 동작된다.
제 1 레벨 쉬프팅부(310)의 레벨 쉬프팅 로직(LS2)은 클럭 활성화 신호(CL)의 전압 레벨을 증폭시킨다. 또한 레벨 쉬프팅 로직(LS2)은 클럭 활성화 신호(CL)의 논리 레벨을 반전시켜 출력한다.
클럭 활성화 신호(CL)가 하이 레벨인 경우, 레벨 쉬프팅 로직(LS2) 및 인버터들(INV1, INV2)은 클럭 활성화 신호(CL)를 로우 레벨로 출력한다. 그러면 제 1 트랜지스터(TR1)가 턴 온 되고 제 2 트랜지스터(TR2)는 턴 오프 된다.
따라서, 클럭 신호(CKV)의 전압 레벨은 양의 외부 전압(VGH) 레벨로 상승된다. 반대로 클럭 활성화 신호(CL)가 로우 레벨인 경우, 그러면 제 2 트랜지스터(TR2)가 턴 온 되고 제 1 트랜지스터(TR1)는 턴 오프 된다. 따라서, 클럭 신호(CKV)의 전압 레벨은 음의 외부 전압(VGOFFOUT) 레벨로 하강된다.
이와 같이 클럭 활성화 신호(CL)는 제 1 레벨 쉬프팅부(310)에 의해서 양의 외부 전압(VGH)의 전압 레벨과 음의 외부 전압(VGOFFOUT)의 전압 레벨사이를 스윙하는 클럭 신호(CKV)로서 출력된다.
제 2 레벨 쉬프팅부(320)는 반전 클럭 활성화 신호(SFTCLK)를 수신하여 양의 외부 전압(VGH)의 전압 레벨과 음의 외부 전압(VGOFFOUT)의 전압 레벨사이를 스윙하는 반전 클럭 신호(CKVB)를 출력한다.
그런데, ASG(Amorphous Silicon Gate) 패널(100)의 게이트 드라이버(110)가 장착되는 비정형 실리콘(amorphous silicon)은 모빌리티(mobility)가 낮고 온/오프(on/off) 특성이 나쁘기 때문에 게이트 드라이버(110)를 구동하기 위해서는 클럭 신호(CKV), 반전 클럭 신호(CKVB) 및 스타트 펄스(STV)가 -10V에서 +15V의 넓은 출력 범위(range)를 가지도록 하는 레벨 쉬프터 회로가 필요하다.
이 경우, 이동통신 단말기 등의 휴대용 디스플레이 장치의 특성상 -10V에서 +15V의 전압 레벨은 차지 펌프 회로를 이용하여 배터리(battery) 전원을 승압 및 강압하여 생성한다.
레벨 쉬프터 회로(300)를 이용하여 발생된 전압을 게이트 라인의 구동을 위해 사용하면 전류 소모는 레벨 쉬프터 회로(300)에서 승압 및 강압된 비율과 레벨 쉬프터 회로(300)의 출력 범위에 비례하여 증가된다.
ASG(Amorphous Silicon Gate) 패널(100)의 게이트 드라이버(110)를 구동하기 위하여 구동 드라이버(미도시)에 장착되는 레벨 쉬프터 회로(300)가 소비하는 전류 량은 I= C(게이트 라인의 부하) * V(레벨 쉬프터의 출력 전압의 범위(Swing range)) * f(동작 주파수)에 의해 결정된다.
예를 들어 15V의 양의 외부 전압(VGH) 레벨을 가지는 클럭 신호(CKV)를 만들기 위해서는 배터리 전압이 2.5V인 경우 차지 펌프(chrage pump) 회로를 이용하여 2.5V의 전압 레벨을 6배 승압 하는 것이 필요하다.
그러면 음의 외부 전압(VGOFFOUT) 레벨에서 양의 외부 전압(VGH) 레벨로 클럭 신호(CKV)의 전압 레벨을 끌어올리는 경우 소비되는 전류량은 결국 배터리 전원에 6배의 부담을 주게되는 문제가 있다.
즉, 종래와 달리 클럭 신호(CKV)와 반전 클럭 신호(CKVB)를 발생시키는 레벨 쉬프터 회로(300)의 제 1 레벨 쉬프팅부(310) 및 제 2 레벨 쉬프팅부(320)로 ASG(Amorphous Silicon Gate) 패널(100)의 전체의 게이트 라인을 구동하므로 레벨 쉬프터 회로(300)의 전류 소모가 급격히 증가되는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는 일정 시간동안 배터리 전압을 이용하여 클럭 신호 및 반전 클럭 신호의 전압 레벨을 승압 하거나 강압함으로써 소비 전류를 줄일 수 있는 레벨 쉬프터 회로를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 일정 시간동안 배터리 전압을 이용하여 클럭 신호 및 반전 클럭 신호의 전압 레벨을 승압 하거나 강압함으로써 소비 전류를 줄일 수 있는 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 레벨 쉬프터 회로는 제 1 레벨 쉬프팅부 및 제 2 레벨 쉬프팅부를 구비한다.
제 1 레벨 쉬프팅부는 클럭 활성화 신호에 응답하여 클럭 신호의 전압 레벨이 음의 외부 전압 레벨과 양의 외부 전압 레벨 사이를 스윙하도록 제어하며, 프리차지 클럭 활성화 신호가 활성화되는 동안 상기 클럭 신호의 전압 레벨을 상기 음 의 외부 전압 레벨에서 전원 전압 레벨로 상승시키거나 또는 상기 양의 외부 전압 레벨에서 접지 전압 레벨로 하강시킨다.
제 2 레벨 쉬프팅부는 반전 클럭 활성화 신호에 응답하여 반전 클럭 신호의 전압 레벨이 상기 음의 외부 전압 레벨과 상기 양의 외부 전압 레벨 사이를 스윙하도록 제어하며, 반전 프리차지 클럭 활성화 신호가 활성화되는 동안 상기 반전 클럭 신호의 전압 레벨을 상기 음의 외부 전압 레벨에서 상기 전원 전압 레벨로 상승시키거나 또는 상기 양의 외부 전압 레벨에서 상기 접지 전압 레벨로 하강시킨다.
상기 프리차지 클럭 활성화 신호는 상기 클럭 활성화 신호의 상승 에지로부터 일정한 시간동안 그리고 하강 에지로부터 일정한 시간동안 활성화된다. 상기 반전 프리차지 클럭 활성화 신호는 상기 반전 클럭 활성화 신호의 상승 에지로부터 일정한 시간동안 그리고 하강 에지로부터 일정한 시간동안 활성화된다.
상기 제 1 레벨 쉬프팅 부는 제 1 프리차지 제어부, 제 1 레벨 제어부 및 제 1 제어 로직을 구비한다.
제 1 프리차지 제어부는 제 1 프리차지 제어 신호 및 제 2 프리차지 제어 신호에 응답하여 상기 클럭 신호의 전압 레벨을 상기 음의 외부 전압 레벨에서 상기 전원 전압 레벨로 상승시키거나 또는 상기 양의 외부 전압 레벨에서 상기 접지 전압 레벨로 하강시킨다.
제 1 레벨 제어부는 제 1 레벨 제어 신호 및 제 2 레벨 제어 신호에 응답하여 상기 클럭 신호의 전압 레벨을 상기 전원 전압 레벨에서 상기 양의 외부 전압 레벨로 상승시키거나 또는 상기 접지 전압 레벨에서 상기 음의 외부 전압 레벨로 하강시킨다.
제 1 제어 로직은 상기 클럭 활성화 신호, 상기 프리차지 클럭 활성화 신호 및 프리차지 동작 신호에 응답하여 상기 제 1 및 제 2 프리차지 제어 신호, 상기 제 1 및 제 2 레벨 제어 신호를 출력한다.
상기 프리차지 동작 신호가 활성화되는 경우에만 상기 제 1 프리차지 제어부가 동작한다.
상기 제 1 프리차지 제어부는 제 1 프리차지 트랜지스터 및 제 2 프리차지 트랜지스터를 구비한다.
제 1 프리차지 트랜지스터는 상기 전원 전압에 제 1 단이 연결되고 상기 제 1 프리차지 제어 신호가 게이트로 연결되고 제 1 노드에 제 2단이 연결된다. 제 2 프리차지 트랜지스터는 상기 제 1 노드에 제 1 단이 연결되고 상기 제 2 프리차지 제어 신호가 게이트로 연결되고 상기 접지 전압에 제 2단이 연결된다. 상기 제 1 노드로부터 상기 클럭 신호가 출력된다.
상기 제 1 레벨 제어부는 제 1 레벨 트랜지스터 및 제 2 레벨 트랜지스터를 구비한다.
제 1 레벨 트랜지스터는 상기 양의 외부 전압에 제 1단이 연결되고 상기 제 1 레벨 제어 신호가 게이트로 연결되고 제 1 노드에 제 2 단이 연결된다. 제 2 레벨 트랜지스터는 상기 제 1 노드에 제 1 단이 연결되고 상기 제 2 레벨 제어 신호가 게이트로 연결되고 상기 음의 외부 전압에 제 2단이 연결된다. 상기 제 1 노드로부터 상기 클럭 신호가 출력된다.
제 1 제어 로직은 상기 프리차지 동작 신호가 활성화되고 상기 프리차지 클럭 활성화 신호가 활성화되면 상기 제 1 및 제 2 레벨 제어 신호를 발생하여 상기 제 1 레벨 제어부를 턴 오프 시키고, 상기 제 1 및 제 2 프리차지 제어 신호를 발생하여 상기 클럭 신호의 전압 레벨을 제어한다.
그리고, 제 1 제어 로직은 또한 상기 프리차지 클럭 활성화 신호가 비활성화 되면 상기 제 1 및 제 2 프리차지 제어 신호를 발생하여 상기 제 1 프리차지 제어부를 턴 오프 시키고, 상기 제 1 및 제 2 레벨 제어 신호를 발생하여 상기 클럭 신호의 전압 레벨을 제어한다.
상기 제 2 레벨 쉬프팅부는 제 2 프리차지 제어부, 제 2 레벨 제어부 및 제 2 제어 로직을 구비한다.
제 2 프리차지 제어부는 제 3 프리차지 제어 신호 및 제 4 프리차지 제어 신호에 응답하여 상기 반전 클럭 신호의 전압 레벨을 상기 음의 외부 전압 레벨에서 상기 전원 전압 레벨로 상승시키거나 또는 상기 양의 외부 전압 레벨에서 상기 접지 전압 레벨로 하강시킨다.
제 2 레벨 제어부는 제 3 레벨 제어 신호 및 제 4 레벨 제어 신호에 응답하여 상기 반전 클럭 신호의 전압 레벨을 상기 전원 전압 레벨에서 상기 양의 외부 전압 레벨로 상승시키거나 또는 상기 접지 전압 레벨에서 상기 음의 외부 전압 레벨로 하강시킨다.
제 2 제어 로직은 상기 반전 클럭 활성화 신호, 상기 반전 프리차지 클럭 활성화 신호 및 상기 프리차지 동작 신호에 응답하여 상기 제 3 및 제 4 프리차지 제 어 신호, 상기 제 3 및 제 4 레벨 제어 신호를 출력한다.
상기 프리차지 동작 신호가 활성화되는 경우에만 상기 제 2 프리차지 제어부가 동작한다.
상기 제 2 프리차지 제어부는 제 3 프리차지 트랜지스터 및 제 4 프리차지 트랜지스터를 구비한다.
제 3 프리차지 트랜지스터는 상기 전원 전압에 제 1 단이 연결되고 상기 제 3 프리차지 제어 신호가 게이트로 연결되고 제 2 노드에 제 2단이 연결된다. 제 4 프리차지 트랜지스터는 상기 제 2 노드에 제 1 단이 연결되고 상기 제 4프리차지 제어 신호가 게이트로 연결되고 상기 접지 전압에 제 2단이 연결된다. 상기 제 2 노드로부터 상기 반전 클럭 신호가 출력된다.
상기 제 2 레벨 제어부는 제 3 레벨 트랜지스터 및 제 4 레벨 트랜지스터를 구비한다.
제 3 레벨 트랜지스터는 상기 양의 외부 전압에 제 1단이 연결되고 상기 제 3 레벨 제어 신호가 게이트로 연결되고 제 2 노드에 제 2 단이 연결된다. 제 4 레벨 트랜지스터는 상기 제 2 노드에 제 1 단이 연결되고 상기 제 4 레벨 제어 신호가 게이트로 연결되고 상기 음의 외부 전압에 제 2단이 연결된다. 상기 제 2 노드로부터 상기 반전 클럭 신호가 출력된다.
제 2 제어 로직은 상기 프리차지 동작 신호가 활성화되고 상기 반전 프리차지 클럭 활성화 신호가 활성화되면 상기 제 3 및 제 4 레벨 제어 신호를 발생하여 상기 제 2 레벨 제어부를 턴 오프 시키고, 상기 제 3 및 제 4 프리차지 제어 신호 를 발생하여 상기 반전 클럭 신호의 전압 레벨을 제어한다.
제 2 제어 로직은 또한 상기 반전 프리차지 클럭 활성화 신호가 비활성화 되면 상기 제 3 및 제 4 프리차지 제어 신호를 발생하여 상기 제 2 프리차지 제어부를 턴 오프 시키고, 상기 제 3 및 제 4 레벨 제어 신호를 발생하여 상기 반전 클럭 신호의 전압 레벨을 제어한다.
상기 제 1 레벨 쉬프팅부 및 상기 제 2 레벨 쉬프팅부는 선택 신호를 더 수신하고, 상기 선택 신호가 활성화되어야 동작된다.
상기 레벨 쉬프터 회로는 상기 선택 신호 및 프레임 구동 신호에 응답하여 하나의 프레임 마다 활성화되는 스타트 펄스를 발생하고, 상기 스타트 펄스의 전압 레벨이 상기 음의 외부 전압 레벨과 상기 양의 외부 전압 레벨 사이를 스윙하도록 제어하는 제 3 레벨 쉬프팅부를 더 구비한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 액정 패널을 구동하는 게이트 드라이버의 클럭 신호의 전압 레벨을 제어하는 방법은
클럭 활성화 신호를 수신하고 상기 클럭 활성화 신호가 제 1 레벨인지 제 2 레벨인지를 판단하는 단계, 상기 클럭 활성화 신호가 제 1 레벨인 경우, 프리차지 클럭 활성화 신호가 활성화되는지를 판단하는 단계, 상기 프리차지 클럭 활성화 신호가 활성화되면 상기 클럭 신호의 전압 레벨을 음의 외부 전압 레벨에서 전원 전압 레벨로 상승시키는 단계, 상기 프리차지 클럭 활성화 신호가 비활성화되면 상기 클럭 신호의 전압 레벨을 상기 전원 전압 레벨에서 양의 외부 전압 레벨로 상승시키는 단계, 상기 클럭 활성화 신호가 제 2 레벨인 경우, 상기 프리차지 클럭 활성 화 신호가 활성화되는지를 판단하는 단계, 상기 프리차지 클럭 활성화 신호가 활성화되면 상기 클럭 신호의 전압 레벨을 상기 양의 외부 전압 레벨에서 접지 전압 레벨로 하강시키는 단계 및 상기 프리차지 클럭 활성화 신호가 비활성화되면 상기 클럭 신호의 전압 레벨을 상기 접지 전압 레벨에서 상기 음의 외부 전압 레벨로 하강시키는 단계를 구비한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 액정 패널을 구동하는 게이트 드라이버의 반전 클럭 신호의 전압 레벨을 제어하는 방법은 반전 클럭 활성화 신호를 수신하고 상기 반전 클럭 활성화 신호가 제 1 레벨인지 제 2 레벨인지를 판단하는 단계, 상기 반전 클럭 활성화 신호가 제 1 레벨인 경우, 반전 프리차지 클럭 활성화 신호가 활성화되는지를 판단하는 단계, 상기 반전 프리차지 클럭 활성화 신호가 활성화되면 상기 반전 클럭 신호의 전압 레벨을 음의 외부 전압 레벨에서 전원 전압 레벨로 상승시키는 단계, 상기 반전 프리차지 클럭 활성화 신호가 비활성화되면 상기 반전 클럭 신호의 전압 레벨을 상기 전원 전압 레벨에서 양의 외부 전압 레벨로 상승시키는 단계, 상기 반전 클럭 활성화 신호가 제 2 레벨인 경우, 상기 반전 프리차지 클럭 활성화 신호가 활성화되는지를 판단하는 단계, 상기 반전 프리차지 클럭 활성화 신호가 활성화되면 상기 반전 클럭 신호의 전압 레벨을 상기 양의 외부 전압 레벨에서 접지 전압 레벨로 하강시키는 단계 및 상기 반전 프리차지 클럭 활성화 신호가 비활성화되면 상기 반전 클럭 신호의 전압 레벨을 상기 접지 전압 레벨에서 상기 음의 외부 전압 레벨로 하강시키는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 실시예에 따른 레벨 쉬프터 회로를 나타내는 회로도이다.
도 5는 도 4의 레벨 쉬프터 회로의 동작을 설명하는 동작 타이밍도이다.
도 6은 도 4의 클럭 신호 또는 반전 클럭 신호의 전압 레벨의 변동을 설명하는 도면이다.
도 4를 참조하면, 본 발명의 실시예에 따른 레벨 쉬프터 회로(400)는 제 1 레벨 쉬프팅부(410) 및 제 2 레벨 쉬프팅부(440)를 구비한다.
제 1 레벨 쉬프팅부(410)는 클럭 활성화 신호(CL)에 응답하여 클럭 신호(CKV)의 전압 레벨이 음의 외부 전압(VGOFFOUT) 레벨과 양의 외부 전압(VGH) 레벨 사이를 스윙하도록 제어한다.
또한, 제 1 레벨 쉬프팅부(410)는 프리차지 클럭 활성화 신호(PRD_CL)가 활성화되는 동안 클럭 신호(CKV)의 전압 레벨을 음의 외부 전압(VGOFFOUT) 레벨에서 전원 전압(VCI) 레벨로 상승시키거나 또는 양의 외부 전압(VGH) 레벨에서 접지 전압(GND) 레벨로 하강시킨다.
제 2 레벨 쉬프팅부(440)는 반전 클럭 활성화 신호(SFTCLK)에 응답하여 반전 클럭 신호(CKVB)의 전압 레벨이 음의 외부 전압(VGOFFOUT) 레벨과 양의 외부 전압(VGH) 레벨 사이를 스윙하도록 제어한다.
또한, 제 2 레벨 쉬프팅부(440)는 반전 프리차지 클럭 활성화 신호(PRD_SFTCLK)가 활성화되는 동안 반전 클럭 신호(CKVB)의 전압 레벨을 음의 외부 전압(VGOFFOUT) 레벨에서 전원 전압(VCI) 레벨로 상승시키거나 또는 양의 외부 전압(VGH) 레벨에서 접지 전압(GND) 레벨로 하강시킨다.
프리차지 클럭 활성화 신호(PRD_CL)는 클럭 활성화 신호(CL)의 상승 에지로부터 일정한 시간동안 그리고 하강 에지로부터 일정한 시간동안 활성화된다. 반전 프리차지 클럭 활성화 신호(PRD_SFTCLK)는 반전 클럭 활성화 신호(SFTCLK)의 상승 에지로부터 일정한 시간동안 그리고 하강 에지로부터 일정한 시간동안 활성화된다.
도 7은 클럭 신호의 전압 레벨 제어 방법을 설명하는 플로우 차트이다.
도 8은 반전 클럭 신호의 전압 레벨 제어 방법을 설명하는 플로우 차트이다.
이하, 도 4 내지 조 8을 참조하여 본 발명의 실시예에 따른 레벨 쉬프터 회로의 동작과 클럭 신호 및 반전 클럭 신호의 전압 레벨 제어 방법이 상세히 설명된다.
클럭 신호(CKV)의 전압 레벨을 제어하는 제 1 레벨 쉬프팅부(410)의 동작을 설명한다. 클럭 신호(CKV)의 전압 레벨이 음의 외부 전압(VGOFFOUT)의 전압 레벨과 동일하다고 가정한다. 클럭 활성화 신호(CL)의 논리 레벨이 제 1 레벨인지를 판단한다.(710 단계)
여기서 제 1 레벨은 설명의 편의상 하이 레벨이라고 설정한다. 그러나, 제 1 레벨이 로우 레벨도 될 수 있음은 당업자에게는 자명하다.
제 1 레벨 쉬프팅부(410), 제 2 레벨 쉬프팅부(440) 및 제 3 레벨 쉬프팅(475)는 선택 신호(GLS)를 수신하고 선택 신호(GLS)가 활성화되어야 동작된다. 즉, 선택 신호(GLS)가 하이 레벨인 경우에만 제 1 레벨 쉬프팅부(410), 제 2 레벨 쉬프팅부(440) 및 제 3 레벨 쉬프팅부(475)가 동작된다.
클럭 활성화 신호(CL)가 제 1 레벨이면 프리차지 클럭 활성화 신호(PRD_CL)가 활성화되는지를 판단한다.(720 단계)
도 5를 참조하면, 프리차지 클럭 활성화 신호(PRD_CL)는 클럭 활성화 신호(CL)의 상승 에지로부터 일정한 시간동안 그리고 하강 에지로부터 일정한 시간동안 활성화되는 신호이다.
프리차지 클럭 활성화 신호(PRD_CL)는 로우 레벨일 경우 활성화되고 하이 레벨일 경우 비활성화 된다. 프리차지 클럭 활성화 신호(PRD_CL)가 활성화되는 시간(T1)은 레벨 쉬프터 회로(400)의 설계자가 설정할 수 있다.
프리차지 클럭 활성화 신호(PRD_CL)가 활성화되는 동안 제 1 레벨 쉬프팅부(410)의 제 1 프리차지 제어부(420)가 동작되고 제 1 레벨 제어부(425)는 동작되지 아니한다. 즉, 프리차지 클럭 활성화 신호(PRD_CL)는 제 1 프리차지 제어부(420)를 턴 온 시키고 제 1 레벨 제어부(425)를 턴 오프 시키는 신호이다.
프리차지 동작 신호(PRDON)는 프리차지 클럭 활성화 신호(PRD_CL)와 함께 제 1 프리차지 제어부(420)를 턴 온 시키는 신호이다. 도 5와 같이 프리차지 동작 신호(PRDON)가 하이 레벨이고 프리차지 클럭 활성화 신호(PRD_CL) 로우 레벨이면 제 1 프리차지 제어부(420)가 동작할 수 있다.
그러나, 프리차지 동작 신호(PRDON)가 로우 레벨이면 프리차지 클럭 활성화 신호(PRD_CL)가 로우 레벨이어도 제 1 프리차지 제어부(420)는 동작하지 않는다.
도 5에서와 같이, 제 1 레벨 쉬프팅부(410)를 선택하는 선택 신호(GLS)가 하이 레벨이고 프리차지 동작 신호(PRDON)가 하이 레벨이며 클럭 활성화 신호(CL)가 하이 레벨이라고 가정한다.
그러면 클럭 활성화 신호(CL)의 상승 에지에 동기 되어 프리차지 클럭 활성화 신호(PRD_CL)는 로우 레벨로 활성화된다.
그러면 인버터들(IV11, IV12, IV13)과 낸드 게이트들(NAND11, NAND12)에 의하여 인버터(IV13)의 출력은 하이 레벨이 되며 제 2 레벨 쉬프팅 로직(438)으로 인가된다.
제 2 레벨 쉬프팅 로직(438)은 입력되는 신호의 전압 레벨을 증폭시켜 출력한다. 또한 제 2 레벨 쉬프팅 로직(438)은 입력되는 신호의 논리 레벨을 반전시켜 출력한다. 따라서 제 2 레벨 쉬프팅 로직(438)은 로우 레벨의 신호를 출력한다.
그러면 인버터(IV15)의 출력은 로우 레벨이 되고 인버터(IV16)의 출력은 하이 레벨이 된다.
제 1 레벨 쉬프팅 로직(435)은 선택 신호(GLS)에 응답하여 턴 온 되고 클럭 활성화 신호(CL)가 하이 레벨로 입력되면 클럭 활성화 신호(CL)의 전압 레벨을 증폭시키고 또한 클럭 활성화 신호(CL)의 논리 레벨을 반전시켜 로우 레벨의 신호를 출력한다. 그러면, 인버터(IV17)는 하이 레벨의 신호를 출력한다.
낸드 게이트(NAND14)로 입력되는 신호는 인버터(IV17)에서 출력되는 하이 레벨의 신호와 인버터(IV15)에서 출력되는 로우 레벨의 신호이므로 낸드 게이트(NAND14)는 하이 레벨의 제 1 레벨 제어 신호(CTRL1)를 출력한다.
노아 게이트(NOR11)로 입력되는 신호는 인버터(IV17)에서 출력되는 하이 레벨의 신호와 인버터(IV16)에서 출력되는 하이 레벨의 신호이므로 노아 게이트(NOR11)는 로우 레벨의 제 2 레벨 제어 신호(CTRL2)를 출력한다.
제 1 레벨 제어부(425)는 제 1 레벨 트랜지스터(TR1) 및 제 2 레벨 트랜지스터(TR2)를 구비한다.
제 1 레벨 트랜지스터(TR1)는 양의 외부 전압(VGH)에 제 1단이 연결되고 제 1 레벨 제어 신호(CTRL1)가 게이트로 연결되고 제 1 노드(N1)에 제 2 단이 연결된다. 제 2 레벨 트랜지스터(TR2)는 제 1 노드(N1)에 제 1 단이 연결되고 제 2 레벨 제어 신호(CTRL2)가 게이트로 연결되고 음의 외부 전압(VGOFFOUT)에 제 2단이 연결된다. 제 1 노드(N1)로부터 클럭 신호(CKV)가 출력된다.
하이 레벨의 제 1 레벨 제어 신호(CTRL1)와 로우 레벨의 제 2 레벨 제어 신호(CTRL2)에 의해서 제 1 레벨 제어부(425)의 제 1 레벨 트랜지스터(TR1) 및 제 2 레벨 트랜지스터(TR2)는 턴 오프 된다.
낸드 게이트(NAND13)로 입력되는 신호는 인버터(IV17)에서 출력되는 하이 레벨의 신호와 인버터(IV16)에서 출력되는 하이 레벨의 신호이므로 낸드 게이트(NAND13)는 로우 레벨의 제 1 프리차지 제어 신호(PCTRL1)를 출력한다.
노아 게이트(NOR12)로 입력되는 신호는 인버터(IV17)에서 출력되는 하이 레 벨의 신호와 인버터(IV15)에서 출력되는 로우 레벨의 신호이므로 노아 게이트(NOR12)는 로우 레벨의 제 2 프리차지 제어 신호(PCTRL2)를 출력한다.
제 1 프리차지 제어부(420)는 제 1 프리차지 트랜지스터(PTR1) 및 제 2 프리차지 트랜지스터(PTR2)를 구비한다.
제 1 프리차지 트랜지스터(PTR1)는 전원 전압(VCI)에 제 1 단이 연결되고 제 1 프리차지 제어 신호(PCTRL1)가 게이트로 연결되고 제 1 노드(N1)에 제 2단이 연결된다. 제 2 프리차지 트랜지스터(PTR2)는 제 1 노드(N1)에 제 1 단이 연결되고 제 2 프리차지 제어 신호(PCTRL2)가 게이트로 연결되고 접지 전압(GND)에 제 2단이 연결된다. 제 1 노드(N1)로부터 클럭 신호(CKV)가 출력된다.
로우 레벨의 제 1 프리차지 제어 신호(PCTRL1)와 로우 레벨의 제 2 프리차지 제어 신호(PCTRL2)에 의해서 제 1 프리차지 제어부(420)의 제 1 프리차지 트랜지스터(PTR1)는 턴 온 되고 제 2 프리차지 트랜지스터(PTR2)는 턴 오프 된다.
따라서, 제 1 레벨 쉬프팅부(410)는 프리차지 클럭 활성화 신호(PRD_CL)가 활성화되는 동안(T1) 클럭 신호(CKV)의 전압 레벨을 음의 외부 전압(VGOFFOUT) 레벨에서 전원 전압(VCI) 레벨로 상승시킨다.(730 단계) 여기서 전원 전압(VCI)은 레벨 쉬프터 회로(400)의 외부에서 인가되는 전압이며 양의 외부 전압(VGH)의 전압 레벨보다 낮은 전압 레벨을 가진다.
클럭 활성화 신호(CL), 선택 신호(GLS) 및 프리차지 동작 신호(PRDON)의 논리 레벨은 변화되지 아니하고 프리차지 클럭 활성화 신호(PRD_CL)가 로우 레벨에서 하이 레벨로 전환되면 낸드 게이트(NAND13)로 입력되는 신호는 인버터(IV17)에서 출력되는 하이 레벨의 신호와 인버터(IV16)에서 출력되는 로우 레벨의 신호이므로 낸드 게이트(NAND13)는 하이 레벨의 제 1 프리차지 제어 신호(PCTRL1)를 출력한다.
노아 게이트(NOR12)로 입력되는 신호는 인버터(IV17)에서 출력되는 하이 레벨의 신호와 인버터(IV15)에서 출력되는 하이 레벨의 신호이므로 노아 게이트(NOR12)는 로우 레벨의 제 2 프리차지 제어 신호(PCTRL2)를 출력한다.
하이 레벨의 제 1 프리차지 제어 신호(PCTRL1)와 로우 레벨의 제 2 프리차지 제어 신호(PCTRL2)에 의해서 제 1 프리차지 제어부(420)의 제 1 프리차지 트랜지스터(PTR1)와 제 2 프리차지 트랜지스터(PTR2)는 턴 오프 된다.
낸드 게이트(NAND14)로 입력되는 신호는 인버터(IV17)에서 출력되는 하이 레벨의 신호와 인버터(IV15)에서 출력되는 하이 레벨의 신호이므로 낸드 게이트(NAND14)는 로우 레벨의 제 1 레벨 제어 신호(CTRL1)를 출력한다.
노아 게이트(NOR11)로 입력되는 신호는 인버터(IV17)에서 출력되는 하이 레벨의 신호와 인버터(IV16)에서 출력되는 로우 레벨의 신호이므로 노아 게이트(NOR11)는 로우 레벨의 제 2 레벨 제어 신호(CTRL2)를 출력한다.
로우 레벨의 제 1 레벨 제어 신호(CTRL1)와 로우 레벨의 제 2 레벨 제어 신호(CTRL2)에 의해서 제 1 레벨 제어부(425)의 제 1 레벨 트랜지스터(TR1)는 턴 온 되고 제 2 레벨 트랜지스터(TR2)는 턴 오프 된다.
제 1 레벨 쉬프팅부(410)는 프리차지 클럭 활성화 신호(PRD_CL)가 하이 레벨로 비활성화 되고 클럭 활성화 신호(CL)가 하이 레벨인 동안 클럭 신호(CKV)의 전압 레벨을 전원 전압(VCI) 레벨에서 양의 외부 전압(VGH) 레벨로 상승시킨다.
종래의 레벨 쉬프터 회로(300)는 클럭 활성화 신호(CL)가 하이 레벨인 동안 양의 외부 전압(VGH)을 이용하여 클럭 신호(CKV)의 전압 레벨을 음의 외부 전압(VGOFFOUT) 레벨부터 양의 외부 전압(VGH) 레벨로 상승시킨다. 따라서 전류 소모가 승압 된 비율에 비례하여 증가된다.
본 발명의 실시예에 따른 레벨 쉬프터 회로(400)는 클럭 활성화 신호(CL)가 하이 레벨인 동안 프리차지 클럭 활성화 신호(PRD_CL)를 일정한 시간(T1)동안 로우 레벨로 활성화시킨다.
그리고 클럭 신호(CKV)의 전압 레벨을 전원 전압(VCI)을 이용하여 음의 외부 전압(VGOFFOUT) 레벨에서 전원 전압(VCI) 레벨까지 상승시킨 후, 양의 외부 전압(VGH)을 이용하여 클럭 신호(CKV)의 전압 레벨을 전원 전압(VCI) 레벨부터 양의 외부 전압(VGH) 레벨까지 상승시킨다.
즉, 클럭 신호(CKV)의 전압 레벨을 상승시키는 동작의 일부를 배터리 전원에 의한 전원 전압(VCI)을 이용함으로써 전류 소모를 감소시킬 수 있다.
선택 신호(GLS)와 프리차지 동작 신호(PRDON)가 하이 레벨로 유지되고 클럭 활성화 신호(CL)가 로우 레벨로 전환되는 경우를 설명한다.
클럭 활성화 신호(CL)가 로우 레벨인 경우 프리차지 클럭 활성화 신호(PRD_CL)가 활성화되는지를 판단한다.(750 단계) 프리차지 클럭 활성화 신호(PRD_CL)는 클럭 활성화 신호(CL)의 하강 에지에 동기 되어 로우 레벨로 활성화된다.
그러면 인버터들(IV11, IV12, IV13)과 낸드 게이트들(NAND11, NAND12)에 의 하여 인버터(IV13)의 출력은 하이 레벨이 되며 제 2 레벨 쉬프팅 로직(438)으로 인가된다. 그리고 제 2 레벨 쉬프팅 로직(438)은 로우 레벨의 신호를 출력한다.
그러면 인버터(IV15)의 출력은 로우 레벨이 되고 인버터(IV16)의 출력은 하이 레벨이 된다.
제 1 레벨 쉬프팅 로직(435)은 선택 신호(GLS)에 응답하여 턴 온 되고 클럭 활성화 신호(CL)가 로우 레벨로 입력되면 클럭 활성화 신호(CL)의 전압 레벨을 증폭시키고 또한 클럭 활성화 신호(CL)의 논리 레벨을 반전시켜 하이 레벨의 신호를 출력한다. 그러면, 인버터(IV17)는 로우 레벨의 신호를 출력한다.
낸드 게이트(NAND14)로 입력되는 신호는 인버터(IV17)에서 출력되는 로우 레벨의 신호와 인버터(IV15)에서 출력되는 로우 레벨의 신호이므로 낸드 게이트(NAND14)는 하이 레벨의 제 1 레벨 제어 신호(CTRL1)를 출력한다.
노아 게이트(NOR11)로 입력되는 신호는 인버터(IV17)에서 출력되는 로우 레벨의 신호와 인버터(IV16)에서 출력되는 하이 레벨의 신호이므로 노아 게이트(NOR11)는 로우 레벨의 제 2 레벨 제어 신호(CTRL2)를 출력한다.
하이 레벨의 제 1 레벨 제어 신호(CTRL1)와 로우 레벨의 제 2 레벨 제어 신호(CTRL2)에 의해서 제 1 레벨 제어부(425)의 제 1 레벨 트랜지스터(TR1) 및 제 2 레벨 트랜지스터(TR2)는 턴 오프 된다.
낸드 게이트(NAND13)로 입력되는 신호는 인버터(IV17)에서 출력되는 로우 레벨의 신호와 인버터(IV16)에서 출력되는 하이 레벨의 신호이므로 낸드 게이트(NAND13)는 하이 레벨의 제 1 프리차지 제어 신호(PCTRL1)를 출력한다.
노아 게이트(NOR12)로 입력되는 신호는 인버터(IV17)에서 출력되는 로우 레벨의 신호와 인버터(IV15)에서 출력되는 로우 레벨의 신호이므로 노아 게이트(NOR12)는 하이 레벨의 제 2 프리차지 제어 신호(PCTRL2)를 출력한다.
하이 레벨의 제 1 프리차지 제어 신호(PCTRL1)와 하이 레벨의 제 2 프리차지 제어 신호(PCTRL2)에 의해서 제 1 프리차지 제어부(420)의 제 1 프리차지 트랜지스터(PTR1)는 턴 오프 되고 제 2 프리차지 트랜지스터(PTR2)는 턴 온 된다.
따라서, 제 1 레벨 쉬프팅부(410)는 프리차지 클럭 활성화 신호(PRD_CL)가 활성화되는 동안(T1) 클럭 신호(CKV)의 전압 레벨을 양의 외부 전압(VGH) 레벨에서 접지 전압(GND) 레벨로 하강시킨다.(760 단계)
클럭 활성화 신호(CL), 선택 신호(GLS) 및 프리차지 동작 신호(PRDON)의 논리 레벨은 변화되지 아니하고 프리차지 클럭 활성화 신호(PRD_CL)가 로우 레벨에서 하이 레벨로 전환되면 낸드 게이트(NAND13)로 입력되는 신호는 인버터(IV17)에서 출력되는 로우 레벨의 신호와 인버터(IV16)에서 출력되는 로우 레벨의 신호이므로 낸드 게이트(NAND13)는 하이 레벨의 제 1 프리차지 제어 신호(PCTRL1)를 출력한다.
노아 게이트(NOR12)로 입력되는 신호는 인버터(IV17)에서 출력되는 로우 레벨의 신호와 인버터(IV15)에서 출력되는 하이 레벨의 신호이므로 노아 게이트(NOR12)는 로우 레벨의 제 2 프리차지 제어 신호(PCTRL2)를 출력한다.
하이 레벨의 제 1 프리차지 제어 신호(PCTRL1)와 로우 레벨의 제 2 프리차지 제어 신호(PCTRL2)에 의해서 제 1 프리차지 제어부(420)의 제 1 프리차지 트랜지스터(PTR1)와 제 2 프리차지 트랜지스터(PTR2)는 턴 오프 된다.
낸드 게이트(NAND14)로 입력되는 신호는 인버터(IV17)에서 출력되는 로우 레벨의 신호와 인버터(IV15)에서 출력되는 하이 레벨의 신호이므로 낸드 게이트(NAND14)는 하이 레벨의 제 1 레벨 제어 신호(CTRL1)를 출력한다.
노아 게이트(NOR11)로 입력되는 신호는 인버터(IV17)에서 출력되는 로우 레벨의 신호와 인버터(IV16)에서 출력되는 로우 레벨의 신호이므로 노아 게이트(NOR11)는 하이 레벨의 제 2 레벨 제어 신호(CTRL2)를 출력한다.
로우 레벨의 제 1 레벨 제어 신호(CTRL1)와 하이 레벨의 제 2 레벨 제어 신호(CTRL2)에 의해서 제 1 레벨 제어부(425)의 제 1 레벨 트랜지스터(TR1)는 턴 오프 되고 제 2 레벨 트랜지스터(TR2)는 턴 온 된다.
따라서, 제 1 레벨 쉬프팅부(410)는 프리차지 클럭 활성화 신호(PRD_CL)가 하이 레벨로 비활성화 되고 클럭 활성화 신호(CL)가 로우 레벨인 동안 클럭 신호(CKV)의 전압 레벨을 접지 전압(GND) 레벨에서 음의 외부 전압(VGOFFOUT) 레벨로 하강시킨다.
종래의 레벨 쉬프터 회로(300)는 클럭 활성화 신호(CL)가 로우 레벨인 동안 음의 외부 전압(VGOFFOUT)을 이용하여 클럭 신호(CKV)의 전압 레벨을 양의 외부 전압(VGH) 레벨부터 음의 외부 전압(VGOFFOUT) 레벨로 하강시킨다. 따라서 전류 소모가 강압된 비율에 비례하여 증가된다.
본 발명의 실시예에 따른 레벨 쉬프터 회로(400)는 클럭 활성화 신호(CL)가 로우 레벨인 동안 프리차지 클럭 활성화 신호(PRD_CL)를 일정한 시간(T1)동안 로우 레벨로 활성화시킨다.
그리고 클럭 신호(CKV)의 전압 레벨을 양의 외부 전압(VGH) 레벨에서 접지 전압(GND) 레벨까지 하강시킨 후, 음의 외부 전압(VGOFFOUT)을 이용하여 클럭 신호(CKV)의 전압 레벨을 접지 전압(GND) 레벨부터 음의 외부 전압(VGOFFOUT) 레벨까지 하강시킨다.
즉, 클럭 신호(CKV)의 전압 레벨을 하강시키는 동작의 일부를 접지 전압(GND)을 이용함으로써 전류 소모를 감소시킬 수 있다.
또한 본 발명의 실시예에 따른 레벨 쉬프터 회로(400)는 클럭 신호(CKV)의 전압 레벨을 상승시키는 경우에는 클럭 신호(CKV)의 전압 레벨이 전원 전압(VCI) 레벨로 상승되고 또한 클럭 신호(CKV)의 전압 레벨을 하강시키는 경우에는 클럭 신호(CKV)의 전압 레벨이 접지 전압(GND) 레벨로 하강되는 비대칭 구조를 채택한다. 이러한 비대칭 구조는 도 6에 도시되어 있다.
그러면 클럭 신호(CKV)의 전압 레벨을 상승시키는 경우에는 외부에서 인가되는 전압 중 가장 높은 전압인 전원 전압(VCI)을 이용하고 클럭 신호(CKV)의 전압 레벨을 하강시키는 경우에는 외부에서 인가되는 전압 중 가장 낮은 전압인 접지 전압(GND)을 이용함으로써 클럭 신호(CKV)의 전압 레벨을 상승 또는 하강시키는 경우 본 발명에 따른 프리차지 효과를 극대화시킬 수 있다.
제 2 레벨 쉬프팅부(440)는 반전 클럭 신호(CKVB)의 전압 레벨을 상승시키거나 또는 하강시킨다. 클럭 신호(CKV)의 전압 레벨을 상승시키거나 하강시키는 경우와 마찬가지로 반전 클럭 신호(CKVB)의 전압 레벨을 음의 외부 전압(VGOFFOUT) 레벨에서 전원 전압(VCI) 레벨을 거쳐 양의 외부 전압(VGH) 레벨로 상승시키거나 또 는 양의 외부 전압(VGH) 레벨에서 접지 전압(GND) 레벨을 거쳐 음의 외부 전압(VGOFFOUT) 레벨로 하강시킨다.
도 5에서 알 수 있듯이 클럭 신호(CKV)와 반전 클럭 신호(CKVB)는 서로 위상이 반대되는 신호이다. 즉, 클럭 신호(CKV)가 하이 레벨이면 반전 클럭 신호(CKVB)는 로우 레벨이고 반대로 클럭 신호(CKV)가 로우 레벨이면 반전 클럭 신호(CKVB)는 하이 레벨이다.
도 2의 게이트 드라이버(200)에 이용되는 쉬프트 레지스터들(SR1, SR2, SR3, SR4)이 클럭 신호(CKV)의 하이 레벨과 반전 클럭 신호(CKVB)의 하이 레벨에 응답하여 동작되도록 하면 쉬프트 레지스터들(SR1, SR2, SR3, SR4)이 클럭 신호(CKV)의 하이 레벨에만 응답하여 동작되는 것보다 게이트 라인을 턴 온 시키는 동작속도를 2배 빠르게 할 수 있다.
따라서 본 발명의 실시예에 따른 레벨 쉬프터 회로(400)는 제 2 레벨 쉬프팅부(440)를 이용하여 반전 클럭 신호(CKVB)의 전압 레벨도 제어한다.
제 2 레벨 쉬프팅부(440)의 동작은 도 8의 반전 클럭 신호(CKVB)의 전압 레벨 제어 방법(800)에 대응된다.
제 1 레벨 쉬프팅부(410)의 클럭 활성화 신호(CL)대신 제 2 레벨 쉬프팅부(440)는 반전 클럭 활성화 신호(SFTCLK)를 이용하고, 프리차지 클럭 활성화 신호(PRD_CL) 대신 반전 프리차지 클럭 활성화 신호(PRD_SFTCLK)를 이용하는 점만 차이가 날뿐 제 2 레벨 쉬프팅부(440)의 구조는 제 1 레벨 쉬프팅부(410)의 구조와 동일하다.
제 1 레벨 쉬프팅부(410)의 동작과 클럭 신호(CKV)의 전압 레벨 제어 방법(700)이 상세히 설명되었으므로 제 2 레벨 쉬프팅부(440)의 동작과 반전 클럭 신호(CKVB)의 전압 레벨 제어 방법(800)의 상세한 설명을 생략한다.
레벨 쉬프터 회로(400)는 선택 신호(GLS) 및 프레임 구동 신호(FLM)에 응답하여 하나의 프레임 마다 활성화되는 스타트 펄스(STV)를 발생하고, 스타트 펄스(STV)의 전압 레벨이 음의 외부 전압(VGOFFOUT) 레벨과 양의 외부 전압(VGH) 레벨 사이를 스윙하도록 제어하는 제 3 레벨 쉬프팅부(475)를 더 구비한다.
제 3 레벨 쉬프팅부(475)가 출력하는 스타트 펄스(STV)는 도 2의 게이트 드라이버(200)의 제 1 쉬프트 레지스터(SR1)를 활성화시키는 신호이다. 스타트 펄스(STV)는 하나의 프레임마다 한번만 활성화되면 되므로 전압 레벨을 상승시키거나 하강시키는데 전류 소모가 크지 않다.
따라서 제 3 레벨 쉬프팅부(475)는 제 1 레벨 쉬프팅부(410)나 제 2 레벨 쉬프팅부(440)와 같은 프리차지 구조를 가지지 아니한다. 스타트 펄스(STV)를 발생하는 제 3 레벨 쉬프팅부(475)의 구조 및 동작은 종래의 레벨 쉬프터 회로(300)의 스타트 펄스(STV)를 발생하는 제 3 레벨 쉬프팅부(475)와 동일하므로 상세한 설명을 생략한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 레벨 쉬프터 회로 및 클럭 신호와 반전 클럭 신호의 전압 레벨 제어 방법은 클럭 신호와 반전 클럭 신호의 전압 레벨을 상승시키거나 하강시키는 경우 배터리 전원에서 출력되는 전원 전압이나 접지 전압을 이용함으로써 전압 레벨의 승압 및 강압에 따른 전류 소모를 줄일 수 있는 장점이 있다.

Claims (19)

  1. 액정 표시 장치 패널을 구동하는 게이트 드라이버의 레벨 쉬프터 회로에 있어서,
    클럭 활성화 신호에 응답하여 클럭 신호의 전압 레벨이 음의 외부 전압 레벨과 양의 외부 전압 레벨 사이를 스윙하도록 제어하며, 프리차지 클럭 활성화 신호가 활성화되는 동안 상기 클럭 신호의 전압 레벨을 상기 음의 외부 전압 레벨에서 전원 전압 레벨로 상승시키거나 또는 상기 양의 외부 전압 레벨에서 접지 전압 레벨로 하강시키는 제 1 레벨 쉬프팅부 ; 및
    반전 클럭 활성화 신호에 응답하여 반전 클럭 신호의 전압 레벨이 상기 음의 외부 전압 레벨과 상기 양의 외부 전압 레벨 사이를 스윙하도록 제어하며, 반전 프리차지 클럭 활성화 신호가 활성화되는 동안 상기 반전 클럭 신호의 전압 레벨을 상기 음의 외부 전압 레벨에서 상기 전원 전압 레벨로 상승시키거나 또는 상기 양의 외부 전압 레벨에서 상기 접지 전압 레벨로 하강시키는 제 2 레벨 쉬프팅부를 구비하는 것을 특징으로 하는 레벨 쉬프터 회로.
  2. 제 1항에 있어서, 상기 프리차지 클럭 활성화 신호는,
    상기 클럭 활성화 신호의 상승 에지로부터 일정한 시간동안 그리고 하강 에지로부터 일정한 시간동안 활성화되는 것을 특징으로 하는 레벨 쉬프터 회로.
  3. 제 1항에 있어서, 상기 반전 프리차지 클럭 활성화 신호는,
    상기 반전 클럭 활성화 신호의 상승 에지로부터 일정한 시간동안 그리고 하강 에지로부터 일정한 시간동안 활성화되는 것을 특징으로 하는 레벨 쉬프터 회로.
  4. 제 1항에 있어서, 상기 제 1 레벨 쉬프팅부는,
    제 1 프리차지 제어 신호 및 제 2 프리차지 제어 신호에 응답하여 상기 클럭 신호의 전압 레벨을 상기 음의 외부 전압 레벨에서 상기 전원 전압 레벨로 상승시키거나 또는 상기 양의 외부 전압 레벨에서 상기 접지 전압 레벨로 하강시키는 제 1 프리차지 제어부 ;
    제 1 레벨 제어 신호 및 제 2 레벨 제어 신호에 응답하여 상기 클럭 신호의 전압 레벨을 상기 전원 전압 레벨에서 상기 양의 외부 전압 레벨로 상승시키거나 또는 상기 접지 전압 레벨에서 상기 음의 외부 전압 레벨로 하강시키는 제 1 레벨 제어부 ; 및
    상기 클럭 활성화 신호, 상기 프리차지 클럭 활성화 신호 및 프리차지 동작 신호에 응답하여 상기 제 1 및 제 2 프리차지 제어 신호, 상기 제 1 및 제 2 레벨 제어 신호를 출력하는 제 1 제어 로직을 구비하는 것을 특징으로 하는 레벨 쉬프터 회로.
  5. 제 4항에 있어서,
    상기 프리차지 동작 신호가 활성화되는 경우에만 상기 제 1 프리차지 제어부가 동작하는 것을 특징으로 하는 레벨 쉬프터 회로.
  6. 제 4항에 있어서, 상기 제 1 프리차지 제어부는,
    상기 전원 전압에 제 1 단이 연결되고 상기 제 1 프리차지 제어 신호가 게이트로 연결되고 제 1 노드에 제 2단이 연결되는 제 1 프리차지 트랜지스터 ; 및
    상기 제 1 노드에 제 1 단이 연결되고 상기 제 2 프리차지 제어 신호가 게이트로 연결되고 상기 접지 전압에 제 2단이 연결되는 제 2 프리차지 트랜지스터를 구비하고,
    상기 제 1 노드로부터 상기 클럭 신호가 출력되는 것을 특징으로 하는 레벨 쉬프터 회로.
  7. 제 4항에 있어서, 상기 제 1 레벨 제어부는,
    상기 양의 외부 전압에 제 1단이 연결되고 상기 제 1 레벨 제어 신호가 게이 트로 연결되고 제 1 노드에 제 2 단이 연결되는 제 1 레벨 트랜지스터 ; 및
    상기 제 1 노드에 제 1 단이 연결되고 상기 제 2 레벨 제어 신호가 게이트로 연결되고 상기 음의 외부 전압에 제 2단이 연결되는 제 2 레벨 트랜지스터를 구비하고,
    상기 제 1 노드로부터 상기 클럭 신호가 출력되는 것을 특징으로 하는 레벨 쉬프터 회로.
  8. 제 4항에 있어서, 제 1 제어 로직은,
    상기 프리차지 동작 신호가 활성화되고 상기 프리차지 클럭 활성화 신호가 활성화되면 상기 제 1 및 제 2 레벨 제어 신호를 발생하여 상기 제 1 레벨 제어부를 턴 오프 시키고, 상기 제 1 및 제 2 프리차지 제어 신호를 발생하여 상기 클럭 신호의 전압 레벨을 제어하며,
    상기 프리차지 클럭 활성화 신호가 비활성화 되면 상기 제 1 및 제 2 프리차지 제어 신호를 발생하여 상기 제 1 프리차지 제어부를 턴 오프 시키고, 상기 제 1 및 제 2 레벨 제어 신호를 발생하여 상기 클럭 신호의 전압 레벨을 제어하는 것을 특징으로 하는 레벨 쉬프터 회로.
  9. 제 1항에 있어서, 상기 제 2 레벨 쉬프팅부는,
    제 3 프리차지 제어 신호 및 제 4 프리차지 제어 신호에 응답하여 상기 반전 클럭 신호의 전압 레벨을 상기 음의 외부 전압 레벨에서 상기 전원 전압 레벨로 상 승시키거나 또는 상기 양의 외부 전압 레벨에서 상기 접지 전압 레벨로 하강시키는 제 2 프리차지 제어부 ;
    제 3 레벨 제어 신호 및 제 4 레벨 제어 신호에 응답하여 상기 반전 클럭 신호의 전압 레벨을 상기 전원 전압 레벨에서 상기 양의 외부 전압 레벨로 상승시키거나 또는 상기 접지 전압 레벨에서 상기 음의 외부 전압 레벨로 하강시키는 제 2 레벨 제어부 ; 및
    상기 반전 클럭 활성화 신호, 상기 반전 프리차지 클럭 활성화 신호 및 상기 프리차지 동작 신호에 응답하여 상기 제 3 및 제 4 프리차지 제어 신호, 상기 제 3 및 제 4 레벨 제어 신호를 출력하는 제 2 제어 로직을 구비하는 것을 특징으로 하는 레벨 쉬프터 회로.
  10. 제 9항에 있어서,
    상기 프리차지 동작 신호가 활성화되는 경우에만 상기 제 2 프리차지 제어부가 동작하는 것을 특징으로 하는 레벨 쉬프터 회로.
  11. 제 9항에 있어서, 상기 제 2 프리차지 제어부는,
    상기 전원 전압에 제 1 단이 연결되고 상기 제 3 프리차지 제어 신호가 게이트로 연결되고 제 2 노드에 제 2단이 연결되는 제 3 프리차지 트랜지스터 ; 및
    상기 제 2 노드에 제 1 단이 연결되고 상기 제 4프리차지 제어 신호가 게이트로 연결되고 상기 접지 전압에 제 2단이 연결되는 제 4 프리차지 트랜지스터를 구비하고,
    상기 제 2 노드로부터 상기 반전 클럭 신호가 출력되는 것을 특징으로 하는 레벨 쉬프터 회로.
  12. 제 9항에 있어서, 상기 제 2 레벨 제어부는,
    상기 양의 외부 전압에 제 1단이 연결되고 상기 제 3 레벨 제어 신호가 게이트로 연결되고 제 2 노드에 제 2 단이 연결되는 제 3 레벨 트랜지스터 ; 및
    상기 제 2 노드에 제 1 단이 연결되고 상기 제 4 레벨 제어 신호가 게이트로 연결되고 상기 음의 외부 전압에 제 2단이 연결되는 제 4 레벨 트랜지스터를 구비하고,
    상기 제 2 노드로부터 상기 반전 클럭 신호가 출력되는 것을 특징으로 하는 레벨 쉬프터 회로.
  13. 제 9항에 있어서, 제 2 제어 로직은,
    상기 프리차지 동작 신호가 활성화되고 상기 반전 프리차지 클럭 활성화 신호가 활성화되면 상기 제 3 및 제 4 레벨 제어 신호를 발생하여 상기 제 2 레벨 제어부를 턴 오프 시키고, 상기 제 3 및 제 4 프리차지 제어 신호를 발생하여 상기 반전 클럭 신호의 전압 레벨을 제어하며,
    상기 반전 프리차지 클럭 활성화 신호가 비활성화 되면 상기 제 3 및 제 4 프리차지 제어 신호를 발생하여 상기 제 2 프리차지 제어부를 턴 오프 시키고, 상 기 제 3 및 제 4 레벨 제어 신호를 발생하여 상기 반전 클럭 신호의 전압 레벨을 제어하는 것을 특징으로 하는 레벨 쉬프터 회로.
  14. 제 1항에 있어서, 상기 제 1 레벨 쉬프팅부 및 상기 제 2 레벨 쉬프팅부는,
    선택 신호를 더 수신하고, 상기 선택 신호가 활성화되어야 동작되는 것을 특징으로 하는 레벨 쉬프터 회로.
  15. 제 14항에 있어서,
    상기 선택 신호 및 프레임 구동 신호에 응답하여 하나의 프레임 마다 활성화되는 스타트 펄스를 발생하고, 상기 스타트 펄스의 전압 레벨이 상기 음의 외부 전압 레벨과 상기 양의 외부 전압 레벨 사이를 스윙하도록 제어하는 제 3 레벨 쉬프팅부를 더 구비하는 것을 특징으로 하는 레벨 쉬프터 회로.
  16. 액정 패널을 구동하는 게이트 드라이버의 클럭 신호의 전압 레벨을 제어하는 방법에 있어서,
    클럭 활성화 신호를 수신하고 상기 클럭 활성화 신호가 제 1 레벨인지 제 2 레벨인지를 판단하는 단계 ;
    상기 클럭 활성화 신호가 제 1 레벨인 경우, 프리차지 클럭 활성화 신호가 활성화되는지를 판단하는 단계 ;
    상기 프리차지 클럭 활성화 신호가 활성화되면 상기 클럭 신호의 전압 레벨 을 음의 외부 전압 레벨에서 전원 전압 레벨로 상승시키는 단계 ;
    상기 프리차지 클럭 활성화 신호가 비활성화되면 상기 클럭 신호의 전압 레벨을 상기 전원 전압 레벨에서 양의 외부 전압 레벨로 상승시키는 단계 ;
    상기 클럭 활성화 신호가 제 2 레벨인 경우, 상기 프리차지 클럭 활성화 신호가 활성화되는지를 판단하는 단계 ;
    상기 프리차지 클럭 활성화 신호가 활성화되면 상기 클럭 신호의 전압 레벨을 상기 양의 외부 전압 레벨에서 접지 전압 레벨로 하강시키는 단계 ; 및
    상기 프리차지 클럭 활성화 신호가 비활성화되면 상기 클럭 신호의 전압 레벨을 상기 접지 전압 레벨에서 상기 음의 외부 전압 레벨로 하강시키는 단계를 구비하는 것을 특징으로 하는 클럭 신호의 전압 레벨 제어 방법.
  17. 제 16항에 있어서, 상기 프리차지 클럭 활성화 신호는,
    상기 클럭 활성화 신호의 상승 에지로부터 일정한 시간동안 그리고 하강 에지로부터 일정한 시간동안 활성화되는 것을 특징으로 하는 클럭 신호의 전압 레벨 제어 방법.
  18. 액정 패널을 구동하는 게이트 드라이버의 반전 클럭 신호의 전압 레벨을 제어하는 방법에 있어서,
    반전 클럭 활성화 신호를 수신하고 상기 반전 클럭 활성화 신호가 제 1 레벨인지 제 2 레벨인지를 판단하는 단계 ;
    상기 반전 클럭 활성화 신호가 제 1 레벨인 경우, 반전 프리차지 클럭 활성화 신호가 활성화되는지를 판단하는 단계 ;
    상기 반전 프리차지 클럭 활성화 신호가 활성화되면 상기 반전 클럭 신호의 전압 레벨을 음의 외부 전압 레벨에서 전원 전압 레벨로 상승시키는 단계 ;
    상기 반전 프리차지 클럭 활성화 신호가 비활성화되면 상기 반전 클럭 신호의 전압 레벨을 상기 전원 전압 레벨에서 양의 외부 전압 레벨로 상승시키는 단계 ;
    상기 반전 클럭 활성화 신호가 제 2 레벨인 경우, 상기 반전 프리차지 클럭 활성화 신호가 활성화되는지를 판단하는 단계 ;
    상기 반전 프리차지 클럭 활성화 신호가 활성화되면 상기 반전 클럭 신호의 전압 레벨을 상기 양의 외부 전압 레벨에서 접지 전압 레벨로 하강시키는 단계 ; 및
    상기 반전 프리차지 클럭 활성화 신호가 비활성화되면 상기 반전 클럭 신호의 전압 레벨을 상기 접지 전압 레벨에서 상기 음의 외부 전압 레벨로 하강시키는 단계를 구비하는 것을 특징으로 하는 반전 클럭 신호의 전압 레벨 제어 방법.
  19. 제 18항에 있어서, 상기 반전 프리차지 클럭 활성화 신호는,
    상기 반전 클럭 활성화 신호의 상승 에지로부터 일정한 시간동안 그리고 하강 에지로부터 일정한 시간동안 활성화되는 것을 특징으로 하는 반전 클럭 신호의 전압 레벨 제어 방법.
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TW093133967A TWI259434B (en) 2003-11-13 2004-11-08 Level shifter circuit and method for controlling voltage levels of clock signal and inverted clock signal for driving gate lines of amorphous silicon gate-thin film transistor liquid crystal display
US10/987,430 US7466312B2 (en) 2003-11-13 2004-11-12 Level shifter circuit and method for controlling voltage levels of clock signal and inverted clock signal for driving gate lines of amorphous silicon gate-thin film transistor liquid crystal display
JP2004331156A JP4777637B2 (ja) 2003-11-13 2004-11-15 Ａｓｇ薄膜トランジスタ型液晶表示装置パネルのゲートラインを駆動するクロック信号及び反転クロック信号電圧レベルを制御するレベルシフター回路及び電圧レベル制御方法

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10372002B2 (en) 2016-08-30 2019-08-06 Samsung Display Co., Ltd. Display device
US10453867B2 (en) 2017-07-04 2019-10-22 Samsung Display Co., Ltd. Display apparatus having clock line
US10741113B2 (en) 2017-10-11 2020-08-11 Samsung Display Co., Ltd. Display device and method of driving the same
US11636821B2 (en) 2020-05-26 2023-04-25 Samsung Display Co., Ltd. Gate driving circuit and display device including the same

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7267555B2 (en) * 2005-10-18 2007-09-11 Au Optronics Corporation Electrical connectors between electronic devices
CN100495515C (zh) * 2005-11-02 2009-06-03 中华映管股份有限公司 薄膜液晶显示器驱动方法
KR20070121318A (ko) * 2006-06-22 2007-12-27 삼성전자주식회사 액정표시장치 및 이의 구동방법
KR100746646B1 (ko) * 2006-07-11 2007-08-06 삼성전자주식회사 디스플레이 구동 회로 및 이를 갖는 액정 표시 장치
KR101274037B1 (ko) 2006-09-25 2013-06-12 삼성디스플레이 주식회사 표시 장치
KR101428713B1 (ko) * 2006-12-11 2014-09-30 삼성디스플레이 주식회사 게이트 구동 회로 및 그것을 사용하는 액정 표시 장치
US20080211760A1 (en) * 2006-12-11 2008-09-04 Seung-Soo Baek Liquid Crystal Display and Gate Driving Circuit Thereof
US8314765B2 (en) * 2008-06-17 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
KR101502361B1 (ko) 2008-08-06 2015-03-16 삼성디스플레이 주식회사 액정 표시 장치
US7834676B2 (en) 2009-01-21 2010-11-16 Samsung Electronics Co., Ltd. Method and apparatus for accounting for changes in transistor characteristics
CN102024431B (zh) 2009-09-16 2013-04-03 北京京东方光电科技有限公司 Tft-lcd驱动电路
KR101392336B1 (ko) * 2009-12-30 2014-05-07 엘지디스플레이 주식회사 표시장치
KR101117736B1 (ko) 2010-02-05 2012-02-27 삼성모바일디스플레이주식회사 디스플레이 장치
CN202008813U (zh) * 2010-12-23 2011-10-12 北京京东方光电科技有限公司 薄膜晶体管液晶显示器的栅极驱动器、驱动电路及液晶显示器
KR101848472B1 (ko) 2011-07-25 2018-04-13 삼성디스플레이 주식회사 표시 패널 및 표시 패널에 집적된 구동 장치
GB201117556D0 (en) * 2011-10-11 2011-11-23 Samsung Lcd Nl R & D Ct Bv Display apparatus
KR102005485B1 (ko) 2011-11-04 2019-07-31 삼성디스플레이 주식회사 표시 패널
JP2014003541A (ja) * 2012-06-20 2014-01-09 Toshiba Corp 半導体集積回路、および、スイッチ装置
CN103268032B (zh) * 2012-12-28 2016-07-06 上海中航光电子有限公司 一种阵列基板、显示面板和显示装置
KR102114155B1 (ko) * 2013-10-01 2020-05-25 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
KR102175441B1 (ko) 2014-01-07 2020-11-09 삼성디스플레이 주식회사 게이트 회로의 보호 방법 및 이를 수행하는 표시 장치
TWI546784B (zh) 2014-04-30 2016-08-21 聯詠科技股份有限公司 閘極驅動電路及其驅動方法
CN105096793B (zh) * 2014-05-13 2017-12-15 联咏科技股份有限公司 栅极驱动电路及其驱动方法
CN103956148B (zh) * 2014-05-20 2015-12-30 深圳市华星光电技术有限公司 显示装置的驱动方法及用于该方法的显示装置的电路结构
KR20170065063A (ko) 2015-12-02 2017-06-13 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
KR102436255B1 (ko) 2015-12-30 2022-08-26 삼성디스플레이 주식회사 표시 장치
KR102545234B1 (ko) 2016-10-28 2023-06-19 삼성디스플레이 주식회사 표시 장치
KR102460501B1 (ko) 2018-02-20 2022-10-31 삼성디스플레이 주식회사 표시 장치 및 이를 구동하는 방법
KR102554201B1 (ko) * 2018-09-20 2023-07-12 주식회사 디비하이텍 디스플레이 드라이버 ic 및 이를 포함하는 디스플레이 장치
US10825373B1 (en) * 2019-06-11 2020-11-03 Synaptics Incorporated Gate select signal with reduced interference

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0270120A (ja) * 1988-09-05 1990-03-09 Nec Corp 出力回路
JP3283689B2 (ja) * 1994-04-12 2002-05-20 株式会社日立製作所 駆動回路
JPH09205351A (ja) * 1996-01-25 1997-08-05 Sony Corp レベルシフト回路
JP3242325B2 (ja) 1996-07-24 2001-12-25 株式会社日立製作所 液晶表示装置
JP2000049583A (ja) 1998-07-27 2000-02-18 Hitachi Ltd 出力回路
JP2000049584A (ja) * 1998-07-29 2000-02-18 Matsushita Electric Ind Co Ltd レベルシフト回路を備えた電圧出力回路
JP3858486B2 (ja) * 1998-11-26 2006-12-13 セイコーエプソン株式会社 シフトレジスタ回路、電気光学装置および電子機器
KR100350352B1 (ko) 1999-11-19 2002-08-28 정해창 암레스트 회전장치
JP3632840B2 (ja) * 2000-02-28 2005-03-23 シャープ株式会社 プリチャージ回路およびそれを用いた画像表示装置
JP2003087109A (ja) * 2001-09-13 2003-03-20 Mitsubishi Electric Corp 半導体装置の出力バッファ
KR100439026B1 (ko) * 2001-10-23 2004-07-03 삼성전자주식회사 고전압 발생회로 및 방법
KR100848953B1 (ko) 2001-12-26 2008-07-29 엘지디스플레이 주식회사 액정표시장치의 게이트 구동회로
KR100438785B1 (ko) 2002-02-23 2004-07-05 삼성전자주식회사 슬루 레이트 (ｓｌｅｗ ｒａｔｅ)를 감소시키는 박막트랜지스터형 액정 표시 장치의 소스 드라이버 회로 및 방법
JP4421208B2 (ja) * 2002-05-17 2010-02-24 シャープ株式会社 レベルシフタ回路およびそれを備えた表示装置
KR100539979B1 (ko) * 2003-09-16 2006-01-11 삼성전자주식회사 공통 레벨 쉬프터, 프리 차지 회로, 이를 가지는 스캔구동 장치, 레벨 쉬프팅 방법 및 스캔 라인 구동 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10372002B2 (en) 2016-08-30 2019-08-06 Samsung Display Co., Ltd. Display device
US10453867B2 (en) 2017-07-04 2019-10-22 Samsung Display Co., Ltd. Display apparatus having clock line
US10741113B2 (en) 2017-10-11 2020-08-11 Samsung Display Co., Ltd. Display device and method of driving the same
US11636821B2 (en) 2020-05-26 2023-04-25 Samsung Display Co., Ltd. Gate driving circuit and display device including the same

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