KR100549935B1 - Input buffer of semiconductor memory device - Google Patents
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Abstract
본 발명은 반도체 메모리 장치의 입력버퍼를 공개한다. 그 회로는 전원전압을 입력하여 일정 레벨의 제어전압을 발생하기 위한 전압 조절회로, 상기 제어전압에 응답하여 상기 외부로부터 인가되는 신호의 레벨이 낮은 경우에는 상기 외부로부터 인가되는 신호의 레벨을 그대로 출력하고, 상기 외부로부터 인가되는 신호의 레벨이 높은 경우에는 상기 외부로부터 인가되는 신호의 레벨을 소정 레벨 낮추어 출력하기 위한 레벨 조절부, 및 상기 내부 전원전압과 접지전압사이에 연결되고 상기 레벨 조절부의 출력신호를 반전하고 버퍼하여 출력하기 위한 인버터로 구성되어 있다. 따라서, 동일한 저전압 공정에 의해서 입력 버퍼를 구성하는 모스 트랜지스터들의 게이트 옥사이드의 두께를 얇게 제조하여도 됨으로써 공정상의 기간 및 비용의 감소가 가능하다. 또한, 높은 외부 전원전압에 따른 반도체 메모리 장치의 신뢰성을 보장할 수 있다.The present invention discloses an input buffer of a semiconductor memory device. The circuit is a voltage adjusting circuit for inputting a power supply voltage to generate a predetermined level of control voltage, and outputting the level of the signal applied from the outside as it is when the level of the signal applied from the outside is low in response to the control voltage. And, when the level of the signal applied from the outside is high, a level adjusting unit for lowering and outputting a predetermined level of the signal applied from the outside, and connected between the internal power supply voltage and the ground voltage and outputting the level adjusting unit. It is composed of inverter for inverting, buffering and outputting signal. Therefore, the thickness of the gate oxide of the MOS transistors constituting the input buffer may be reduced by the same low voltage process, thereby reducing the process period and cost. In addition, it is possible to ensure the reliability of the semiconductor memory device according to the high external power supply voltage.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 동일한 공정으로 진행하고 외부 전원전압에 따른 입력신호에 대한 신뢰성을 보장하기 위한 반도체 메모리 장치의 입력 버퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to an input buffer of a semiconductor memory device for proceeding in the same process and ensuring reliability of an input signal according to an external power supply voltage.
반도체 메모리 장치의 저전압화가 진행됨에 따라 반도체 메모리 장치의 외부 전원전압이 낮아지고 있다. 따라서, 저전압으로 동작하는 반도체 메모리 장치의 동작특성을 개선하기 위하여 모스 트랜지스터의 게이트 옥사이드의 두께를 얇게하여 저전압에서 우수한 동작을 할 수 있도록 한다.As the voltage reduction of the semiconductor memory device proceeds, the external power supply voltage of the semiconductor memory device decreases. Therefore, in order to improve the operating characteristics of the semiconductor memory device operating at a low voltage, the gate oxide of the MOS transistor is made thin to enable excellent operation at a low voltage.
그러나, 이와같이 반도체 메모리 장치의 저전압화가 이루어지고 있으나, 대부분의 시스템은 높은 외부 전원전압에서 반도체 메모리 장치를 사용하기를 원하며, 저전압 반도체 메모리 장치의 채용을 선호하지 않는 경향도 있다. 따라서, 높은 외부 전원전압을 사용하는 시스템을 만족시키기 위한 저전압 반도체 메모리 장치의 개발이 요구된다. However, as the voltage reduction of the semiconductor memory device is made as described above, most systems want to use the semiconductor memory device at a high external power supply voltage, and there is a tendency not to prefer to adopt a low voltage semiconductor memory device. Therefore, development of a low voltage semiconductor memory device is required to satisfy a system using a high external power supply voltage.
종래의 저전압 반도체 메모리 장치는 높은 외부 전원전압을 사용하는 시스템에 사용을 위하여 외부 압력신호가 직접 인가되는 입력버퍼의 모스 트랜지스터들의 게이트 옥사이드의 두께는 두껍게 하고, 외부 입력신호가 인가되지 않는 장치 내부의 모스 트랜지스터들의 게이트 옥사이드의 두께는 얇게 하는 듀얼 옥사이드(dual oxide) 공정을 사용하여 제조하였다.In the conventional low voltage semiconductor memory device, the thickness of the gate oxide of the MOS transistors of the input buffer to which the external pressure signal is directly applied for use in a system using a high external power supply voltage is increased, and the inside of the device to which the external input signal is not applied. The gate oxide thickness of the MOS transistors was fabricated using a thin oxide (dual oxide) process.
따라서, 종래의 반도체 메모리 장치는 제조 공정상의 기간 및 비용이 증가하게 된다는 문제점이 있었다.Therefore, the conventional semiconductor memory device has a problem that the period and cost in the manufacturing process increases.
본 발명의 목적은 상술한 바와 같은 종래기술의 문제점을 해결하고 동일한 공정을 사용하고 외부 전원전압에 따른 입력신호의 신뢰성을 보장할 수 있는 반도체 메모리 장치의 입력 버퍼를 제공하는데 있다.An object of the present invention is to solve the problems of the prior art as described above, to provide an input buffer of a semiconductor memory device that can use the same process and ensure the reliability of the input signal according to the external power supply voltage.
이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 입력버퍼는 전원전압을 입력하여 일정 레벨의 제어전압을 발생하기 위한 전압 조절회로, 상기 제어전압에 응답하여 상기 외부로부터 인가되는 신호의 레벨이 낮은 경우에는 상기 외부로부터 인가되는 신호의 레벨을 그대로 출력하고, 상기 외부로부터 인가되는 신호의 레벨이 높은 경우에는 상기 외부로부터 인가되는 신호의 레벨을 소정 레벨 낮추어 출력하기 위한 레벨 조절부, 및 상기 내부 전원전압과 접지전압사이에 연결되고 상기 레벨 조절부의 출력신호를 반전하고 버퍼하여 출력하기 위한 인버터를 구비한 것을 특징으로 한다.The input buffer of the semiconductor memory device of the present invention for achieving the above object is a voltage regulation circuit for generating a control voltage of a predetermined level by inputting a power supply voltage, the level of the signal applied from the outside in response to the control voltage A low level controller for outputting the level of the signal applied from the outside as it is low, and lowering the level of the signal applied from the outside when the level of the signal applied from the outside is high; And an inverter connected between a power supply voltage and a ground voltage and inverting, buffering, and outputting the output signal of the level control unit.
이하, 첨부한 도면을 참조하여 본 발명의 반도체 메모리 장치의 입력버퍼를 설명하기 전에 종래의 반도체 메모리 장치의 입력버퍼를 설명하면 다음과 같다.Hereinafter, an input buffer of a conventional semiconductor memory device will be described with reference to the accompanying drawings before describing the input buffer of the semiconductor memory device of the present invention.
도1은 종래의 반도체 메모리 장치의 입력버퍼의 회로도로서, 내부 전원전압(IVC)과 접지전압사이에 직렬 연결된 PMOS트랜지스터(P1) 및 NMOS트랜지스터(N1)로 구성된 인버터로 구성되어 외부로 부터의 입력신호(IN)를 반전하여 출력신호(OUT)로 발생한다.FIG. 1 is a circuit diagram of an input buffer of a conventional semiconductor memory device, and is composed of an inverter consisting of a PMOS transistor P1 and an NMOS transistor N1 connected in series between an internal power supply voltage IVC and a ground voltage. The signal IN is inverted and generated as an output signal OUT.
그런데, 상술한 바와 같이 구성된 반도체 메모리 장치의 입력버퍼는 외부로부터 인가되는 전압이 내부 전원전압보다 상대적으로 높은 경우에는 트랜지스터의 신뢰성 확보를 위하여 입력버퍼를 구성하는 PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)의 게이트 옥사이드 두께를 반도체 메모리 장치 내부의 다른 모스 트랜지스터들의 게이트 옥사이드 두께보다 두껍게 하기 위하여 듀얼 옥사이드 공정을 진행하여야 한다는 문제점이 있었다. However, in the input buffer of the semiconductor memory device configured as described above, when the voltage applied from the outside is relatively higher than the internal power supply voltage, the PMOS transistor P1 and the NMOS transistor N1 constituting the input buffer to ensure the reliability of the transistor. In order to make the gate oxide thickness of the semiconductor layer thicker than that of the other MOS transistors in the semiconductor memory device, there is a problem in that the dual oxide process is performed.
도2는 종래의 반도체 메모리 장치의 듀얼 옥사이드 공정을 설명하기 위한 것으로, (a)는 외부로부터 인가되는 신호가 모스 트랜지스터의 게이트에 직접 인가되는 경우의 모스 트랜지스터의 구조를 나타내는 것이고, (b)는 외부로부터 인가되는 신호가 모스 트랜지스터의 게이트에 직접 인가되지 않는 경우의 모스 트랜지스터의 구조를 나타내는 것으로, 기판과 게이트사이의 두께(Goxi)가 두께(Goxp)보다 두껍게하여 외부로부터 인가되는 신호의 레벨이 높더라도 모스 트랜지스터가 높은 신호 레벨에 견딜 수 있게 하는 것이다. FIG. 2 illustrates a dual oxide process of a conventional semiconductor memory device, in which (a) shows the structure of a MOS transistor when a signal applied from the outside is directly applied to the gate of the MOS transistor, and (b) The structure of the MOS transistor when the signal applied from the outside is not directly applied to the gate of the MOS transistor. The thickness Goxi between the substrate and the gate is thicker than the thickness Goxp so that the level of the signal applied from the outside is increased. Higher MOS transistors can withstand higher signal levels.
즉, 종래의 반도체 메모리 장치의 입력핀들에 각각 연결되어 외부 입력신호를 입력하는 입력버퍼들을 구성하는 모스 트랜지스터들의 게이트 옥사이드의 두께를 외부 입력신호가 직접 인가되지 않는 모스 트랜지스터들의 게이트 옥사이드의 두께보다 얇게 하기 위하여 듀얼 옥사이드 공정을 사용함으로써 외부 입력신호를 직접 인가받는 모스 트랜지스터들의 신뢰성을 보장하게 된다.That is, the thickness of the gate oxide of the MOS transistors that are connected to the input pins of the conventional semiconductor memory device and input the external input signal, respectively, is thinner than the thickness of the gate oxide of the MOS transistors to which the external input signal is not directly applied. By using the dual oxide process to ensure the reliability of the MOS transistors that are directly applied to the external input signal.
예를 들어 설명하면, 외부로부터 인가되는 전압이 3.3V, 5V인 경우에, 이들 두 전압에 대하여 모두 응용가능한 반도체 메모리 장치를 개발한다고 할 때, 3.3V용 공정과 5V용 공정의 두가지 공정을 이용하여 개발해야 한다. 왜냐하면, 3.3V용 공정을 이용하여 5V용 반도체 메모리 장치를 개발하려면 반도체 메모리 장치 내부의 내부 전원전압 발생회로를 이용하여 내부 전원전압을 일정 레벨이상 가압되는 것을 방지하여 모스 트랜지스터의 신뢰성을 보장하지만 외부 입력신호에 대한 모스 트랜지스터의 스트레스는 피할 수가 없다.For example, when a voltage applied from the outside is 3.3V and 5V, when developing a semiconductor memory device applicable to both of these voltages, two processes of 3.3V and 5V are used. Should be developed. In order to develop a 5V semiconductor memory device using the 3.3V process, the internal power supply voltage generation circuit inside the semiconductor memory device is prevented from being pressurized by a predetermined level, thereby ensuring the reliability of the MOS transistor. The stress of the MOS transistor on the input signal is inevitable.
도 3은 본 발명의 반도체 메모리 장치의 입력 버퍼의 회로도로서, 도 1에 나타낸 PMOS트랜지스터(P1) 및 NMOS트랜지스터(N1)로 구성된 입력버퍼에 NMOS트랜지스터(N2), 및 전압 조절회로(10)를 더 추가하여 구성되어 있다.FIG. 3 is a circuit diagram of an input buffer of the semiconductor memory device of the present invention, in which an NMOS transistor N2 and a voltage regulating circuit 10 are placed in an input buffer composed of a PMOS transistor P1 and an NMOS transistor N1 shown in FIG. 1. It is further configured.
즉, 신호 입력단자(IN)로 부터 PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)로 구성된 입력버퍼로 신호 전송을 위하여 NMOS트랜지스터(N2)를 연결하고, NMOS트랜지스터(N2)의 게이트에 제어전압(IVR)을 인가한다. 전압 조절회로(10)는 외부로부터 인가되는 전원전압(VCC)을 입력하여 제어전압(IVR)을 발생한다.That is, the NMOS transistor N2 is connected for signal transmission from the signal input terminal IN to the input buffer consisting of the PMOS transistor P1 and the NMOS transistor N1, and the control voltage (N2) is connected to the gate of the NMOS transistor N2. IVR) is applied. The voltage regulating circuit 10 generates a control voltage IVR by inputting a power supply voltage VCC applied from the outside.
도 4는 도 3에 나타낸 외부로부터 입력신호(IN) 및 신호(n)의 파형을 나타내는 것이고, 도 5는 전압 조절회로(10)의 외부로부터 인가되는 전원전압(VCC)에 대한 제어전압(IVR)의 변화를 나타내는 그래프이다.FIG. 4 shows waveforms of the input signal IN and the signal n from the outside shown in FIG. 3, and FIG. 5 shows the control voltage IVR with respect to the power supply voltage VCC applied from the outside of the voltage regulating circuit 10. ) Is a graph showing the change.
도 4 및 도 5를 이용하여 도 3에 나타낸 회로의 동작을 설명하면 다음과 같다.The operation of the circuit shown in FIG. 3 using FIGS. 4 and 5 is as follows.
전압 조절회로(10)는 전원전압(VCC)을 입력하여 제어전압(IVR)을 발생한다. 제어전압(IVR)은 도 5에 나타낸 바와 같이 전압전원(VCC)의 증가에 따라 증가하다가 일정전압에 다다르면 전압 레벨이 제어전압(IVR)으로 유지된다. 레벨조절부는 NMOS트랜지스터(N2)로 이루어져있다. NMOS트랜지스터(N2)는 제어전압(IVR)이 인가되면 온되어 입력전압(IN)의 레벨을 신호(n)로 전송한다. 이때, 외부로부터 인가되는 입력전압(IN)의 레벨이 제어전압(IVR)에서 NMOS트랜지스터(N2)의 문턱전압(Vtn)보다 높은 경우에는 NMOS트랜지스터(N2)를 통하여 제어전압(IVR)에서 NMOS트랜지스터(N2)의 문턱전압(Vtn)을 뺀 전압이 노드(n)에 발생되고, 외부로부터 인가되는 입력전압(IN)의 레벨이 제어전압(IVR)에서 NMOS트랜지스터(N2)의 문턱전압(Vtn)보다 낮은 경우에는 외부로부터 인가되는 입력전압(IN)의 레벨이 그대로 출력된다. 즉, 도 4에 나타낸 바와 같이 NMOS트랜지스터(N2)는 제어전압(IVR)에 의해서 온되어 외부로부터 인가되는 입력전압(IN)의 레벨이 높은 경우에는 레벨을 낮추어서 출력하고, 외부로부터 인가되는 입력전압(IN)의 레벨이 낮은 경우에는 그대로 출력한다.The voltage regulating circuit 10 generates a control voltage IVR by inputting a power supply voltage VCC. As shown in FIG. 5, the control voltage IVR increases with the increase of the voltage power supply VCC, and when the control voltage IVR reaches a constant voltage, the voltage level is maintained at the control voltage IVR. The level control part consists of an NMOS transistor (N2). The NMOS transistor N2 is turned on when the control voltage IVR is applied to transmit the level of the input voltage IN as the signal n. At this time, when the level of the input voltage IN applied from the outside is higher than the threshold voltage Vtn of the NMOS transistor N2 at the control voltage IVR, the NMOS transistor at the control voltage IVR through the NMOS transistor N2. A voltage obtained by subtracting the threshold voltage Vtn of N2 is generated at the node n, and the level of the input voltage IN applied from the outside is the threshold voltage Vtn of the NMOS transistor N2 at the control voltage IVR. In the lower case, the level of the input voltage IN applied from the outside is output as it is. That is, as shown in FIG. 4, when the NMOS transistor N2 is turned on by the control voltage IVR and the level of the input voltage IN applied from the outside is high, the NMOS transistor N2 is outputted by lowering the level, and the input voltage applied from the outside. If the level of (IN) is low, it is output as it is.
즉, 본 발명의 반도체 메모리 장치의 입력버퍼는 내부 전원전압의 레벨이 외부 전원전압의 레벨보다 낮은 경우에 외부 입력신호를 직접적으로 모스 트랜지스터들에 인가하지 않고, 외부 입력신호의 레벨을 낮추어서 모스 트랜지스터들로 인가함으로써 종래의 반도체 메모리 장치처럼 듀얼 공정을 사용하지 않고 반도체 메모리 장치의 신뢰성을 증가시킬 수 있다. That is, the input buffer of the semiconductor memory device of the present invention does not directly apply the external input signal to the MOS transistors when the level of the internal power supply voltage is lower than the level of the external power supply voltage, and lowers the level of the external input signal to thereby reduce the MOS transistor. By applying the above, it is possible to increase the reliability of the semiconductor memory device without using a dual process as in the conventional semiconductor memory device.
따라서, 본 발명의 반도체 메모리 장치의 입력버퍼는 동일한 저전압 공정에 의해서 입력 버퍼를 구성하는 모스 트랜지스터들의 게이트 옥사이드의 두께를 얇게 제조하여도 됨으로써 공정상의 기간 및 비용의 감소가 가능하다.Therefore, the input buffer of the semiconductor memory device of the present invention may be manufactured by a thin thickness of the gate oxide of the MOS transistors constituting the input buffer by the same low voltage process, thereby reducing the process period and cost.
또한, 높은 외부 전원전압에 따른 반도체 메모리 장치의 신뢰성을 보장할 수 있다.In addition, it is possible to ensure the reliability of the semiconductor memory device according to the high external power supply voltage.
도1은 종래의 반도체 메모리 장치의 입력 버퍼의 회로도이다.1 is a circuit diagram of an input buffer of a conventional semiconductor memory device.
도2(a), (b)는 종래의 반도체 메모리 장치의 듀얼 옥사이드 공정을 설명하기 위한 모스 트랜지스터의 구조이다. 2 (a) and 2 (b) show a structure of a MOS transistor for explaining a dual oxide process of a conventional semiconductor memory device.
도3는 본 발명의 반도체 메모리 장치의 입력 버퍼의 회로도이다.3 is a circuit diagram of an input buffer of the semiconductor memory device of the present invention.
도4는 도3에 나타낸 입력신호(IN)에 대한 노드(n)의 신호 레벨을 나타내는 파형도이다.FIG. 4 is a waveform diagram showing the signal level of the node n with respect to the input signal IN shown in FIG.
도5는 도3에 나타낸 전압 조절회로의 입력 전원전압(VCC)에 대한 제어전압(IVR)의 변화를 나타내는 그래프이다.FIG. 5 is a graph showing the change of the control voltage IVR with respect to the input power supply voltage VCC of the voltage regulating circuit shown in FIG.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980053651A KR100549935B1 (en) | 1998-12-08 | 1998-12-08 | Input buffer of semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980053651A KR100549935B1 (en) | 1998-12-08 | 1998-12-08 | Input buffer of semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000038596A KR20000038596A (en) | 2000-07-05 |
| KR100549935B1 true KR100549935B1 (en) | 2006-05-03 |
Family
ID=19561806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980053651A Expired - Fee Related KR100549935B1 (en) | 1998-12-08 | 1998-12-08 | Input buffer of semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100549935B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100808581B1 (en) * | 2001-12-28 | 2008-03-03 | 주식회사 하이닉스반도체 | Input buffer circuit with glitch protection |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02252315A (en) * | 1989-03-27 | 1990-10-11 | Nec Corp | Input buffer circuit for semiconductor integrated circuit |
| US5378945A (en) * | 1993-07-26 | 1995-01-03 | Digital Equipment Corporation | Voltage level converting buffer circuit |
| JPH10135818A (en) * | 1996-10-29 | 1998-05-22 | Mitsubishi Electric Corp | Input circuit |
| KR20020007785A (en) * | 2000-07-19 | 2002-01-29 | 윤종용 | Data input apparatus of semiconductor memory device |
-
1998
- 1998-12-08 KR KR1019980053651A patent/KR100549935B1/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02252315A (en) * | 1989-03-27 | 1990-10-11 | Nec Corp | Input buffer circuit for semiconductor integrated circuit |
| US5378945A (en) * | 1993-07-26 | 1995-01-03 | Digital Equipment Corporation | Voltage level converting buffer circuit |
| JPH10135818A (en) * | 1996-10-29 | 1998-05-22 | Mitsubishi Electric Corp | Input circuit |
| KR20020007785A (en) * | 2000-07-19 | 2002-01-29 | 윤종용 | Data input apparatus of semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000038596A (en) | 2000-07-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19981208 |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20031127 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 19981208 Comment text: Patent Application |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20050831 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20060127 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20060201 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20060202 End annual number: 3 Start annual number: 1 |
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| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20090202 Start annual number: 4 End annual number: 4 |
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| FPAY | Annual fee payment |
Payment date: 20100114 Year of fee payment: 5 |
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| PR1001 | Payment of annual fee |
Payment date: 20100114 Start annual number: 5 End annual number: 5 |
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| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |