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KR100546721B1 - Manufacturing Method of Semiconductor Device - Google Patents

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KR100546721B1
KR100546721B1 KR1020030100926A KR20030100926A KR100546721B1 KR 100546721 B1 KR100546721 B1 KR 100546721B1 KR 1020030100926 A KR1020030100926 A KR 1020030100926A KR 20030100926 A KR20030100926 A KR 20030100926A KR 100546721 B1 KR100546721 B1 KR 100546721B1
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Abstract

본 발명은 반도체 소자의 제조 방법을 개시한다. 이에 의하면, 반도체 기판 상에 원하는 패턴을 형성하기 위한 하지층을 형성하고, 상기 하지층 상에 하부 반사방지층과 같은 물질층을 형성하고, 상기 하부 반사방지층 상에 감광막의 패턴을 형성하고, 상기 감광막의 패턴을 식각 마스크층으로 이용하여 상기 하부 반사방지층을 건식 식각공정에 의해 식각하되, 식각과 증착을 조절함으로써 상기 감광막의 패턴 하단부에 증착층을 형성하고, 상기 감광막의 패턴과 증착을 실질적인 식각 마스크층으로 이용하여 상기 하지층을 식각시킨다.The present invention discloses a method for manufacturing a semiconductor device. According to this, an underlayer for forming a desired pattern is formed on a semiconductor substrate, a material layer such as a lower antireflective layer is formed on the underlayer, a pattern of a photoresist layer is formed on the lower antireflective layer, and the photoresist layer is formed. The lower anti-reflective layer is etched by a dry etching process using a pattern of as an etch mask layer, and a deposition layer is formed at a lower end of the pattern of the photoresist layer by controlling etching and deposition. The base layer is etched using the layer.

따라서, 본 발명은 기존의 사진공정용 장비를 그대로 사용하면서도 상기 하지층의 패턴의 간격 사이즈를 기존의 임계 치수에 해당하는 간격 사이즈보다 축소시킬 수가 있으므로 반도체 소자의 고집적화에 대한 한계를 극복할 수 있고 나아가 반도체 소자의 수율을 향상시킬 수가 있다.Therefore, the present invention can overcome the limitations on the high integration of the semiconductor device because it can reduce the gap size of the pattern of the underlying layer than the gap size corresponding to the existing critical dimension while using the existing photo process equipment as it is Furthermore, the yield of a semiconductor element can be improved.

또한, 기존의 사진공정용 장비의 한계를 초과하는, 단파장의 광원을 갖는 최신의 사진공정용 장비에 대한 구입을 억제할 수 있으므로 반도체 소자의 제품 원가의 상승을 방지하고 나아가 제품의 가격 경쟁력을 강화시킬 수가 있다.In addition, it is possible to suppress the purchase of the latest photographic processing equipment having a short wavelength light source, which exceeds the limitations of the existing photographic processing equipment, thereby preventing the rise in the product cost of semiconductor devices and further enhancing the product's price competitiveness. I can do it.

하지층, 하부 반사방지층, 증착층, 간격 사이즈, 임계 치수, 축소Underlayer, bottom antireflection layer, deposition layer, gap size, critical dimension, reduction

Description

반도체 소자의 제조 방법{Method For Manufacturing Semiconductor Device} Method for manufacturing semiconductor device {Method For Manufacturing Semiconductor Device}             

도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 게이트 전극 형성 방법을 나타낸 단면 공정도.1A to 1C are cross-sectional process diagrams illustrating a gate electrode forming method of a semiconductor device according to the prior art.

도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.2A to 2D are cross-sectional process diagrams illustrating a method for manufacturing a semiconductor device according to the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 기존의 사진공정용 장비를 이용하면서도 패턴의 간격 사이즈를 임계 치수보다 작게 축소시키도록 한 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device to reduce the gap size of the pattern to less than the critical dimension while using the existing photographic process equipment.

일반적으로, 반도체 소자의 고집적화를 위해 반도체 소자의 미세화가 진행됨에 따라 상기 반도체 소자를 구성하는 게이트 전극이나 배선의 패턴들과 같은 미세한 패턴을 형성하기가 점차 어려워진다. 그러므로, 상기 게이트 전극이나 배선의 선폭 사이즈뿐만 아니라 상기 게이트 전극간의 간격이나 배선간의 간격 사이즈에 대한 임계 치수(critical dimension: CD)를 정밀하게 제어함으로써 상기 미세한 패턴을 원하는 사이즈로 구현할 수가 있다.In general, as semiconductor devices become more sophisticated for higher integration of semiconductor devices, it becomes increasingly difficult to form fine patterns such as patterns of gate electrodes or wirings constituting the semiconductor devices. Therefore, the fine pattern can be realized in a desired size by precisely controlling not only the line width size of the gate electrode or the wiring, but also the critical dimension (CD) for the gap size between the gate electrodes or the gap between the wirings.

종래의 반도체 소자의 제조 방법은 도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 게이트 절연막과 같은 산화막(11)을 형성하고, 상기 산화막(11) 상에 게이트 전극용 도전층과 같은 다결정 실리콘층(13)을 적층한다. 이어서, 상기 다결정 실리콘층(13)의 일부 영역, 예를 들어 게이트 전극 형성 영역 상에 식각 마스크층, 예를 들어 감광막(15)의 패턴을 형성한다. 이때, 상기 감광막(15)의 패턴을 W1의 선폭 사이즈와 W2의 간격 사이즈로 형성한다.In the conventional method of manufacturing a semiconductor device, as shown in FIG. 1A, an oxide film 11, such as a gate insulating film, is formed on a semiconductor substrate 10, and a polycrystal, such as a conductive layer for a gate electrode, is formed on the oxide film 11. The silicon layer 13 is laminated. Subsequently, a pattern of an etching mask layer, for example, the photoresist layer 15, is formed on a portion of the polycrystalline silicon layer 13, for example, a gate electrode formation region. At this time, the pattern of the photosensitive film 15 is formed in the line width size of W1 and the gap size of W2.

도 1b에 도시된 바와 같이, 이후, 상기 감광막(15)의 패턴을 식각 마스크층으로 이용하여 상기 감광막(15)의 패턴 외측의 다결정 실리콘층(13)을 제거시킴으로써 상기 감광막(15)의 패턴 아래에 상기 다결정 실리콘층(13)의 원하는 패턴을 남김과 아울러 상기 감광막(15)의 패턴 외측의 산화막(11)을 노출시킨다. 따라서, 상기 다결정 실리콘층(13)의 패턴은 W1의 선폭 사이즈와 W2의 간격 사이즈로 형성된다.As shown in FIG. 1B, the pattern of the photoresist film 15 is then used as an etch mask layer to remove the polycrystalline silicon layer 13 outside the pattern of the photoresist film 15, thereby removing the pattern of the photoresist film 15. The desired pattern of the polycrystalline silicon layer 13 is left on the surface, and the oxide film 11 outside the pattern of the photosensitive film 15 is exposed. Therefore, the pattern of the polycrystalline silicon layer 13 is formed in the line width size of W1 and the gap size of W2.

도 1c에 도시된 바와 같이, 그런 다음, 도 1b의 감광막(15)의 패턴을 제거시킴으로써 상기 다결정 실리콘층(13)을 노출시킨다.As shown in FIG. 1C, the polycrystalline silicon layer 13 is then exposed by removing the pattern of the photosensitive film 15 of FIG. 1B.

그런데, 종래의 반도체 소자의 제조 방법은 사진식각공정을 이용하여 상기 다결정 실리콘층(13)의 패턴을 형성하기 때문에 상기 다결정 실리콘층(13)의 패턴의 미세화가 사진공정용 장비 자체의 분해능과 같은 능력에 의해 전적으로 결정될 수밖에 없다. 그 결과, 도 1a에 도시된 바와 같이, 상기 감광막(15)의 패턴의 간격 사이즈(W2)는 사진공정용 장비(미도시)가 구현할 수 있는 최소 사이즈에 해당할 경우, 상기 감광막(15)의 패턴의 간격 사이즈(W2)는 상기 최소 사이즈보다 작게 축소될 수 없는 한계가 있다.However, in the conventional method of manufacturing a semiconductor device, since the pattern of the polycrystalline silicon layer 13 is formed by using a photolithography process, the miniaturization of the pattern of the polycrystalline silicon layer 13 is equal to the resolution of the equipment for the photolithography process itself. It must be determined entirely by ability. As a result, as shown in FIG. 1A, when the gap size W2 of the pattern of the photoresist film 15 corresponds to a minimum size that can be realized by a photographic process equipment (not shown), the photoresist 15 may be formed. The gap size W2 of the pattern has a limit that cannot be reduced smaller than the minimum size.

이에 따라, 상기 다결정 실리콘층(13)의 간격 사이즈는 도 1b에 도시된 바와 같이, 상기 감광막(15)의 패턴의 간격 사이즈(W2)보다 작게 형성될 수가 없으므로 종래의 제조 방법으로는 반도체 소자의 고집적화에 한계가 있다. 이를 극복하기 위해서는 기존의 사진공정용 장비의 한계를 초과하는, 단파장의 광원을 갖는 최신의 사진공정용 장비에 대한 구입이 요구된다.Accordingly, the gap size of the polycrystalline silicon layer 13 cannot be formed smaller than the gap size W2 of the pattern of the photosensitive film 15, as shown in FIG. 1B. There is a limit to high integration. To overcome this, it is required to purchase the latest photographic processing equipment having a short wavelength light source, which exceeds the limitations of the existing photographic processing equipment.

그러나, 이러한 요구를 충족시키기 위해서는 상당한 경제적 비용이 소요되는데, 이는 반도체 소자의 제품 원가를 높이고 나아가 제품의 가격 경쟁력을 약화시킨다. 이러한 현실을 반영하여 기존의 사진공정용 장비를 이용하면서도 상기 장비의 한계를 극복할 수 있는 미세한 패턴을 형성하는 방법이 절실히 요구된다.However, in order to meet these demands, a considerable economic cost is required, which increases the product cost of the semiconductor device and further weakens the price competitiveness of the product. Reflecting such a reality, there is an urgent need for a method of forming a fine pattern that can overcome the limitations of the equipment while using existing photo processing equipment.

따라서, 본 발명의 목적은 기존의 사진공정용 장비를 이용하면서도 상기 장비가 갖는 한계 사이즈 이하로 미세한 패턴을 형성하는데 있다.Accordingly, an object of the present invention is to form a fine pattern below the limit size of the equipment while using the existing equipment for photographic processing.

본 발명의 다른 목적은 반도체 소자의 고집적화를 이루는데 있다.Another object of the present invention is to achieve high integration of semiconductor devices.

본 발명의 또 다른 목적은 반도체 소자의 수율을 향상시키는데 있다.Another object of the present invention is to improve the yield of semiconductor devices.

본 발명의 또 다른 목적은 반도체 소자의 원가 절감을 이루는데 있다.
Another object of the present invention is to achieve a cost reduction of a semiconductor device.

이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은The semiconductor device manufacturing method according to the present invention for achieving the above object is

반도체 기판 상에 원하는 패턴을 형성하기 위한 하지층을 형성하는 단계; 상기 하지층 상에 하부 반사방지층을 형성하는 단계; 상기 하부 반사방지층의 일부분 상에 감광막의 패턴을 형성하는 단계; 상기 감광막의 패턴을 식각 마스크층으로 이용하여 상기 하부 반사방지층을 건식 식각공정에 의해 식각하되, 식각과 증착을 조절함으로써 상기 감광막의 패턴의 측면에 증착층을 형성하는 단계; 및 상기 감광막의 패턴과 증착층을 실질적인 식각 마스크층으로 이용하여 상기 하지층을 식각시킴으로써 상기 하지층의 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.Forming an underlayer for forming a desired pattern on the semiconductor substrate; Forming a lower anti-reflection layer on the underlayer; Forming a pattern of a photoresist film on a portion of the lower anti-reflection layer; Etching the lower anti-reflection layer by a dry etching process using the pattern of the photoresist layer as an etch mask layer, and forming a deposition layer on the side of the pattern of the photoresist by controlling etching and deposition; And forming a pattern of the underlayer by etching the underlayer by using the pattern of the photoresist layer and the deposition layer as a substantial etching mask layer.

바람직하게는, 상기 증착층의 두께를 실시간으로 측정할 수 있다. 또한, 증착층의 두께를 레이저 간섭계를 적용한 종료점 검출 방식에 의해 실시간으로 측정하는 것이 가능하다. 그러므로, 원하는 임계 치수를 실시간으로 제어 가능하므로 원하는 소자의 특성을 결정할 수 있다. 또한 반도체 기판 및 챔버의 상황이 달라져도 항상 동일한 결과의 임계 치수를 얻을 수가 있다.Preferably, the thickness of the deposition layer may be measured in real time. In addition, the thickness of the deposited layer can be measured in real time by an endpoint detection method using a laser interferometer. Therefore, the desired critical dimension can be controlled in real time, so that the characteristics of the desired device can be determined. In addition, even if the situation of the semiconductor substrate and the chamber is different, it is always possible to obtain the critical dimension of the same result.

바람직하게는, 상기 건식 식각공정의 반응 압력은 3~10mTorr이고, 소스 전력(source power)은 400~800 와트(W)이고, 바이어스 전력(bias power)은 50~100 와트(W)이고, 반응 가스는 50~100 sccm(standard cubic centimer per minute)의 HBr 가스와 5~20sccm의 O2 가스와, 10~30sccm의 Ar 가스의 혼합 가스인 것이 가능하다.Preferably, the reaction pressure of the dry etching process is 3 ~ 10mTorr, the source power (source power) is 400 ~ 800 Watt (W), the bias power (bias power) is 50 ~ 100 Watt (W), the reaction The gas may be a mixed gas of HBr gas of 50-100 sccm (standard cubic centimer per minute), O 2 gas of 5-20 sccm, and Ar gas of 10-30 sccm.

바람직하게는, 상기 하부 반사방지층을 산화질화막으로 형성할 수 있다.Preferably, the lower antireflection layer may be formed of an oxynitride layer.

바람직하게는, 상기 증착층의 두께를 레이저 간섭계를 적용한 종료점 검출 방식에 의해 실시간으로 제어함으로써 임계 치수를 제어할 수 있다.Preferably, the critical dimension may be controlled by controlling the thickness of the deposition layer in real time by an endpoint detection method using a laser interferometer.

따라서, 본 발명은 기존의 사진공정용 장비를 그대로 이용하면서도 패턴 사이의 간격을 상기 기존의 사진공정용 장비의 임계 치수보다 축소시킬 수가 있다. Therefore, the present invention can reduce the spacing between the patterns than the critical dimension of the conventional photographic equipment while still using the existing photographic equipment.

이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일한 부호를 부여한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part which has the same structure and the same action as the conventional part.

도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.2A to 2G are cross-sectional process diagrams illustrating a method for manufacturing a semiconductor device according to the present invention.

도 2a를 참조하면, 먼저, 반도체 기판(20), 예를 들어 단결정 실리콘 기판 상에 게이트 절연막과 같은 산화막(21)을 열 산화 공정에 의해 원하는 두께로 형성시키고, 상기 산화막(21) 상에 패턴을 형성하기 위한 하지층, 예를 들어 게이트 전극을 위한 다결정 실리콘층(23)을 원하는 두께로 적층한다.Referring to FIG. 2A, first, an oxide film 21 such as a gate insulating film is formed on a semiconductor substrate 20, for example, a single crystal silicon substrate, to a desired thickness by a thermal oxidation process, and a pattern is formed on the oxide film 21. A base layer, for example, a polycrystalline silicon layer 23 for a gate electrode, for forming a layer is laminated to a desired thickness.

그런 다음, 상기 다결정 실리콘층(23) 상에 예를 들어, 하부 반사방지층(bottom Anti-Reflected Coating: BARC)(25)을 원하는 두께로 적층한다. 물론, 상기 하부 반사방지층(25)으로서 산화질화막을 사용하여도 좋다.Then, for example, a bottom anti-reflective coating (BARC) 25 is laminated on the polycrystalline silicon layer 23 to a desired thickness. Of course, an oxynitride film may be used as the lower antireflection layer 25.

여기서, 상기 반사방지층(25)은 상기 다결정 실리콘층(23)과 같이 광 반사가 많은 하지층 상에 추가로 적층되며, 그 재질에 따라 크게 유기질의 반사방지층과 무기질의 반사방지층으로 구분된다. 상기 무기질의 반사방지층은 반사방지층의 두께를 조절함으로써 상기 하지층과 상기 반사방지층 사이의 계면에서 반사한 반사광과, 상기 반사방지층과 그 위의 감광막 패턴 사이의 계면에서 반사한 반사광을 상쇄 간섭시켜 상기 하지층으로부터의 반사광을 줄여주는 역할을 담당한다. 상기 유기질의 반사방지층은 상기 하지층에서 반사되는 광을 흡수함으로써 상기 하지층으로부터의 반사광을 줄여주는 역할을 담당한다Here, the anti-reflection layer 25 is further stacked on the base layer with high light reflection, such as the polycrystalline silicon layer 23, and is largely divided into an organic antireflection layer and an inorganic antireflection layer according to the material. The inorganic antireflective layer cancels and interferes with the reflected light reflected at the interface between the base layer and the antireflective layer by adjusting the thickness of the antireflective layer and the reflected light reflected at the interface between the antireflective layer and the photoresist pattern thereon. It serves to reduce the reflected light from the underlying layer. The organic antireflection layer plays a role of reducing the reflected light from the underlayer by absorbing the light reflected from the underlayer.

이어서, 사진식각 공정을 이용하여 상기 반사방지층(25)의 일부분 상에 제 1 식각 마스크층, 예를 들어 감광막(27)의 패턴을 형성한다. 이때, 상기 감광막(27)의 패턴을 W3의 선폭 사이즈와 W2의 간격 사이즈로 형성한다.Subsequently, a pattern of the first etching mask layer, for example, the photoresist layer 27 is formed on a portion of the anti-reflection layer 25 using a photolithography process. At this time, the pattern of the photosensitive film 27 is formed in the line width size of W3 and the gap size of W2.

도 2b를 참조하면, 그런 다음, 상기 감광막(27)의 패턴을 식각 마스크층으로 이용하여 상기 하부 반사방지층(25)을 임의의 반응 가스(29)를 이용한 건식 식각 공정에 의해 증착과 식각을 조절함으로써 상기 감광막(27)의 패턴의 양 측면 하단부에 제 2 식각 마스크층으로서의 증착층(31)을 형성시킨다.Referring to FIG. 2B, deposition and etching are controlled by a dry etching process using the lower anti-reflection layer 25 using an optional reaction gas 29 using the pattern of the photoresist layer 27 as an etching mask layer. As a result, the deposition layer 31 as the second etching mask layer is formed on both lower end portions of the pattern of the photosensitive film 27.

이때, 상기 건식 식각 공정을 위한 반응 조건으로서, 반응 압력은 3~10 mTorr이고, 소스 고주파 전력(source RF power)은 400~800 와트(W)이고, 바이어스 전력(bias power)은 50~100 와트(W)이다. 또한, 반응 가스는 50~100 sccm(standard cubic centimer per minute)의 HBr 가스와, 5~20sccm의 O2 가스와, 10~30sccm의 Ar 가스의 혼합 가스이다.In this case, as a reaction condition for the dry etching process, the reaction pressure is 3 ~ 10 mTorr, the source RF power is 400 ~ 800 watts (W), the bias power (bias power) 50 ~ 100 watts (W). The reaction gas is a mixed gas of HBr gas of 50-100 sccm (standard cubic centimer per minute), O 2 gas of 5-20 sccm, and Ar gas of 10-30 sccm.

여기서, 상기 증착층(31)의 증착 두께(T1)는 상기 증착층(29)에 레이저광(33)을 조사하는 레이저 간섭계(Laser Interferometer)를 적용한 종료점 검출(end point detection: EPD) 방식에 의해 실시간으로 측정될 수 있다.The deposition thickness T1 of the deposition layer 31 may be determined by an end point detection (EPD) method using a laser interferometer for irradiating the laser light 33 to the deposition layer 29. It can be measured in real time.

따라서, 상기 감광막(27)의 패턴과 상기 증착층(31)은 상기 다결정 실리콘층(23)의 실질적인 식각 마스크층으로서의 역할을 담당하므로 상기 실질적인 식각 마스크층의 폭 사이즈(W5)의 임계 치수는 상기 감광막(27)의 패턴의 폭 사이즈(W1)와 상기 증착층(31)의 증착 두께(T1)의 합으로 결정될 수 있다.Accordingly, since the pattern of the photoresist layer 27 and the deposition layer 31 play a role as a substantial etching mask layer of the polycrystalline silicon layer 23, the critical dimension of the width size W5 of the substantially etching mask layer is The width size W1 of the pattern of the photosensitive film 27 may be determined by the sum of the deposition thickness T1 of the deposition layer 31.

따라서, 본 발명은 종래와 동일한 사진공정용 장비를 이용하면서도 상기 증착층(31) 사이의 간격 사이즈(W6)를 종래 기술에 의해 형성될 수 있는 간격 사이즈(W2)보다 축소시킬 수가 있다.Therefore, the present invention can reduce the gap size W6 between the deposition layers 31 to be smaller than the gap size W2 that can be formed by the prior art while using the same photographic processing equipment as in the prior art.

도 2c를 참조하면, 이후, 상기 감광막(27)의 패턴에 추가하여 상기 증착층(31)을 실질적인 식각 마스크층으로 이용하여 상기 다결정 실리콘층(23)을 식각시킴으로써 상기 실질적인 식각 마스크층 아래에 상기 다결정 실리콘층(23)의 패턴을 폭 사이즈(W5)로 남김과 아울러 그 외측의 산화막(21)을 노출시킨다.Referring to FIG. 2C, the polycrystalline silicon layer 23 is etched by using the deposition layer 31 as a substantial etching mask layer in addition to the pattern of the photoresist layer 27, and then, below the substantially etching mask layer. The pattern of the polycrystalline silicon layer 23 is left in the width size W5 and the oxide film 21 on the outside thereof is exposed.

따라서, 본 발명은 기존의 사진공정용 장비를 그대로 이용하면서도 상기 다결정 실리콘층(23)의 간격 사이즈(W6)를 기존의 사진공정용 장비의 한계 임계 치수에 해당하는 간격 사이즈(W2)보다 축소시킬 수가 있다.Accordingly, the present invention can reduce the gap size W6 of the polycrystalline silicon layer 23 to the gap size W2 corresponding to the critical critical dimension of the existing photoprocessing equipment while using the existing photoprocessing equipment as it is. There is a number.

도 2d를 참조하면, 그런 다음, 도 2c에 도시된 감광막(27)의 패턴과 함께 증착막(31)을 제거시킴으로써 상기 다결정 실리콘층(23)의 패턴을 노출시킨다. 이때, 상기 다결정 실리콘층(23)의 패턴은 간격 사이즈(W6)로 이격하여 배치된다.Referring to FIG. 2D, the pattern of the polycrystalline silicon layer 23 is then exposed by removing the deposition film 31 together with the pattern of the photosensitive film 27 shown in FIG. 2C. At this time, the pattern of the polycrystalline silicon layer 23 is disposed spaced apart by the gap size (W6).

따라서, 본 발명은 기존의 사진공정용 장비를 그대로 사용하면서도 상기 다 결정 실리콘층(23)의 패턴의 간격 사이즈(W6)를 기존의 임계 치수에 해당하는 간격 사이즈(W2)보다 축소시킬 수가 있으므로 반도체 소자의 고집적화에 대한 한계를 극복할 수 있고 나아가 반도체 소자의 수율을 향상시킬 수가 있다.Therefore, the present invention can reduce the gap size (W6) of the pattern of the polysilicon layer 23 than the gap size (W2) corresponding to the existing critical dimension while using the existing photographic process equipment as it is. It is possible to overcome the limitation of the high integration of the device and further improve the yield of the semiconductor device.

또한, 기존의 사진공정용 장비의 한계를 초과하는, 단파장의 광원을 갖는 최신의 사진공정용 장비에 대한 구입을 억제할 수 있으므로 반도체 소자의 제품 원가의 상승을 방지하고 나아가 제품의 가격 경쟁력을 강화시킬 수가 있다.In addition, it is possible to suppress the purchase of the latest photographic processing equipment having a short wavelength light source, which exceeds the limitations of the existing photographic processing equipment, thereby preventing the rise in the product cost of semiconductor devices and further enhancing the product's price competitiveness. I can do it.

이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판 상에 패턴을 형성하기 위한 하지층을 형성하고, 상기 하지층 상에 하부 반사방지층과 같은 물질층을 형성하고, 상기 하부 반사방지층 상에 감광막의 패턴을 형성하고, 상기 감광막의 패턴을 식각 마스크층으로 이용하여 상기 하부 반사방지층을 건식 식각공정에 의해 식각하되, 식각과 증착을 조절함으로써 상기 감광막의 패턴 하단부에 증착층을 형성하고, 상기 감광막의 패턴과 증착을 실질적인 식각 마스크층으로 이용하여 상기 하지층을 식각시킨다.As described above, in the method of manufacturing a semiconductor device according to the present invention, a base layer for forming a pattern is formed on a semiconductor substrate, a material layer such as a lower anti-reflection layer is formed on the base layer, and the bottom reflection Forming a pattern of the photoresist layer on the prevention layer, and using the pattern of the photoresist layer as an etching mask layer to etch the lower anti-reflection layer by a dry etching process, by forming the deposition layer on the lower end of the pattern of the photosensitive layer by controlling the etching and deposition The underlying layer is etched using the pattern and the deposition of the photoresist as a substantial etching mask layer.

따라서, 본 발명은 기존의 사진공정용 장비를 그대로 사용하면서도 상기 하지층의 패턴의 간격 사이즈를 기존의 임계 치수에 해당하는 간격 사이즈보다 축소시킬 수가 있으므로 반도체 소자의 고집적화에 대한 한계를 극복할 수 있고 나아가 반도체 소자의 수율을 향상시킬 수가 있다.Therefore, the present invention can overcome the limitations on the high integration of the semiconductor device because it can reduce the gap size of the pattern of the underlying layer than the gap size corresponding to the existing critical dimension while using the existing photo process equipment as it is Furthermore, the yield of a semiconductor element can be improved.

또한, 기존의 사진공정용 장비의 한계를 초과하는, 단파장의 광원을 갖는 최 신의 사진공정용 장비에 대한 구입을 억제할 수 있으므로 반도체 소자의 제품 원가의 상승을 방지하고 나아가 제품의 가격 경쟁력을 강화시킬 수가 있다.In addition, the purchase of the latest photographic processing equipment with short wavelength light source, which exceeds the limitations of the existing photographic processing equipment, can be suppressed, thereby preventing the rise of product cost of semiconductor devices and further enhancing the product's price competitiveness. I can do it.

한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .

Claims (6)

반도체 기판 상에 원하는 패턴을 형성하기 위한 하지층을 형성하는 단계;Forming an underlayer for forming a desired pattern on the semiconductor substrate; 상기 하지층 상에 하부 반사방지층을 형성하는 단계;Forming a lower anti-reflection layer on the underlayer; 상기 하부 반사방지층의 일부분 상에 감광막의 패턴을 형성하는 단계;Forming a pattern of a photoresist film on a portion of the lower anti-reflection layer; 상기 감광막의 패턴을 식각 마스크층으로 이용하여 상기 하부 반사방지층을 HBr 가스와 O2 가스와 Ar 가스의 혼합 가스로 건식 식각공정에 의해 식각하되, 식각과 증착을 조절함으로써 상기 감광막의 패턴의 측면에 증착층을 형성하고, 레이저 간섭계를 적용한 종료점 검출 방식에 의해 실시간으로 측정하여 상기 증착층의 두께를 결정하는 단계; 및Using the pattern of the photoresist layer as an etch mask layer, the lower anti-reflection layer is etched by a dry etching process with a mixed gas of HBr gas, O 2 gas, and Ar gas, and is controlled on the side of the pattern of the photoresist layer by controlling etching and deposition. Forming a deposition layer and determining the thickness of the deposition layer by measuring in real time by an endpoint detection method using a laser interferometer; And 상기 감광막의 패턴과 증착층을 실질적인 식각 마스크층으로 이용하여 상기 하지층을 식각시킴으로써 상기 하지층의 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.Forming a pattern of the underlayer by etching the underlayer by using the pattern of the photoresist layer and the deposition layer as a substantially etching mask layer. 삭제delete 삭제delete 제 1 항에 있어서, 상기 건식 식각공정의 반응 압력은 3~10 mTorr이고, 소스 고주파 전력(source RF power)은 400~800 와트(W)이고, 바이어스 전력(bias power)은 50~100 와트(W)이고, 반응 가스는 50~100 sccm(standard cubic centimer per minute)의 HBr 가스와, 5~20sccm의 O2 가스와, 10~30sccm의 Ar 가스의 혼합 가스인 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1, wherein the reaction pressure of the dry etching process is 3 ~ 10 mTorr, the source RF power is 400 ~ 800 Watts (W), the bias power (bias power) 50 ~ 100 Watts ( W), and the reaction gas is a mixed gas of HBr gas of 50-100 sccm (standard cubic centimer per minute), O 2 gas of 5-20 sccm, and Ar gas of 10-30 sccm. Way. 제 1 항에 있어서, 상기 하부 반사방지층을 산화질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1, wherein the lower antireflection layer is formed of an oxynitride film. 제 1 항에 있어서, 상기 증착층의 두께를 레이저 간섭계를 적용한 종료점 검출 방식에 의해 실시간으로 제어함으로써 임계 치수를 제어하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of manufacturing a semiconductor device according to claim 1, wherein the critical dimension is controlled by controlling the thickness of the deposition layer in real time by an endpoint detection method using a laser interferometer.
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