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KR100546296B1 - Metal wiring manufacturing method of semiconductor device which prevents metal bridge - Google Patents

Metal wiring manufacturing method of semiconductor device which prevents metal bridge Download PDF

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KR100546296B1
KR100546296B1 KR1019990032311A KR19990032311A KR100546296B1 KR 100546296 B1 KR100546296 B1 KR 100546296B1 KR 1019990032311 A KR1019990032311 A KR 1019990032311A KR 19990032311 A KR19990032311 A KR 19990032311A KR 100546296 B1 KR100546296 B1 KR 100546296B1
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metal
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Abstract

금속 브리지(metal bridge)를 방지하는 반도체 장치의 금속 배선 제조 방법을 개시한다. 본 발명의 일 관점은, 반도체 기판 상에 형성된 층간 절연막의 표면을 화학적 기계적 연마(chemical mechanical polishing)한다. 표면이 연마된 층간 절연막을 패터닝하여 반도체 기판의 표면을 노출하는 콘택홀(contact hole)을 형성한다. 층간 절연막 상에 콘택홀을 채우는 제1도전막을 형성한다. 층간 절연막의 일부 두께가 제거되도록 제1도전막 및 층간 절연막을 순차적으로 화학적 기계적 연마하여 도전성 스터드(stud)를 형성한다. 연마된 층간 절연막 상을 덮어 도전성 스터드의 표면을 선택적으로 노출하는 스크래치(scratch) 방지 절연막을 형성한다. 스크래치 방지 절연막을 덮어 도전성 스터드에 전기적으로 연결되는 제2도전막을 형성한다. 제2도전막을 패터닝하여 금속 배선을 형성한다.Disclosed is a method of manufacturing a metal wiring in a semiconductor device that prevents a metal bridge. One aspect of the invention is chemical mechanical polishing of the surface of an interlayer insulating film formed on a semiconductor substrate. The interlayer insulating film whose surface is polished is patterned to form a contact hole exposing the surface of the semiconductor substrate. A first conductive film filling the contact hole is formed on the interlayer insulating film. A conductive stud is formed by sequentially chemically mechanical polishing the first conductive film and the interlayer insulating film so that a part of the thickness of the interlayer insulating film is removed. A scratch resistant insulating film is formed overlying the polished interlayer insulating film to selectively expose the surface of the conductive stud. The scratch prevention insulating film is covered to form a second conductive film electrically connected to the conductive stud. The second conductive film is patterned to form metal wirings.

Description

금속 브리지를 방지하는 반도체 장치의 금속 배선 제조 방법{Method of manufacturing metal line preventing metal bridge for semiconductor device}Method of manufacturing metal line preventing metal bridge for semiconductor device

도 1 내지 도 11은 본 발명의 실시예에 의한 반도체 장치의 금속 배선 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 1 to 11 are cross-sectional views schematically illustrating a method for manufacturing a metal wiring of a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부호에 대한 간략한 설명><Brief description of the major symbols in the drawings>

100; 반도체 기판, 401, 402, 403; 층간 절연막,100; Semiconductor substrates, 401, 402, 403; Interlayer insulation film,

750; 도전성 스터드, 800; 스크래치 방지 절연막;750; Conductive studs, 800; Scratch resistant insulating film;

915; 금속 배선, 950; 상부 배선.915; Metal wiring, 950; Upper wiring.

본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히, 금속 브리지(metal bridge)를 방지하는 반도체 장치의 금속 배선 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a metal wiring of a semiconductor device for preventing a metal bridge.

반도체 장치, 특히 메모리 장치 분야에서 고집적화 및 높은 동작 속도가 요구되고 있다. 고집적화를 위해서, 셀 면적(cell size)의 축소의 필요성이 부각되고 있다. 그리고, 다층 배선 구조가 적용되고 있으며, 특히, 고속도 동작이 요구되는 반도체 장치에서 필수적으로 적용되고 있다. In the field of semiconductor devices, especially memory devices, high integration and high operating speeds are required. For high integration, the necessity of reducing the cell size is emerging. In addition, a multilayer wiring structure has been applied, and in particular, it is essentially applied to a semiconductor device requiring high speed operation.

다층 배선 구조를 적용하는 데에는 층간 절연막의 평탄화 공정이 필수적이다. 이러한 층간 절연막의 평탄화 공정으로는 흐름 특성이 우수한 BPSG(BoroPhosphoSilicate Glass)를 사용하는 공정 및 층간 절연막을 증착한 후 에치 백(etch back)하는 공정이 제시되고 있다. 최근에는 층간 절연막을 평탄화하는 데 화학적 기계적 연마(CMP;Chemical Mechanical Polishing) 방법이 도입되고 있다. The planarization process of an interlayer insulation film is essential for applying a multilayer wiring structure. As a planarization process of the interlayer insulating film, a process using BPSG (BoroPhosphoSilicate Glass) having excellent flow characteristics and a process of etching back the interlayer insulating film after deposition are proposed. Recently, a chemical mechanical polishing (CMP) method has been introduced to planarize an interlayer insulating film.

이러한 CMP는 평탄화의 측면에서는 우수한 특성을 나타내지만, 연마되는 막질의 표면에 스크래치(scratch)를 수반하는 등의 문제점들을 수반하고 있다. 특히, 연마된 층간 절연막의 표면에 형성된 스크래치는 후속의 금속 배선 공정에서 금속이 잔류하는 결과를 야기할 수 있다. 이와 같이 스크래치 내에 잔류하는 금속 등과 같은 도전 물질은 금속 배선 간에 금속 브리지의 현상을 유발하는 요인이 될 수 있다. 이와 같은 금속 브리지는 금속 배선 간의 전기적인 단락을 유발할 수 있다. 또한, 금속 브리지의 존재는 금속 배선 간을 절연시키는 층간 절연막의 선폭 확보를 저하시킴으로써, 결국 절연 특성을 저하시키는 역할을 할 수 있다. Such CMP exhibits excellent characteristics in terms of planarization, but has problems such as accompanying scratches on the surface of the film to be polished. In particular, scratches formed on the surface of the polished interlayer insulating film may result in metal remaining in subsequent metal wiring processes. As such, a conductive material such as a metal remaining in the scratch may cause a phenomenon of the metal bridge between the metal wires. Such metal bridges can cause electrical shorts between metal wires. In addition, the presence of the metal bridge may lower the line width securement of the interlayer insulating film that insulates the metal wires, and thus may play a role of degrading the insulating properties.

본 발명이 이루고자 하는 기술적 과제는, 금속 브리지 현상을 방지하여 층간 절연층의 절연 특성을 저하를 억제하며 CMP를 채용할 수 있는 반도체 장치의 금속 배선 제조 방법을 제공하는 데 있다. SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a metal wiring of a semiconductor device which can prevent the metal bridge phenomenon, reduce the insulating properties of the interlayer insulating layer, and employ CMP.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상 에 형성된 층간 절연막의 표면을 화학적 기계적 연마한다. 상기 표면이 연마된 층간 절연막을 패터닝하여 상기 반도체 기판의 표면을 노출하는 콘택홀을 형성한다. 상기 층간 절연막 상에 상기 콘택홀을 채우는 제1도전막을 형성한다. 상기 층간 절연막의 일부 두께가 제거되도록 상기 제1도전막 및 상기 층간 절연막을 순차적으로 화학적 기계적 연마하여 도전성 스터드를 형성한다. 상기 연마된 층간 절연막 상을 덮어 상기 도전성 스터드의 표면을 선택적으로 노출하는 스크래치 방지 절연막을 형성한다. 상기 스크래치 방지 절연막을 덮어 상기 도전성 스터드에 전기적으로 연결되는 제2도전막을 형성한다. 상기 제2도전막을 패터닝하여 금속 배선을 형성한다. One aspect of the present invention for achieving the above technical problem, the chemical mechanical polishing of the surface of the interlayer insulating film formed on a semiconductor substrate. The interlayer insulating layer having the polished surface is patterned to form a contact hole exposing the surface of the semiconductor substrate. A first conductive layer filling the contact hole is formed on the interlayer insulating layer. The first conductive film and the interlayer insulating film are sequentially chemically mechanically polished to form a conductive stud so as to remove a part of the thickness of the interlayer insulating film. An anti-scratch insulating film is formed on the polished interlayer insulating film to selectively expose the surface of the conductive stud. Covering the scratch prevention insulating film to form a second conductive film electrically connected to the conductive stud. The second conductive film is patterned to form metal wires.

상기 스크래치 방지 절연막을 형성하는 단계 이전에, 상기 도전성 스터드를 형성하는 단계에서 연마된 상기 층간 절연막의 표면을 에치 백하는 단계를 더 포함한다. 상기 도전성 스터드를 형성하는 단계에서 상기 화학적 기계적 연마에 의해서 상기 층간 절연막은 적어도 5000Å 이상의 두께가 제거된다.Prior to forming the scratch prevention insulating film, the method further includes etching back the surface of the interlayer insulating film polished in the forming of the conductive stud. In the forming of the conductive stud, the interlayer insulating layer is removed by a thickness of at least 5000 kPa by the chemical mechanical polishing.

본 발명에 따르면, 층간 절연막의 표면을 CMP로 평탄화한 후 다층 배선 구조를 형성할 때, 금속 배선 간에 금속 브리지 등이 발생하여 절연 특성이 저하되는 것을 방지할 수 있다. According to the present invention, when forming the multilayer wiring structure after planarizing the surface of the interlayer insulating film with CMP, it is possible to prevent a metal bridge or the like from occurring between the metal wirings and to lower the insulation characteristics.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완 전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 막이 다른 막 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 막이 개재되어질 수 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. Accordingly, the shape and the like of the elements in the drawings are exaggerated to emphasize a more clear description, and the elements denoted by the same reference numerals in the drawings means the same elements. In addition, when a film is described as "on" another film or semiconductor substrate, the film may be present in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. have.

도 1 내지 도 11은 본 발명의 실시예에 의한 반도체 장치의 금속 배선 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 1 to 11 are cross-sectional views schematically illustrating a method for manufacturing a metal wiring of a semiconductor device according to an embodiment of the present invention.

이하, 본 발명의 실시예를 SRAM(Static Random Access Memory) 장치를 예를 들어 설명하지만, 다층 배선 구조를 채용하는 여타 집적 회로 등에도 적용될 수 있다. Hereinafter, an embodiment of the present invention will be described using an example of a static random access memory (SRAM) device, but the present invention can be applied to other integrated circuits or the like employing a multilayer wiring structure.

도 1은 반도체 기판(100) 상에 층간 절연막(400)을 형성하는 단계를 개략적으로 나타낸다. 1 schematically illustrates a step of forming an interlayer insulating film 400 on a semiconductor substrate 100.

구체적으로, 드레인 또는 소오스(drain or source) 등으로 이용되는 활성 영역(210)이 설정된 반도체 기판(100) 상에 스페이서(270) 등이 부착된 게이트(250)를 형성한다. 이후에, 게이트(250) 등을 절연시킬 목적으로 하부 절연막(300)을 형성한 후, Vcc 라인(350) 등을 형성한다. 이후에, Vcc 라인(350)을 절연시키는 층간 절연막(400)을 실리콘 산화물 등과 같은 절연 물질을 증착하여 형성한다. In detail, the gate 250 having the spacer 270 or the like is formed on the semiconductor substrate 100 on which the active region 210 used as a drain or source is set. Thereafter, after forming the lower insulating film 300 to insulate the gate 250 and the like, the V cc line 350 and the like are formed. Thereafter, an interlayer insulating film 400 for insulating the V cc line 350 is formed by depositing an insulating material such as silicon oxide.

도 2는 층간 절연막(400)의 표면을 평탄화하는 단계를 개략적으로 나타낸다. 2 schematically illustrates the step of planarizing the surface of the interlayer insulating film 400.

구체적으로, 층간 절연막(400)의 표면을 CMP 등으로 연마하여 평탄화한다 이때, CMP 공정에 기인하는 스크래치(500)가 평탄화된 층간 절연막(401)의 표면에 수반된다. 이러한 스크래치(500)는 금속 브리지 등과 같은 불량의 원인이 될 수 있다.Specifically, the surface of the interlayer insulating film 400 is polished and planarized by CMP or the like. At this time, the scratch 500 resulting from the CMP process is accompanied by the surface of the planarized interlayer insulating film 401. The scratch 500 may cause a defect such as a metal bridge.

도 3은 표면이 연마된 층간 절연막(401)을 패터닝하여 콘택홀(600)을 형성하는 단계를 개략적으로 나타낸다.3 schematically illustrates a step of forming a contact hole 600 by patterning an interlayer insulating film 401 whose surface is polished.

구체적으로, 표면이 CMP에 의해서 연마되어 평탄화된 층간 절연막(401)을 사진 식각 공정 등으로 선택적으로 식각하여, 하부의 반도체 기판(100)의 표면을 노출하는 콘택홀(contact hole;600)을 형성한다. 이때, 콘택홀(600)은 반도체 기판(100)의 활성 영역(210)을 노출한다. Specifically, the interlayer insulating film 401 whose surface is polished by CMP is selectively etched by, for example, a photolithography process to form a contact hole 600 exposing the surface of the lower semiconductor substrate 100. do. In this case, the contact hole 600 exposes the active region 210 of the semiconductor substrate 100.

도 4는 콘택홀(600)을 채우는 제1도전막(700)을 형성하는 단계를 개략적으로 나타낸다. 4 schematically illustrates a step of forming the first conductive film 700 filling the contact hole 600.

구체적으로, 층간 절연막(401) 상에 콘택홀(600)을 채우는 제1도전막(700)을 형성한다. 제1도전막(700)은 하부의 반도체 기판(100)의 활성 영역(210)에 접촉하여 전기적으로 연결된다. 제1도전막(700)은 높은 전도성을 구현하기 위해서 텅스텐(W)으로 형성되는 것이 바람직하다. 이러한 제1도전막(700)은 층간 절연막(401)의 표면을 덮도록 형성되므로, 스크래치(500)를 채우게 된다. In detail, the first conductive layer 700 filling the contact hole 600 is formed on the interlayer insulating layer 401. The first conductive film 700 is electrically connected to the active region 210 of the lower semiconductor substrate 100. The first conductive film 700 is preferably formed of tungsten (W) in order to realize high conductivity. Since the first conductive film 700 is formed to cover the surface of the interlayer insulating film 401, the first conductive film 700 fills the scratch 500.

도 5는 결과물을 CMP 방법으로 과연마하여 도전성 스터드(conductive stud;750)를 형성하는 단계를 개략적으로 나타낸다. 5 schematically illustrates the step of over-polishing the result by the CMP method to form a conductive stud 750.

구체적으로, 제1도전막(700)의 표면을 CMP 방법으로 연마한다. 이때, 연마는 제1도전막(700)의 하부의 층간 절연막(도 4의 401)이 드러나도록 진행한다. 층간 절연막(401)의 표면이 드러난 이후에도 연마를 계속 진행하여 층간 절연막(401)의 일부 두께가 제거되도록 한다. 이러한 과연마에 의해서 층간 절연막(401)의 표면으로부터 제1도전막(700)에 의해서 채워진 스크래치(500)가 제거될 수 있다. Specifically, the surface of the first conductive film 700 is polished by the CMP method. In this case, the polishing is performed such that the interlayer insulating film 401 of FIG. 4 under the first conductive film 700 is exposed. After the surface of the interlayer insulating film 401 is exposed, polishing is continued to remove some thickness of the interlayer insulating film 401. By this overpolishing, the scratch 500 filled by the first conductive film 700 may be removed from the surface of the interlayer insulating film 401.

즉, 이러한 과도한 연마는 층간 절연막(401)의 표면으로부터 이전의 평탄화를 위해서 수행된 CMP에 의해서 발생된 스크래치(500)를 제거하기 위해서 수행된다. 스크래치(500)는 대략 2000 Å 내지 3000Å 이하의 깊이로 형성되므로, 상기한 과연마는 층간 절연막(401)의 표면이 적어도 5000Å 정도의 두께로 식각되도록 진행하는 것이 바람직하다. 이에 따라, 상기한 바와 같이 표면의 일부 두께가 연마되어 제거된 층간 절연막(402)의 표면에는 스크래치(500)가 실질적으로 제거된 상태를 나타내게 된다. That is, such excessive polishing is performed to remove the scratch 500 generated by the CMP performed for the previous planarization from the surface of the interlayer insulating film 401. Since the scratch 500 is formed to a depth of about 2000 kPa to about 3000 kPa, the over-polishing is preferably performed so that the surface of the interlayer insulating film 401 is etched to a thickness of at least 5000 kPa. Accordingly, as described above, the scratch 500 is substantially removed from the surface of the interlayer insulating layer 402 that is partially polished and removed.

한편, 이와 같은 CMP에 의한 연마에 의해서 층간 절연막(402)의 표면은 노출되고, 이에 따라, 제1도전막(700)은 콘택홀(600)을 채우는 일부만이 잔류한다. 즉, 제1도전막(700)이 콘택홀(600) 내에 한정되는 도전성 스터드(750)로 한정된다. On the other hand, the surface of the interlayer insulating film 402 is exposed by the polishing by CMP, so that only a part of the first conductive film 700 filling the contact hole 600 remains. That is, the first conductive film 700 is limited to the conductive stud 750 defined in the contact hole 600.

도 6은 연마된 층간 절연막(402)의 표면을 에치 백하는 단계를 개략적으로 나타낸다. 6 schematically shows the step of etching back the surface of the polished interlayer insulating film 402.

구체적으로, 과연마하여 표면이 노출된 층간 절연막(402)의 표면을 에치 백한다. 이와 같은 에치 백은 상기한 과연마에 사용된 CMP 공정에 의해서 층간 절연막(402) 표면에 발생될 수 있는 새로운 스크래치(도시되지 않음)를 제거하는 역할을 한다. 이에 따라, 에치 백된 층간 절연막(403)의 표면은 스크래치가 실질적으로 완화된다. Specifically, the surface of the interlayer insulating film 402 whose surface is exposed by overpolishing is etched back. Such etch back serves to remove new scratches (not shown) that may be generated on the surface of the interlayer insulating film 402 by the CMP process used for the overpolishing described above. Accordingly, the surface of the etched back interlayer insulating film 403 is substantially alleviated from scratches.

도 7은 에치 백된 층간 절연막(403)의 표면을 덮는 스크래치 방지 절연막(800)을 형성하는 단계를 개략적으로 나타낸다. 7 schematically illustrates a step of forming the scratch resistant insulating film 800 covering the surface of the etched back interlayer insulating film 403.

구체적으로, 에치 백된 층간 절연막(403)의 전면에 절연 물질을 증착하여 스크래치 방지 절연막(800)을 형성한다. 이와 같은 스크래치 방지 절연막(800)은 스크래치(도 4의 500) 등에 의한 금속 브리지 등과 같은 불량을 보다 확실하게 방지하기 위해서 도입된다. 즉, 스크래치 방지 절연막(800)은 에치 백된 층간 절연막(403)에 잔류할 수도 있는 제1도전막(도 4의 700)의 잔류물을 덮어 절연시킴으로써, 이후에 형성되는 금속 배선 또는 연결 배선(interconnection line)등에 금속 브리지 등이 발생하는 것을 억제하는 역할을 한다.Specifically, an insulating material is deposited on the entire surface of the etched interlayer insulating film 403 to form a scratch prevention insulating film 800. Such a scratch prevention insulating film 800 is introduced to more reliably prevent a defect such as a metal bridge caused by scratch (500 in FIG. 4) or the like. That is, the scratch prevention insulating film 800 covers and insulates the residue of the first conductive film 700 (FIG. 4) that may remain in the etched interlayer insulating film 403, thereby forming a metal wiring or an interconnection. It prevents the occurrence of metal bridges and the like on the line).

도 8은 스크래치 방지 절연막(800)을 패터닝하여 도전성 스터드(750)를 노출하는 단계를 개략적으로 나타낸다. 8 schematically illustrates a step of patterning the scratch prevention insulating film 800 to expose the conductive stud 750.

구체적으로, 사진 식각 공정 등을 이용하여 스크래치 방지 절연막(800)을 선택적으로 식각함으로써, 도전성 스터드(750)의 상측 표면을 노출한다. 예를 들어, 콘택홀(600)을 형성하는 사진 공정에 이용된 마스크를 이용하여, 도전성 스터드(750)의 상측 부위가 선택적으로 노출되도록 사진 식각 공정을 수행한다. Specifically, the upper surface of the conductive stud 750 is exposed by selectively etching the scratch prevention insulating film 800 using a photolithography process or the like. For example, a photolithography process is performed to selectively expose an upper portion of the conductive stud 750 using a mask used in the photolithography process for forming the contact hole 600.

도 9는 스크래치 방지 절연막(800)을 덮는 제2도전막(910)을 형성하는 단계를 개략적으로 나타낸다. 9 schematically illustrates a step of forming a second conductive film 910 covering the scratch prevention insulating film 800.

구체적으로, 스크래치 방지 절연막(800)을 패터닝하여 도전성 스터드(750)를 노출한 결과물 상에 도전 물질, 예컨대, 알루미늄 또는 구리 등과 같은 금속 물질 을 증착하여 제2도전막(910)을 형성한다.Specifically, the second conductive film 910 is formed by depositing a conductive material, for example, a metal material such as aluminum or copper, on the resultant of the scratch prevention insulating film 800 by patterning the conductive stud 750.

도 10은 제2도전막(910)을 패터닝하여 금속 배선을 형성하는 단계를 개략적으로 나타낸다. FIG. 10 schematically illustrates a step of patterning the second conductive film 910 to form a metal wiring.

구체적으로, 사진 식각 공정 등을 이용하여 제2도전막(910)을 선택적으로 패터닝한다. 이와 같이 하여 도전성 스터드(750) 등에 접촉하여 전기적으로 연결되는 금속 배선(915)을 형성한다. 이때, 금속 배선(915) 간은 스크래치 방지 절연막(800)에 의해서 확실하게 분리된다. 즉, 스크래치 방지 절연막(800)이 CMP에 의해 여러 차례 연마된 층간 절연막(403)의 표면을 덮어 보호하고 있으므로, 금속 배선(915)의 하부 및 그 사이는 확실하게 절연되게 된다. 이에 따라, 금속 배선(915) 간에 금속 브리지 현상 등이 발생하는 것을 방지할 수 있다. 즉, 마이크로 스크래치(micro scratch)에 기인하는 금속 배선간의 절연 특성 저하를 억제할 수 있다. Specifically, the second conductive film 910 is selectively patterned by using a photolithography process or the like. In this way, the metal wires 915 electrically connected to the conductive studs 750 and the like are formed. At this time, the metal wiring 915 is reliably separated by the scratch prevention insulating film 800. That is, since the scratch prevention insulating film 800 covers and protects the surface of the interlayer insulating film 403 polished several times by CMP, the lower part of the metal wiring 915 and between them are reliably insulated. As a result, a metal bridge phenomenon or the like can be prevented from occurring between the metal wires 915. That is, the fall of the insulation characteristic between metal wirings resulting from micro scratches can be suppressed.

도 11은 금속 배선(915)에 연결되는 상부 배선(950)을 형성하는 단계를 개략적으로 나타낸다. 11 schematically illustrates forming an upper wiring 950 connected to the metal wiring 915.

구체적으로, 금속 배선(915)을 덮는 상부 절연막(450)을 실리콘 산화물 등으로 형성한 후, 선택적으로 패터닝하여 금속 배선(915)의 상측 표면을 노출시킨다. 이후에, 상부 절연막(450) 상에 상기 금속 배선(915)에 접촉하여 전기적으로 연결되는 상부 배선(950)을 형성한다. 이에 따라, 금속 배선(915)은 다층 배선간의 연결 라인(interconnection line)의 역할을 하게 된다. Specifically, the upper insulating film 450 covering the metal wiring 915 is formed of silicon oxide or the like, and then selectively patterned to expose the upper surface of the metal wiring 915. Thereafter, an upper wiring 950 is formed on the upper insulating film 450 to be electrically connected to the metal wiring 915. Accordingly, the metal wire 915 serves as an interconnection line between the multilayer wires.

이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다. As mentioned above, although this invention was demonstrated in detail through the specific Example, this invention is not limited to this, It is clear that the deformation | transformation and improvement are possible by the person of ordinary skill in the art within the technical idea of this invention.

상술한 본 발명에 따르면, 층간 절연막의 평탄화를 위한 CMP에서 발생한 스크래치를, 도전성 스터드를 형성하는 CMP 단계에서 과연마를 수행함으로써 제거할 수 있다. 더욱이, 과연마된 층간 절연막의 표면을 추가로 에치 백함으로써, 상기한 스크래치를 보다 확실하게 제거할 수 있다. 또한, 에치 백한 층간 절연막의 표면을 덮는 스크래치 방지 절연막을 도입함으로써, 금속 배선 간에 금속 브리지가 발생하는 것을 보다 확실하게 방지할 수 있다. According to the present invention described above, the scratches generated in the CMP for the planarization of the interlayer insulating film can be removed by performing over-polishing in the CMP step of forming the conductive stud. Furthermore, by further etching back the surface of the over-polishing interlayer insulating film, the above scratches can be removed more reliably. In addition, by introducing a scratch prevention insulating film covering the surface of the etched interlayer insulating film, it is possible to more reliably prevent the occurrence of a metal bridge between the metal wirings.

Claims (3)

반도체 기판 상에 형성된 층간 절연막의 표면을 화학적 기계적 연마하는 단계;Chemical mechanical polishing the surface of the interlayer insulating film formed on the semiconductor substrate; 상기 표면이 연마된 층간 절연막을 패터닝하여 상기 반도체 기판의 표면을 노출하는 콘택홀을 형성하는 단계;Patterning the interlayer insulating film having the polished surface to form a contact hole exposing the surface of the semiconductor substrate; 상기 층간 절연막 상에 상기 콘택홀을 채우는 제1도전막을 형성하는 단계;Forming a first conductive film filling the contact hole on the interlayer insulating film; 상기 층간 절연막의 일부 두께가 제거되도록 상기 제1도전막 및 상기 층간 절연막을 순차적으로 제2화학적 기계적 연마하여 도전성 스터드를 형성하는 단계;Forming a conductive stud by sequentially performing second chemical mechanical polishing on the first conductive film and the interlayer insulating film so that a part of the thickness of the interlayer insulating film is removed; 상기 연마된 층간 절연막 상을 덮어 상기 도전성 스터드의 표면을 선택적으로 노출하는 스크래치 방지 절연막을 형성하는 단계;Forming a scratch prevention insulating film covering the polished interlayer insulating film to selectively expose a surface of the conductive stud; 상기 스크래치 방지 절연막을 덮어 상기 도전성 스터드에 전기적으로 연결되는 제2도전막을 형성하는 단계; 및Covering the scratch prevention insulating film to form a second conductive film electrically connected to the conductive stud; And 상기 제2도전막을 패터닝하여 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 금속 배선 제조 방법.And patterning the second conductive film to form metal wirings. 제1항에 있어서, 상기 스크래치 방지 절연막을 형성하는 단계 이전에,The method of claim 1, wherein before forming the scratch prevention insulating film, 상기 도전성 스터드를 형성하는 단계에서 연마된 상기 층간 절연막의 표면을 에치 백하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 금속 배선 제조 방법. And etching back the surface of the interlayer insulating film polished in the step of forming the conductive stud. 제1항에 있어서, 상기 도전성 스터드를 형성하는 단계에서The method of claim 1, wherein the forming of the conductive stud 상기 화학적 기계적 연마에 의해서 상기 층간 절연막은 적어도 5000Å 이상의 두께가 제거되는 것을 특징으로 하는 반도체 장치의 금속 배선 제조 방법. And the interlayer insulating film is removed by a thickness of at least 5000 kPa by the chemical mechanical polishing.
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