KR100545203B1

KR100545203B1 - Capacitor of semiconductor element and method of forming the same

Info

Publication number: KR100545203B1
Application number: KR1020030068502A
Authority: KR
Inventors: 신은종
Original assignee: 동부아남반도체 주식회사
Priority date: 2003-10-01
Filing date: 2003-10-01
Publication date: 2006-01-24
Anticipated expiration: 2023-10-01
Also published as: KR20050032447A

Abstract

본 발명에 따른 반도체 소자의 캐패시터는 기판, 기판 위에 형성되어 있는 제1 층간 절연막, 제1 층간 절연막 위에 형성되어 있는 하부 금속 전극, 하부 금속 전극 위에 형성되어 있으며 하부 금속 전극을 노출하는 트렌치를 가지는 제2 층간 절연막, 트렌치 내부에 형성되어 있는 질화막 및 상부 금속 전극을 포함한다. The capacitor of the semiconductor device according to the present invention includes a substrate, a first interlayer insulating film formed on the substrate, a lower metal electrode formed on the first interlayer insulating film, a lower metal electrode formed on the lower metal electrode, and having a trench exposing the lower metal electrode. And an interlayer insulating film, a nitride film formed inside the trench, and an upper metal electrode.

반도체 소자, MIM, 캐패시터Semiconductor Devices, MIM, Capacitors

Description

Capacitor of semiconductor device and forming method thereof

도 1a 및 도 1b는 종래 기술에 따른 캐패시터의 제조 방법 중 중간 단계에서의 단면도이고,1A and 1B are cross-sectional views at intermediate stages of a method of manufacturing a capacitor according to the prior art,

도 2는 본 발명의 실시예에 따른 제조 방법을 통하여 완성된 캐패시터의 개략적인 단면도이고,2 is a schematic cross-sectional view of a capacitor completed through a manufacturing method according to an embodiment of the present invention,

도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성 방법을 그 공정 순서대로 도시한 단면도이다.3A to 3D are cross-sectional views illustrating a capacitor forming method of a semiconductor device in accordance with an embodiment of the present invention in the order of their processes.

본 발명은 반도체 소자의 캐패시터에 관한 것으로 특히, 금속/유전물질/금속 (metal/insulator/metal, 이하 MIM이라 함)구조를 가지는 캐패시터 및 그의 형성 방법에 관한 것이다. The present invention relates to a capacitor of a semiconductor device, and more particularly, to a capacitor having a metal / dielectric material / metal (hereinafter referred to as MIM) structure and a method of forming the same.

고속 동작을 요구하는 로직 회로에서는 고용량의 캐패시터를 구현하기 위한 반도체 소자의 개발 및 연구가 진행되고 있다. 일반적으로 고용량 캐패시터가 폴리실리콘/유전물질/폴리실리콘 구조일 경우에는 상부 전극 및 하부 전극을 도전성 폴 리 실리콘으로 사용하기 때문에 상, 하부 전극과 유전 물질 사이에 산화 반응이 일어나 자연 산화막이 형성되어 전체 정전용량이 감소하는 문제점이 있다. In logic circuits requiring high-speed operation, development and research of semiconductor devices for implementing high-capacity capacitors have been conducted. In general, when the high-capacitance capacitor has a polysilicon / dielectric material / polysilicon structure, since the upper electrode and the lower electrode are used as conductive polysilicon, an oxidation reaction occurs between the upper and lower electrodes and the dielectric material to form a natural oxide film. There is a problem that the capacitance is reduced.

이를 해결하기 위해서 비저항이 작고 내부에 공핍(deplection)에 의한 기생 용량이 없는 금속/유전 물질/금속의 구조를 가지는 MIM형 캐패시터를 형성하고 있다. To solve this problem, a MIM capacitor having a specific resistivity and a structure of a metal / dielectric material / metal having no parasitic capacitance due to depletion is formed.

이러한 MIM형 캐패시터를 형성하기 위해서는 다음과 같은 공정을 거치게 된다. In order to form such a MIM capacitor, the following process is performed.

먼저 도 1a에 도시한 바와 같이, 제1 층간 절연막(10) 위에 하부 금속층(12), 유전층(14), 상부 금속층(16)을 순차적으로 적층한다. 그런 다음 선택적 식각 공정으로 상부 금속층(16)과 유전층(14)을 패터닝한다. First, as shown in FIG. 1A, the lower metal layer 12, the dielectric layer 14, and the upper metal layer 16 are sequentially stacked on the first interlayer insulating layer 10. The upper metal layer 16 and the dielectric layer 14 are then patterned by a selective etching process.

그런 다음 도 1b에서와 같이, 상부 금속층(16)을 덮도록 제2 층간 절연막(18)을 형성한다. 이후 선택적 식각 공정으로 식각하여 상, 하부 금속층(16, 12)을 각각 드러내는 접촉구(T)를 형성한다. Then, as shown in FIG. 1B, a second interlayer insulating film 18 is formed to cover the upper metal layer 16. Thereafter, etching is performed by a selective etching process to form contact holes T exposing the upper and lower metal layers 16 and 12, respectively.

여기서 하부 금속층(12)을 티타늄(Ti)으로 형성할 경우에는 티타늄층 위에 반사 방지막인 질화티타늄(TiN)을 형성하는데, 도 1a에서와 같이 상부 금속층(16)과 유전층(14)을 식각할 때 반사 방지막이 노출되지 않도록 유전층(14)의 일부를 남기게 된다. 그러나 공정 중 어떤한 이유로든지 방사 방지막이 노출되는 경우 반사 방지막이 재스퍼터링(re-sputtering)되어 상부 금속층(16)과 유전층(14)의 측벽에 증착되는 현상이 발생한다. 이러한 재스퍼터링 현상은 캐패시터의 누설 전류를 증가시키고 쇼트(short)현상 등을 일으킨다. When the lower metal layer 12 is formed of titanium, titanium nitride (TiN), which is an anti-reflection film, is formed on the titanium layer. As shown in FIG. 1A, when the upper metal layer 16 and the dielectric layer 14 are etched. A portion of the dielectric layer 14 is left behind so that the anti-reflection film is not exposed. However, when the anti-reflection film is exposed for any reason during the process, the anti-reflection film is re-sputtered and deposited on the sidewalls of the upper metal layer 16 and the dielectric layer 14. This resputtering phenomenon increases the leakage current of the capacitor and causes a short phenomenon.

또한, 도 1b에서와 같이 식각 공정을 진행할 때 제2 층간 절연막(18)뿐 아니라 남겨진 유전층(14)도 식각하여야 한다. 따라서 제2 층간 절연막(18) 및 유전층(14)을 형성하는 물질에 따라 식각 조건을 달리해야하는 문제점이 있다. In addition, when the etching process is performed as shown in FIG. 1B, not only the second interlayer insulating layer 18 but also the remaining dielectric layer 14 must be etched. Therefore, there is a problem in that the etching conditions must be different depending on the material forming the second interlayer insulating film 18 and the dielectric layer 14.

상기한 문제점을 해결하기 위해서 본 발명은 반사 방지막의 재스퍼터링에 의한 누설 전류 증가 및 쇼트 현상을 최소화 할 수 있고, 식각 조건에 자유로운 캐패시터 및 그의 형성 방법을 제공한다. In order to solve the above problems, the present invention can minimize the leakage current increase and the short phenomenon due to the resputtering of the anti-reflection film, and provides a capacitor free of etching conditions and a method of forming the same.

상기한 목적을 달성하기 위한 본 발명은 층간 절연막을 형성한 후 캐패시터를 형성함으로써 하부 전극이 식각 공정시에 노출되지 않는다. According to the present invention for achieving the above object, the lower electrode is not exposed during the etching process by forming a capacitor after forming the interlayer insulating film.

구체적으로, 본 발명에 따른 반도체 소자의 캐패시터는 기판, 기판 위에 형성되어 있는 제1 층간 절연막, 제1 층간 절연막 위에 형성되어 있는 하부 금속 전극, 하부 금속 전극 위에 형성되어 있으며 하부 금속 전극을 노출하는 트렌치를 가지는 제2 층간 절연막, 트렌치 내부에 형성되어 있는 질화막 및 상부 금속 전극을 포함한다. Specifically, the capacitor of the semiconductor device according to the present invention includes a substrate, a first interlayer insulating film formed on the substrate, a lower metal electrode formed on the first interlayer insulating film, a trench formed on the lower metal electrode and exposing the lower metal electrode. And a second interlayer insulating film having a nitride, a nitride film formed in the trench, and an upper metal electrode.

여기서 질화막은 트렌치 내벽 및 바닥에 균일한 두께로 형성되어 있으며, 상부 금속 전극은 질화막에 의해 형성되는 트렌치 내부를 메우도록 형성되어 있는 것이 바람직하다. The nitride film is formed to have a uniform thickness on the trench inner wall and the bottom, and the upper metal electrode is preferably formed to fill the inside of the trench formed by the nitride film.

그리고 하부 금속 전극과 상부 금속 전극은 티타늄층과 질화티타늄의 이중층으로 형성되어 있는 것이 바람직하다. The lower metal electrode and the upper metal electrode are preferably formed of a double layer of a titanium layer and titanium nitride.

또한, 기판은 반도체 소자 또는 금속 배선을 포함하는 것이 바람직하다. Moreover, it is preferable that a board | substrate contains a semiconductor element or metal wiring.

상기한 다른 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 기판 위에 제1 층간 절연막을 형성하는 단계, 제2 층간 절연막 위에 하부 금속층을 형성하는 단계, 하부 금속층을 노출하는 트렌치를 가지는 제2 층간 절연막을 형성하는 단계, 트렌치 내부를 포함하는 제2 층간 절연막 위에 질화막 및 상부 금속층을 적층하는 단계, 상부 금속층 위에 희생 절연막을 형성하는 단계, 화학적 기계적 연마로 제2 층간 절연막이 노출되도록 희생 절연막, 상부 금속층 및 질화막을 연막하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a capacitor of a semiconductor device, the method including forming a first interlayer insulating film on a substrate, forming a lower metal layer on a second interlayer insulating film, and exposing a lower metal layer. Forming a second interlayer insulating film, laminating a nitride film and an upper metal layer on the second interlayer insulating film including the trench interior, forming a sacrificial insulating film on the upper metal layer, and sacrificially exposing the second interlayer insulating film by chemical mechanical polishing. Forming an insulating film, an upper metal layer, and a nitride film.

여기서 하부 금속층과 상부 금속층은 티타늄층과 질화티타늄의 이중층으로 형성하는 것이 바람직하다. The lower metal layer and the upper metal layer are preferably formed of a double layer of a titanium layer and titanium nitride.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없 는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, area, plate, etc. is over another part, this includes not only the part directly above the other part but also another part in the middle. On the contrary, when a part is just above another part, it means that there is no other part in the middle.

이제 본 발명의 실시예를 참조한 도면과 함께 상세히 설명한다. It will now be described in detail with reference to the drawings with reference to embodiments of the present invention.

도 2는 본 발명에 따른 반도체 소자의 캐패시터를 도시한 단면도이다. 2 is a cross-sectional view showing a capacitor of a semiconductor device according to the present invention.

도 2에 도시한 바와 같이, 기판(도시하지 않음)에 제1 층간 절연막(10)이 형성되어 있다. 기판은 반도체 소자 또는 일부의 금속 배선 등을 포함한다. 제1 층간 절연막(10) 위에는 하부 금속층(12)이 형성되어 있다. 이때 하부 금속층(12)은 티타늄층(12a)과 질화티타늄층(12b)으로 형성되어 있다. As shown in FIG. 2, a first interlayer insulating film 10 is formed on a substrate (not shown). The substrate includes a semiconductor element or some metal wiring. The lower metal layer 12 is formed on the first interlayer insulating layer 10. At this time, the lower metal layer 12 is formed of a titanium layer 12a and a titanium nitride layer 12b.

그리고 질화 티타늄층(12b) 위에는 트렌치(T)를 가지는 제2 층간 절연층(14)이 형성되어 있다. 층간 절연층(10, 14)은 FSG(fluorine silicate glass), USG(un-doped silicate glass) 등으로 형성되어 있다. On the titanium nitride layer 12b, a second interlayer insulating layer 14 having a trench T is formed. The interlayer insulating layers 10 and 14 are made of fluorine silicate glass (FSG), un-doped silicate glass (USG), or the like.

트렌치(T) 내벽 및 바닥에는 균일한 두께의 질화막(16)이 형성되어 있다. 그리고 질화막(16)을 포함하는 트렌치(T) 내부에는 상부 금속층(18)이 채워져 있다.A nitride film 16 having a uniform thickness is formed on the inner wall and the bottom of the trench T. The upper metal layer 18 is filled in the trench T including the nitride film 16.

상부 금속층(18)을 포함하는 제2 층간 절연층(14) 위에는 비아홀(VH1, VH2)를 가지는 제3 층간 절연층(20)이 형성되어 있다. 비아홀(VH1, VH2)은 각각 상부 금속층(18) 및 하부 금속층(12)을 노출한다. A third interlayer insulating layer 20 having via holes VH1 and VH2 is formed on the second interlayer insulating layer 14 including the upper metal layer 18. Via holes VH1 and VH2 expose top metal layer 18 and bottom metal layer 12, respectively.

그리고 비아홀(VH1, VH2)에는 상부 금속층(12b)과 연결하기 위해서 텅스텐으로 형성한 플러그(22)가 형성되어 있다. A plug 22 formed of tungsten is formed in the via holes VH1 and VH2 to connect with the upper metal layer 12b.

이상 설명한 반도체 소자의 캐패시터 제조 방법을 첨부한 도면을 참조하여 설명하면 다음과 같다. 도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 공정 순서대로 도시한 단면도이다.A method of manufacturing a capacitor of a semiconductor device described above will be described with reference to the accompanying drawings. 3A to 3D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention in order of process.

먼저 도 3a에 도시한 바와 같이, 반도체 소자 또는 일부의 금속 배선이 형성되어 있는 기판(도시하지 않음)의 상부에 제1 층간 절연막(10)을 형성한다. First, as shown in FIG. 3A, a first interlayer insulating film 10 is formed on an upper portion of a substrate (not shown) on which a semiconductor element or some metal wirings are formed.

제1 층간 절연막(10)은 PE-TEOS(plasma enhanced tetra ethyl ortho silicate), USG, FSG 또는 저유전율 물질 등으로 형성한다. The first interlayer insulating film 10 is formed of plasma enhanced tetra ethyl ortho silicate (PE-TEOS), USG, FSG, or a low dielectric constant material.

이후 제1 층간 절연막(10) 위에 스퍼터링 또는 PE-CVD 등의 방법으로 티타늄(Ti), 질화 티타늄(TiN)을 순차적으로 적층하여 티타늄층(12a), 질화티타늄층(12b)으로 이루어지는 하부 금속층(12)을 형성한다. 여기서 티타늄층은 450~550Å의 두께로 형성하고 질화티타늄층은 1,300~1,700Å의 두께 범위로 형성하는 것이 바람직하다. Subsequently, titanium (Ti) and titanium nitride (TiN) are sequentially stacked on the first interlayer insulating film 10 by sputtering or PE-CVD to form a lower metal layer including a titanium layer 12a and a titanium nitride layer 12b ( 12) form. The titanium layer is preferably formed to a thickness of 450 ~ 550Å and the titanium nitride layer is formed to a thickness range of 1,300 ~ 1,700Å.

그리고 하부 금속층(12) 위에 제1 층간 절연막(10)과 같은 절연 물질을 증착하여 제2 층간 절연막(14)을 형성한다. 이때, 제2 층간 절연막(14)은 3,500~4,500Å의 두께로 형성하는 것이 바람직하다. An insulating material, such as the first interlayer insulating film 10, is deposited on the lower metal layer 12 to form a second interlayer insulating film 14. At this time, the second interlayer insulating film 14 is preferably formed to a thickness of 3,500 ~ 4,500Å.

그런 다음 제2 층간 절연막(14)을 선택적 식각 공정으로 건식 식각하여 질화티타늄층을 노출하는 트렌치(T)를 형성한다. Then, the second interlayer insulating layer 14 is dry-etched by a selective etching process to form a trench T exposing the titanium nitride layer.

도 3b에 도시한 바와 같이, 트렌치 내부를 포함하는 제2 층간 절연막(14) 위에 질화규소(SiN)을 증착하여 질화막(16)을 형성한다. 질화막(16)은 800~1,200Å의 두께로 형성한다. As illustrated in FIG. 3B, silicon nitride (SiN) is deposited on the second interlayer insulating layer 14 including the inside of the trench to form the nitride film 16. The nitride film 16 is formed to a thickness of 800 to 1,200 Å.

연속해서 인시츄(in-situ) 공정으로 티타늄, 질화 티타늄을 순차적으로 적층하여 티타늄층(18a)과 질화티타늄층(18b)으로 이루어지는 상부 금속층(18)을 형성한다. 여기서 티타늄층은 450~550Å의 두께로 형성하고 질화티타늄층은 1,300~1,700Å의 두께 범위로 형성하는 것이 바람직하다. Subsequently, titanium and titanium nitride are sequentially stacked in an in-situ process to form the upper metal layer 18 including the titanium layer 18a and the titanium nitride layer 18b. The titanium layer is preferably formed to a thickness of 450 ~ 550Å and the titanium nitride layer is formed to a thickness range of 1,300 ~ 1,700Å.

그리고 상부 금속층(18)을 화학적 기계적 연마(CMP)를 하기 위해서 상부 금속층(18) 위에 희생 절연막(40)을 형성한다. 희생 산화막(40)도 제1 층간 절연막(10)과 동일한 물질로 형성할 수 있으며, 800~1,200Å의 두께로 형성한다. In addition, the sacrificial insulating layer 40 is formed on the upper metal layer 18 to chemically polish the upper metal layer 18. The sacrificial oxide film 40 may also be formed of the same material as the first interlayer insulating film 10, and may be formed to a thickness of 800 to 1,200 Å.

도 3c에 도시한 바와 같이, 화학적 기계적 연마로 희생 절연막(40), 상부 금속층(18) 및 질화막(16)을 제2 층간 절연막(14)이 노출될 때까지 진행한다. 즉, 트렌치(T)내부에만 질화막(14)과 상부 금속층(18)을 남기고 모두 제거하여 하부 금속 전극(12)/절연층(16)/상부 금속 전극(18)의 MIM 형 캐패시터 구조를 형성한다. As shown in FIG. 3C, the sacrificial insulating film 40, the upper metal layer 18, and the nitride film 16 are advanced until the second interlayer insulating film 14 is exposed by chemical mechanical polishing. That is, the MIM type capacitor structure of the lower metal electrode 12, the insulating layer 16, and the upper metal electrode 18 is removed by leaving both the nitride film 14 and the upper metal layer 18 inside the trench T. .

도 3d에 도시한 바와 같이, 상부 금속층(18)을 포함하는 제2 층간 절연막(14) 위에 절연 물질을 증착하여 제3 층간 절연막(20)을 형성한후 화학적 기계적 연마로 평탄화한다. 이후 선택적 식각 공정으로 패터닝하여 비아를 형성한다. As shown in FIG. 3D, an insulating material is deposited on the second interlayer insulating layer 14 including the upper metal layer 18 to form a third interlayer insulating layer 20, and then planarized by chemical mechanical polishing. Thereafter, vias are patterned by a selective etching process to form vias.

도 2에 도시한 바와 같이, 비아홀을 메우도록 텅스텐을 증착한 후 화학적 기계적 연마로 연마하여 플러그(22)를 형성한다. 이후에 필요에 따라 층간 절연막 및 금속 배선을 형성하는 공정이 추가될 수 있다. As shown in FIG. 2, tungsten is deposited to fill the via hole and then polished by chemical mechanical polishing to form the plug 22. Thereafter, a process of forming the interlayer insulating film and the metal wiring may be added as necessary.

이처럼 본 발명에서는 하부 금속층 위에 층간 절연막을 형성한 후 질화막과 상부 금속층을 형성하므로 종래와 달리 공정 중에 하부 금속층이 노출되는 일이 발생하지 않는다. 따라서 재 스퍼터링 등에 의한 누설 전류 증가 및 수율 감소 등을 방지할 수 있다. As described above, since the interlayer insulating film is formed on the lower metal layer and the nitride film and the upper metal layer are formed, the lower metal layer is not exposed during the process. Therefore, it is possible to prevent an increase in leakage current and a decrease in yield due to resputtering or the like.

또한, 하부 금속층 위에 질화막이 잔류하지 않기 때문에 상, 하부 금속층을 노출하는 비아홀 형성시에 층간 절연막과 질화막을 함께 제거하기 위한 공정시에 식각 조건을 조절할 필요가 없으므로 공정을 단순화할 수 있다. In addition, since the nitride film does not remain on the lower metal layer, the etching conditions need not be adjusted during the process of removing the interlayer insulating film and the nitride film at the time of forming the via hole exposing the upper and lower metal layers, thereby simplifying the process.

이상의 본 발명의 바람직한 실시예에서 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although described in detail in the preferred embodiment of the present invention, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention defined in the following claims are also rights of the present invention. It belongs to the range.

이상 기술된 바와 같이 본 발명에 따른 캐패시터를 형성함으로써 누설 전류 증가와 이에 따른 수율 감소 등의 문제점이 발생하지 않는다. 또한, 비아홀을 형성하기 위한 식각 공정시에 식각 조건에 자유롭기 때문에 캐패시터 형성 공정을 단순화할 수 있으므로 생산성이 향상된다.As described above, the formation of the capacitor according to the present invention does not cause problems such as an increase in leakage current and a decrease in yield. In addition, since the etching conditions are free during the etching process for forming the via holes, the capacitor forming process can be simplified, thereby improving productivity.

Claims

delete

Forming a first interlayer insulating film on the substrate,

Forming a lower metal layer on the first interlayer insulating film;

Forming a second interlayer insulating film having a trench exposing the lower metal layer,

Stacking a nitride film and an upper metal layer on the second interlayer insulating layer including an inside of the trench;

Forming a sacrificial insulating film on the upper metal layer;

And polishing the sacrificial insulating film, the upper metal layer, and the nitride film so that the second interlayer insulating film is exposed by chemical mechanical polishing.

In claim 5,

And the lower metal layer and the upper metal layer are formed of a double layer of a titanium layer and titanium nitride.

In claim 5,

The substrate is a capacitor forming method of a semiconductor device comprising a semiconductor device or a metal wiring.