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KR100532740B1 - 반도체의 고용량 엠아이엠 커패시터 제조 방법 - Google Patents

반도체의 고용량 엠아이엠 커패시터 제조 방법 Download PDF

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KR100532740B1
KR100532740B1 KR10-2003-0054587A KR20030054587A KR100532740B1 KR 100532740 B1 KR100532740 B1 KR 100532740B1 KR 20030054587 A KR20030054587 A KR 20030054587A KR 100532740 B1 KR100532740 B1 KR 100532740B1
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Abstract

본 발명은 반도체의 MIM 커패시터 제조 방법에 관한 것으로, 반도체 메탈 라인 상에 층간 절연막을 증착하는 단계와, 층간 절연막에 대하여 PR 패터닝을 수행한 후, MIM 형성부를 식각하는 단계와, 식각된 상태에서, 하부 전극, 인슐레이터, 상부 전극 층을 순차적으로 증착하는 단계와, 상부 전극이 증착된 상태에서, PR 패터닝 및 식각을 수행하여 MIM 커패시터를 제조하는 단계를 포함한다. 따라서, 절연막 두께에 해당하는 만큼의 용량 증대를 도모할 수 있어 고용량을 확보할 수 있으며, 용량 확보를 위해 전극 면적을 증가시킬 필요가 없어 고집적화 측면에서 유리하다. 또한, 인슐레이터를 식각할 경우, 하부 전극 위에 메탈 표면에서 스퍼터링되어 인슐레이터 측벽에 재 증착되는 메탈성 폴리머로 인하여 발생되는 쇼트 현상을 없앨 수 있어 반도체 공정 마진 및 소자 특성을 향상시킬 수 있는 효과가 있다.

Description

반도체의 고용량 엠아이엠 커패시터 제조 방법{METHOD FOR MANUFACTURING HIGH MEASURE OF CAPACITY MIM CAPACITOR IN SEMICONDUCTOR}
본 발명은 반도체의 고용량 엠아이엠(Metal Insulator Metal, MIM) 커패시터 제조 방법에 관한 것으로, 특히, 반도체 소자 제조에 있어서, 절연막 두께에 해당되는 만큼의 고용량 MIM 커패시터를 제조할 수 있도록 하는 방법에 관한 것이다.
통상적으로, 반도체의 MIM 커패시터 구조는 도 1에 도시된 바와 같이, 하부 전극(메탈 라인)(10) 상에 ARC 질화 티타늄(20)을 증착한다.
이어서, ARC 질화 티타늄(20) 상에 인슐레이터(30)를 증착 및 식각하고, 그 위에 상부 전극(40)을 증착한다.
이때, 인슐레이터(30)를 식각할 경우, 하부 전극(메탈 라인)(10)이 동시에 식각(etch)되어 하부 전극(10) 상의 메탈 표면으로 스퍼터링되어 인슐레이터(30) 측벽에 재 증착되는 메탈성 폴리머로 인하여 쇼트 현상이 발생하게 되는 결함(shortage)을 갖게 되며, 또한 상부 전극(40)과 하부 전극(10)을 비 입체적으로 형성하기 때문에 고용량을 확보할 수 없으며, 용량 확보가 어려워 전극 면적을 증가시켜야만 하는 문제점을 갖고 있다.
이에, 본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 그 목적은 메탈 라인 상에 절연막을 증착 및 식각한 후, 그 위에 하부 전극, 인슐레이터, 상부 전극 층을 순차적으로 증착한 다음에 식각 또는 CMP를 통해 원하는 형상의 MIM 커패시터를 제조할 수 있도록 하는 반도체의 MIM 커패시터 제조 방법을 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명의 일 실시예에 따라 반도체의 MIM 커패시터 제조 방법은 반도체 메탈 라인 상에 층간 절연막을 증착하는 단계와, 층간 절연막에 대하여 PR 패터닝을 수행한 후, MIM 형성부를 식각하는 단계와, 식각된 상태에서, 하부 전극, 인슐레이터, 상부 전극 층을 순차적으로 증착하는 단계와, 상부 전극이 증착된 상태에서, PR 패터닝 및 식각을 수행하여 MIM 커패시터를 제조하는 단계를 포함하는 것을 특징으로 한다.
이러한 목적을 달성하기 위한 본 발명의 다른 실시예에 따라 반도체의 MIM 커패시터 제조 방법은 반도체 메탈 라인 상에 층간 절연막을 증착하는 단계와, 층간 절연막을 평탄화시켜 패터닝(patterning)하는 단계와, 패터닝된 상태에서, 하부 전극, 인슐레이터, 상부 전극 층을 순차적으로 증착하는 단계와, 상부 전극이 증착된 상태에서, CMP 공정 과정을 통해 MIM 커패시터를 제조하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 구성 및 동작에 대하여 상세히 설명한다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체의 고용량 MIM 커패시터 제조 과정에 대하여 도시한 도면이다.
즉, 도 2a를 참조하면, 반도체 메탈 라인(S10) 상에 MIM이 형성될 층간 절연막(S20)을 증착한다.
이후, 도 2b에 도시된 바와 같이, 층간 절연막(S20)에 대하여 USG, TEOS 등을 이용하여 PR 패터닝(S30)을 수행하며, 도 2c와 같이, MIM 형성부(S40)를 식각한다.
그리고, 도 2d를 참조하면, MIM 형성부(S40)를 식각한 상태에서, 하부 전극(S50)을 증착하고, 하부 전극(S50) 상에 인슐레이터(S60)를 증착하며, 증착된 인슐레이터(S60) 상에 상부 전극(S70)을 증착한다.
여기서, 하부 전극(S50) 층은 티타늄(Ti), 텅스텐(W), 질화 티타늄(TiN)의 물질을 사용하며, 인슐레이터(S60) 층은 산화 탄탈(TaO2), 산화 알루미늄(Al2O3), 질화 실리콘(SiN)등을 사용하며, 상부 전극(S70) 층은 루테늄(Ru), 백금(Pt), 질화 티타늄(TiN) 등을 사용한다.
이후, 도 2e에 도시된 바와 같이, PR 패터닝(S80)을 수행하고, 도 2f와 같이, 식각을 수행하여 MIM 커패시터를 제조할 수 있다.
다음으로, 도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 반도체의 고용량 MIM 커패시터 제조 과정에 대하여 도시한 도면이다.
즉, 도 3a를 참조하면, 반도체 메탈 라인(SS10) 상에 MIM이 형성될 층간 절연막(SS20)을 증착한다.
이후, 도 3b에 도시된 바와 같이, 층간 절연막(SS20)에 대하여 CMP 또는 에치백 공정을 통해 평탄화(SS30)시켜 패터닝(patterning)한다.
그리고, 도3c와 같이, 패터닝된 상태에서, 하부 전극(SS40)을 증착하고, 하부 전극(SS40) 상에 인슐레이터(SS50)를 증착하며, 증착된 인슐레이터(SS50) 상에 상부 전극(SS60)을 증착한다.
여기서, 하부 전극(SS40) 층은 티타늄(Ti), 텅스텐(W), 질화 티타늄(TiN)의 물질을 사용하며, 인슐레이터(SS50) 층은 산화 탄탈(TaO2), 산화 알루미늄(Al2O3), 질화 실리콘(SiN)등을 사용하며, 상부 전극(SS60) 층은 루테늄(Ru), 백금(Pt), 질화 티타늄(TiN) 등을 사용한다.
최종적으로, 도 3d에 도시된 바와 같이, CMP 또는 에치백 공정 과정을 통해 MIM 커패시터를 제조할 수 있다.
상기와 같이 설명한 본 발명은 메탈 라인 상에 절연막을 증착 및 식각한 후, 그 위에 하부 전극, 인슐레이터, 상부 전극 층을 순차적으로 증착한 다음에 식각 또는 CMP를 통해 원하는 형상의 MIM 커패시터를 제조함으로써, 절연막 두께에 해당하는 만큼의 용량 증대를 도모할 수 있어 고용량을 확보할 수 있으며, 용량 확보를 위해 전극 면적을 증가시킬 필요가 없어 고집적화 측면에서 유리하다.
또한, 인슐레이터를 식각할 경우, 하부 전극 위에 메탈 표면에서 스퍼터링되어 인슐레이터 측벽에 재 증착되는 메탈성 폴리머로 인하여 발생되는 쇼트 현상을 없앨 수 있어 반도체 공정 마진 및 소자 특성을 향상시킬 수 있는 효과가 있다.
도 1은 기존 반도체의 MIM 커패시터 구조를 도시한 도면이며,
도 2는 본 발명의 일 실시예에 따른 반도체의 고용량 MIM 커패시터 제조 과정에 대하여 도시한 도면이며,
도 3은 본 발명의 다른 실시예에 따른 반도체의 고용량 MIM 커패시터 제조 과정에 대하여 도시한 도면이다.

Claims (13)

  1. 반도체의 엠아이엠(Metal Insulator Metal, MIM) 커패시터 제조 방법에 있어서,
    상기 반도체 메탈 라인 상에 층간 절연막을 증착하는 단계와,
    상기 층간 절연막에 대하여 PR 패터닝을 수행한 후, MIM 형성부를 식각하는 단계와,
    상기 식각된 상태에서, 하부 전극, 인슐레이터, 상부 전극 층을 순차적으로 증착하는 단계와,
    상기 상부 전극이 증착된 상태에서, PR 패터닝 및 식각을 수행하여 MIM 커패시터를 제조하는 단계
    를 포함하는 것을 특징으로 하는 반도체의 고용량 MIM 커패시터 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 층간 절연막은, USG, TEOS 등을 이용하여 PR 패터닝을 수행하는 것을 특징으로 하는 반도체의 고용량 MIM 커패시터 제조 방법.
  4. 제 1 항에 있어서,
    상기 하부 전극 층은, 티타늄(Ti), 텅스텐(W), 질화 티타늄(TiN)의 물질을 사용하는 것을 특징으로 하는 반도체의 고용량 MIM 커패시터 제조 방법.
  5. 제 1 항에 있어서,
    상기 인슐레이터 층은, 산화 탄탈(TaO2), 산화 알루미늄(Al2O3), 질화 실리콘(SiN)을 사용하는 것을 특징으로 하는 반도체의 고용량 MIM 커패시터 제조 방법.
  6. 제 1 항에 있어서,
    상기 상부 전극 층은, 루테늄(Ru), 백금(Pt), 질화 티타늄(TiN)을 사용하는 것을 특징으로 하는 반도체의 고용량 MIM 커패시터 제조 방법.
  7. 반도체의 MIM 커패시터 제조 방법에 있어서,
    상기 반도체 메탈 라인 상에 층간 절연막을 증착하는 단계와,
    상기 층간 절연막을 평탄화시켜 패터닝(patterning)하는 단계와,
    상기 패터닝된 상태에서, 하부 전극, 인슐레이터, 상부 전극 층을 순차적으로 증착하는 단계와,
    상기 상부 전극이 증착된 상태에서, CMP 공정 과정을 통해 MIM 커패시터를 제조하는 단계
    를 포함하는 것을 특징으로 하는 반도체의 고용량 MIM 커패시터 제조 방법.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 층간 절연막은, CMP 공정을 통해 평탄화되어 패터닝(patterning)되는 것을 특징으로 하는 반도체의 고용량 MIM 커패시터 제조 방법.
  10. 제 9 항에 있어서,
    상기 층간 절연막은, 에치백 공정을 통해 평탄화되어 패터닝(patterning)되는 것을 특징으로 하는 반도체의 고용량 MIM 커패시터 제조 방법.
  11. 제 7 항에 있어서,
    상기 하부 전극 층은, 티타늄(Ti), 텅스텐(W), 질화 티타늄(TiN)의 물질을 사용하는 것을 특징으로 하는 반도체의 고용량 MIM 커패시터 제조 방법.
  12. 제 7 항에 있어서,
    상기 인슐레이터 층은, 산화 탄탈(TaO2), 산화 알루미늄(Al2O3), 질화 실리콘(SiN)을 사용하는 것을 특징으로 하는 반도체의 고용량 MIM 커패시터 제조 방법.
  13. 제 7 항에 있어서,
    상기 상부 전극 층은, 루테늄(Ru), 백금(Pt), 질화 티타늄(TiN)을 사용하는 것을 특징으로 하는 반도체의 고용량 MIM 커패시터 제조 방법.
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