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KR100527402B1 - 디디알 동기식메모리의 지연고정루프 장치 - Google Patents

디디알 동기식메모리의 지연고정루프 장치 Download PDF

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KR100527402B1
KR100527402B1 KR10-2000-0029691A KR20000029691A KR100527402B1 KR 100527402 B1 KR100527402 B1 KR 100527402B1 KR 20000029691 A KR20000029691 A KR 20000029691A KR 100527402 B1 KR100527402 B1 KR 100527402B1
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 메모리 장치의 지연고정루프에 관한 것으로 클럭의 라이징 에지와 폴링 에지에서 모두 동작할 수 있는 지연고정루프를 제공하는데 그 목적이 있다. 이를 위하여 본 발명은 반도체 메모리 장치에 있어서, 본 발명의 지연고정루프는 클럭을 양(+)입력으로 반전된 클럭(CLKB)을 음(-) 입력으로 입력받아 버퍼링하는 제1차동증폭기; 클럭을 음(-)입력으로 반전된 클럭(CLKB)을 양(+) 입력으로 입력받아 버퍼링하는 제2차동증폭기; 상기 제1 및 제2 차동증폭기의 출력을 입력받아 보상하고자하는 스큐만큼 시간 지연을 시키기 위한 딜레이부; 상기 딜레이부의 출력을 입력받아 제1방향으로 시간 지연을 조절하기 위한 측정 딜레이 라인; 상기 측정 딜레이 라인과 상기 제1차동증폭기의 출력을 입력받아 시간지연이 조절된 딜레이만큼 클록이 입력되도록 하기 위한 위상 비교기; 상기 위상 비교기의 출력과 상기 제1차동증폭기의 출력을 입력받아서 제2방향으로 시간 지연을 조절하기 위한 변이 딜레이 라인; 상기 변이 딜레이 라인으로부터의 출력과 상기 제2차동증폭기의 출력을 입력받아서 상기 측정 딜레이 라인과 같은 딜레이만큼 지연하기 위한 복사 딜레이 라인; 상기 변이 딜레이 라인과 복사 딜레이 라인으로부터 출력을 입력받아 지연고정루프 클록신호를 출력하기 위한 출력버퍼를 포함하여 이루어진다.

Description

디디알 동기식메모리의 지연고정루프 장치{Delay locked loop of DDR SDRAM}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 지연고정루프에 관한 것이다.
일반적으로 반도체 메모리의 핵심은 고속, 저전력, 고집적으로 요약된다. 현재 반도체 메모리의 추세는 확장된 데이터 출력(EDO : Extended Data Output)메모리와 동기식(Syncronous) 메모리를 거쳐서 DDR(Double Data Rate) 동기식 메모리와 RAMBUS DRAM등의 고속화 추세로 가고 있다. 현재 포스트 차지 로직(Post Charge Logic)으로 100MHz 정도의 억세스 타임을 구현하고 그 이상에서는 위상고정루프(PLL)나 지연고정루프(DLL)을 이용하여 클럭 스큐(Clock Skew)를 제거하여 고속화를 가능하게 하였다. 그러나 200MHz 이상의 클럭 주파수에서는 추가적인 클럭 스토리지 노드(Clock Storage Node)나 버스 라인(Bus Line)과 제어 로직등이 필요하게 되고 이는 칩의 크기를 크게하는 원인이 된다.
반도체 메모리의 시장은 고속화를 실현하기 위하여 패스트 페이지(Fast Page), 확장된 데이터 출력(EDO) 메모리, 동기식 메모리, DDR 동기식 메모리, RAMBUS 메모리 순으로 발전해오고 있고, 이들 각각은 회로 구성에 따라 동작 속도를 달리하지만 결국 한계가 있다.
이 중에서 동기식 메모리는 클럭의 상승 에지에서 데이터를 내보내고 다음 클럭의 상승 에지에서 데이터를 받는다. 이 데이터의 출력 스트로브에서부터 데이터가 출력되는 시간까지의 딜레이를 tAC(Access Time)라고 한다.
250MHz동작에서는 tAC는 tCK(Clock Cycle Time)과 같게되고 이는 DRAM 콘트롤러가 다음 클럭에서 데이터를 가져오지 못하는 결과가 발생한다. 즉 250MHz 이상의 동작에서는 제대로 된 데이터를 읽고 쓰기가 불가능하다.
도1은 tAC(Clock Access Time)와 클럭 스큐를 나타내는 타이밍도이다.
상기 도1을 참조하면, tAC는 클럭 스큐와 데이터 버퍼링 타임으로 이루어진다. 클럭 스큐는 외부의 클럭과 입력 버퍼와 클럭 드라이버에 의해 발생하는 내부 클럭과의 딜레이를 의미한다. 외부의 클럭을 받아들이는 입력 버퍼의 딜레이를 d1이라고 하고 입력버퍼에 직렬연결된 클럭 드라이버의 딜레이를 d2라고 했을 때 클럭 스큐는 d1+d2가 된다. 이러한 클럭 스큐를 줄이고자 위상고정루프(PLL)나 지연고정루프(DLL) 등을 사용하여 칩의 고속화를 실현한다.
그러나 위상고정루프(PLL)나 지연고정루프(DLL)는 록(Lock) 타임(tLOCK)을 위해 수 많은 사이클을 필요로하며 이로 인해 대기 전류(Stanby Current)가 증가하는 단점이 있다.
도2는 위상고정루프의 블럭도와 타이밍도이다.
상기 도2를 참조하면, 위상고정루프는 외부 클럭을 버퍼링하는 입력버퍼(200)와, 상기 입력버퍼(200)와 피드백된 딜레이모니터회로(240)의 출력을 입력받아서 외부클럭과 궤환된 클럭의 위상 차이를 검출하기 위한 위상에러검출기(210)와, 상기 위상에러검출기(210)에서 출력된 고주파 성분을 제거하기 위한 저역필터(220)와, 상기 저역필터(220)의 출력에 비례하는 클럭을 생성하기 위한 전압제어발진기(230)와, 상기 전압제어발진기(230)의 출력을 입력받아서 위상고정루프가 정상적으로 록킹이 되었는지를 알려주는 딜레이모니터회로(240)와, 상기 전압제어발진기(230)의 출력을 드라이빙하기 위한 클럭드라이버(250)를 구비한다.
외부 클럭과 내부 클럭의 위상을 비교하여 클럭 스큐를 없애기 위해 - 위상 에러가 없음을 의미 함 - 록킹 시간(tLOCK)만큼 수백번 사이클을 반복한다. 그리고 CMOS 공정에서는 상기 전압제어발진기(230)나 상기 저역필터(220)을 설계하기란 쉽지 않다. 상기 전압제어발진기(230)나 상기 저역필터(220)의 파라미터(Parameter)들은 더 낮은 이득과 잡음 제거를 요구하므로 동작 전압의 변동이나 공정 마진이 없다. 이에 동기식 딜레이 라인이 등장하게 되었는데 여기에서는 싱크로너스 미러 딜레이(Syncronous Mirror Delay)를 대표적으로 예를 들기로 한다. 하지만 이는 클럭의 상승 에지만 검출하여 동작하므로 DDR 동기식 메모리에서는 사용이 불가능하다.
도3은 상기 싱크로너스 미러 딜레이의 블럭도와 타이밍도이다.
상기 도3을 참조하면, 싱크로너스 미러 딜레이는 외부클럭을 버퍼링하는 입력버퍼(300)와, 상기 입력버퍼(300)의 출력을 입력받아 보상하고자하는 스큐(Skew)만큼 시간지연시키기 위한 딜레이모니터회로(DMC)(310)와, 상기 딜레이모니터회로(310)로부터의 출력을 입력받아서 제1방향으로 시간 지연을 조절하기 위한 포워드딜레이어레이(FDA)(320)와, 상기 포워드딜레이어레이(320)의 출력과 상기 입력버퍼(300)의 출력을 입력받아서 시간지연이 조절된 딜레이만큼 클록이 입력되도록 하기 위한 미러제어부(MCC)(330)와, 상기 미러제어부(330)의 출력을 입력받아서 제2방향으로 시간 지연을 조절하기 위한 백워드딜레이어레이(BDA)(340)와, 상기 백워드딜레이어레이(340)로부터의 출력을 입력받아서 지연고정루프 클록신호를 출력하기 위한 출력부(350)를 구비한다.
내부클럭은 2 클럭 만에 외부 클럭과 동기될 수 있으나 단위 딜레이가 지터(Jitter)의 제한을 준다는 단점이 있다. 이를 줄이기 위해서는 딜레이 체인의 길이가 길어져서 면적 소모가 커지게 된다. 지연고정루프가 피드백 회로여서 많은 클럭이 필요한데 비해서 상기 싱크로너스 미러 딜레이(SMD)는 두 개의 연속적인 펄스(tLOCK)로 클럭 스큐를 제거한다. 상기 포워드딜레이어레이(FDA)(320)는 단일 입력과 다수의 출력을 가진다. 또한 상기 백워드딜레이어레이(BDA)(340)는 단일 출력과 다수의 입력을 가진다. 이들은 각각 포워드딜레이(tDF)와 백워드딜레이(tDB)라는 딜레이 유닛을 가진다. 이들은 서로 평행하게 위치해 있지만 서로 반대 방향으로 동작한다. 이는 회로를 간단하고 작게 구성하기 위함인데 상기 포워드딜레이어레이(FDA)의 출력과 상기 백워드딜레이어레이(BDA)의 입력은 미러제어부(330)를 통해 서로 연결되어 있다.
도4는 상기 싱크로너스 미러 딜레이의 구성을 나타내는 회로도이다.
상기 도4를 참조하면, 싱크로너스 미러 딜레이는 외부클럭을 입력받는 입력 버퍼(300)와, 상기 입력버퍼(300)의 출력을 입력받아 시간 지연하는 딜레이부(310)와, 상기 딜레이부의 시간 지연된 클럭을 입력받는 포워드딜레이어레이(320)와, 상기 포워드딜레이어레이(320)의 출력과 상기 딜레이부(310)의 출력을 입력받는 미러제어부(330)와, 상기 미러제어부(330)의 출력을 입력받는 백워드딜레이어레이(340)와, 상기 백워드딜레이어레이(340)의 출력을 입력받아 출력하기 위한 출력단(350)을 구비한다.
구체적으로, 상기 포워드딜레이어레이(320)는 첫 단이 상기 딜레이부(310)의 출력과 전원전압을 입력받는 난드게이트(321)와 상기 난드게이트(321)의 출력을 입력받는 인버터(322)로 구성되어 있고, 두번째 단은 상기 인버터(322)의 출력과 전원전압을 입력받는 난드게이트(323)와 상기 난드게이트(323)의 출력을 입력받는 인버터(324)로 구성되어 있으며, 세번째 단은 상기 인버터(324)의 출력과 미러제어부(330)의 출력을 입력받는 난드게이트(325)와 상기 난드게이트(325)의 출력을 입력받는 인버터(326)로 구성되어 있다. 상기 세번째 단의 구성이 복수개의 단으로 직렬연결되어 여러개의 단을 구성한다.
상기 미러제어부(330)는 상기 포워드딜레이어레이(320)의 각 단의 인버터의 출력과 상기 딜레이부(310)의 출력을 입력받는 다수 개의 난드게이트로 이루어져 있다.
상기 백워드딜레이어레이(340)은 상기 미러제어부(330)의 출력과 전단의 인버터의 출력을 입력받는 난드게이트와 난드게이트의 출력을 입력받는 인버터로 구성되어 있다.
출력단(350)은 상기 백워드딜레이어레이(340)의 최종단의 출력을 입력받는 짝수개의 인버터를 구비한다.
딜레이 구성요소는 인버터 한개와 난드게이트 한개로 구성되며 백워드딜레이어레이(340)는 포워드딜레이어레이(320)와 미러제어부(330) 레이아웃(Layout)을 미러 이미지로 하여 공정조건이나 전압변동에 무관하게 딜레이가 일치되도록 설계한다.
상기 포워드딜레이어레이(320)를 통과하는 클럭은 포워드딜레이(tDF)만큼 딜레이되다가 마침내 1 클럭 주기만큼 딜레이되게 된다. 이 경우 포워드딜레이어레이(320)를 통해 딜레이된 클럭 신호와 외부 클럭이 동위상된 것이므로 결국 td + NtDF = tCLK가 되는 N을 찾은 것이 된다. 따라서 딜레이 어레이는 N번째 단까지 활성화되며 이러한 활성화 신호들이 백워드딜레이어레이(340)로 전달된다. 만일 tDF(포워드 딜레이) = tDB(백워드 딜레이)라면 포워드딜레이어레이(320) 값에 의해 백워드딜레이어레이(340)도 N번째 단까지만 동작하여 백워드딜레이어레이(340)의 전체 딜레이는 tCK - td가 된다. 이에 따라 외부 클럭이 경험하는 총 딜레이는 입력 버퍼(300)의 딜레이를 d1이라 하고 출력단(350)의 딜레이를 d2라고 하면 다음 수학식1과 같다.
d1 + tCLK + (tCLK - d1 - d2) + d2 = 2CLK
이러한 싱크로너스 미러 딜레이에서는 단위 딜레이 값이 지터(Jitter)가 된다.
이상에서 살펴본 종래기술은 클럭의 라이징 에지서만 지연고정루프가 동작하여 DDR 동기식 메모리에서 사용할 수 없는 문제점이 발생한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로써, 클럭의 라이징 에지와 폴링 에지에서 모두 동작할 수 있는 지연고정루프를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 지연고정루프는 반도체 메모리 장치에 있어서, 본 발명의 지연고정루프는 클럭을 양(+)입력으로 입력받고 반전된 클럭(CLKB)을 음(-) 입력으로 입력받아 버퍼링하는 제1차동증폭기; 클럭을 음(-)입력으로 입력받고 반전된 클럭(CLKB)을 양(+) 입력으로 입력받아 버퍼링하는 제2차동증폭기; 상기 제1 및 제2 차동증폭기의 출력을 입력받아 보상하고자하는 스큐만큼 시간 지연을 시키기 위한 딜레이부; 상기 딜레이부의 출력을 입력받아 제1방향으로 시간 지연을 조절하기 위한 측정 딜레이 라인; 상기 측정 딜레이 라인과 상기 제1차동증폭기의 출력을 입력받아 시간지연이 조절된 딜레이만큼 클록이 입력되도록 하기 위한 위상 비교기; 상기 위상 비교기의 출력과 상기 제1차동증폭기의 출력을 입력받아서 제2방향으로 시간 지연을 조절하기 위한 변이 딜레이 라인; 상기 변이 딜레이 라인으로부터의 출력과 상기 제2차동증폭기의 출력을 입력받아서 상기 측정 딜레이 라인과 같은 딜레이만큼 지연하기 위한 복사 딜레이 라인; 상기 변이 딜레이 라인과 복사 딜레이 라인으로부터 출력을 입력받아 지연고정루프 클록신호를 출력하기 위한 출력버퍼를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도5는 본 발명의 클럭에 동기된 딜레이 회로를 가진 지연고정루프의 블럭도이다.
상기 도5를 참조하면, 본 발명의 지연고정루프는 클럭(CLK)을 양(+)입력으로 반전된 클럭(CLKB)을 음(-) 입력으로 입력받아 버퍼링하는 제1차동증폭기(500)와, 클럭을 음(-)입력으로 반전된 클럭(CLKB)을 양(+) 입력으로 입력받아 버퍼링하는 제2차동증폭기(570)와, 상기 제1 및 제2 차동증폭기(500, 570)의 출력을 입력받아 보상하고자하는 스큐만큼 시간 지연을 시키기 위한 딜레이부(510)와, 상기 딜레이부(510)의 출력을 입력받아 제1방향으로 시간 지연을 조절하기 위한 측정 딜레이 라인(520)과, 상기 측정 딜레이 라인(520)과 상기 제1차동증폭기(500)의 출력을 입력받아 시간지연이 조절된 딜레이만큼 클록이 입력되도록 하기 위한 위상 비교기(530)와, 상기 위상 비교기(530)의 출력과 상기 제1차동증폭기(500)의 출력을 입력받아서 제2방향으로 시간 지연을 조절하기 위한 변이 딜레이 라인(540)과, 상기 변이 딜레이 라인(540)로부터의 출력과 상기 제2차동증폭기(570)의 출력을 입력받아서 상기 측정 딜레이 라인(520)과 같은 딜레이만큼 지연하기 위한 복사 딜레이 라인(550)과, 지연고정루프 클록신호를 출력하기 위한 출력버퍼(560)를 구비한다.
상기 복사 딜레이 라인(550)은 상기 측정 딜레이 라인(520)과 공정 및 설계 조건이 같아야 한다. 이는 입력 버퍼(500)의 입력을 반대 극성으로 하여 상승 클럭과 반대인 하강 클럭을 검출하게 된다. 클럭 신호의 첫번째 펄스는 두번째 펄스가 나올 때까지 입력 버퍼의 고정된 딜레이와 tCK(클럭의 한 사이클) - (d0+d1+d2)의 딜레이를 가진 측정 딜레이 라인(520)을 통과한다. 상기 딜레이 tCK - (d0+d1+d2)는 변이 딜레이 라인(540)의 딜레이 길이를 결정한다. 두번째 펄스는 변이 딜레이 라인(540)을 거쳐서 출력버퍼(560)을 통하여 나온다. 그러므로 전체 딜레이는 d0+(d0+d1+d2) + d1+[tCK-(d0+d1+d2)] + d2 = 2tCK와 같다. 즉 클럭 스큐는 2 클럭 안에 제거된다. 복사 딜레이 라인(550)은 클럭의 하강 에지에서 클럭 신호를 [(tCK -(d0+d1+d2)] 만큼 딜레이시키므로 클럭의 하강 에지도 록킹(Locking)되게 된다. 지연고정루프의 최소 록킹 주파수는 상기 딜레이부(510)의 딜레이 시간에 상기 측정 딜레이 라인(520)의 딜레이 시간을 더한 딜레이에 의해 결정된다.
도6은 본 발명의 지연고정루프의 딜레이 어레이의 상세한 회로도이다.
상기 도6을 참조하면, 본 발명의 딜레이 어레이는 복수개의 단으로 구성되었으며 그 중의 첫번째 단(600)은 전원전압과 상기 딜레이부(510)의 출력을 입력받는 난드게이트(601)와, 상기 난드게이트(601)의 출력을 입력받는 인버터(602)와, 상기 난드게이트(601)의 출력과 상기 제1차동증폭기(500)의 출력을 입력받는 D-플립플롭(603)과, 상기 D-플립플롭(603)의 출력과 다음단의 난드게이트(621)의 출력을 반전하여 입력받는 난드게이트(604)와, 상기 난드게이트(604)의 출력과 상기 제1차동증폭기(500)의 출력을 입력받는 노아게이트(605)와, 상기 노아게이트(605)의 출력을 입력받는 인버터(606)와, 상기 인버터(606)의 출력과 다음단의 인버터(622)의 출력을 입력받는 난드게이트(607)와, 상기 난드게이트(607)의 출력을 입력받아 전단의 난드게이트로 출력하는 인버터(608)와, 제2차동증폭기(570)의 출력과 상기 난드게이트(604)의 출력을 입력받는 노아게이트(609)와, 상기 노아게이트(609)의 출력을 입력받는 인버터(610)와, 상기 인버터(610)의 출력과 다음단의 인버터(623)의 출력을 입력받는 난드게이트(611)와, 상기 난드게이트(611)의 출력을 입력받는 인버터(612)를 구비한다.
두번째 단(620)의 구성은 상기 첫번째 단(600)의 구성과 동일하며, 세번째 단(630)은 난드게이트(631)가 두번째 단(620)의 인버터(624)의 출력과 첫번째 단(600)의 난드게이트(604)의 출력을 입력받는 것이 다르며 구성은 첫번째 단(600)의 구성과 동일하다. 나머지단의 구성도 세번째 단(630)의 구성과 동일하며 이러한 구성이 복수개로 나열되어 있다.
딜레이 어레이는 2-입력 난드게이트와 인버터로 구성된 측정 딜레이 라인과 D-플립플롭으로 구성된 위상 비교기와 록킹된 딜레이 어레이의 변이 딜레이 라인과 복사 딜레이 라인으로부터 제2방향으로 제1입력클럭(CLK_DEL)과 반전된 제1입력클럭(CLKB_DEL) 신호를 스위칭하는 2-입력 노아 게이트와 인버터로 구성되어 있다. 스위칭하는 2-입력 게이트와 인버터의 딜레이는 d1이다.
딜레이 어레이의 위상 비교기는 입력 버퍼의 출력인 제1입력클럭(CLK_DEL)의 상승 에지에서 위상 비교기의 딜레이 라인의 N번째 단의 출력과 N+1번째 단의 출력을 비교하여 N번째 단의 출력이 논리 하이이고 N+1 번째 단의 출력이 논리 로우 상태이면 위상이 록킹(Locking)되었으므로 위상비교기의 출력을 논리 로우로 만든다. 도6에서 록킹(Locking)된 부분을 도시하였으며, 이 단(Stage) 이후에는 신호가 전파될 필요가 없기 때문에 록킹된 단의 다음단부터는 비활성화 상태에 있게 한다.
포저티브(Positive) 에지(Edge)에서 트리거(Trigger)되는 D-플립플롭은 딜레이 어레이의 위상 비교기에서 사용되었으며 D-플립플롭을 모델링하여 변이 딜레이 라인과 복사 딜레이 라인 사이의 커패시터의 부하를 같게하여 주었다.
도7은 0.6 마이크로 CMOS 공정으로 제작된 실제 칩의 측정된 전압 신호를 나타내는 타이밍도이다.
상기 도7을 참조하면, 클럭(CLK)과 반전된 클럭(CLKB)가 움직이는 것에 따라 출력이 200MHz의 클럭 주파수에서도 클럭 스큐 없이 정상적으로 나옴을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 본 발명은 클럭과 반전된 클럭에 제어받는 복사 딜레이 라인을 사용함으로써 클럭의 상승 에지와 하강 에지에서 모두 지연고정루프 클럭을 검출하도록 하여 DDR 동기식 메모리에서도 지연고정루프를 적용할 수 있도록 한다.
도1은 tAC(Clock Access Time)와 클럭 스큐를 나타내는 타이밍도,
도2는 위상고정루프의 블럭도와 타이밍도,
도3은 싱크로너스 미러 딜레이의 블럭도와 타이밍도,
도4는 싱크로너스 미러 딜레이의 구성을 나타내는 회로도,
도5는 본 발명의 클럭에 동기된 딜레이 회로를 가진 지연고정루프의 블럭도,
도6은 본 발명의 지연고정루프의 딜레이 어레이의 상세한 회로도,
도7은 0.6 마이크로 CMOS 공정으로 제작된 실제 칩의 측정된 전압 신호를 나타내는 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
500 : 제1차동증폭기 510 : 딜레이부
520 : 측정 딜레이 라인 530 : 위상 비교기
540 : 변이 딜레이 라인 550 : 복사 딜레이 라인

Claims (7)

  1. 반도체 메모리 장치의 지연고정루프에 있어서,
    클럭을 양(+)입력으로 입력받고 반전된 클럭(CLKB)을 음(-) 입력으로 입력받아 버퍼링하는 제1차동증폭기;
    클럭을 음(-)입력으로 입력받고 반전된 클럭(CLKB)을 양(+) 입력으로 입력받아 버퍼링하는 제2차동증폭기;
    상기 제1 및 제2 차동증폭기의 출력을 입력받아 보상하고자하는 스큐만큼 시간 지연을 시키기 위한 딜레이부;
    상기 딜레이부의 출력을 입력받아 제1방향으로 시간 지연을 조절하기 위한 측정 딜레이 라인;
    상기 측정 딜레이 라인과 상기 제1차동증폭기의 출력을 입력받아 시간지연이 조절된 딜레이만큼 클록이 입력되도록 하기 위한 위상 비교기;
    상기 위상 비교기의 출력과 상기 제1차동증폭기의 출력을 입력받아서 제2방향으로 시간 지연을 조절하기 위한 변이 딜레이 라인;
    상기 변이 딜레이 라인으로부터의 출력과 상기 제2차동증폭기의 출력을 입력받아서 상기 측정 딜레이 라인과 같은 딜레이만큼 지연하기 위한 복사 딜레이 라인;
    상기 변이 딜레이 라인과 복사 딜레이 라인으로부터 출력을 입력받아 지연고정루프 클록신호를 출력하기 위한 출력버퍼
    를 포함하여 이루어진 지연고정루프.
  2. 제 1 항에 있어서,
    상기 측정 딜레이 라인은,
    상기 딜레이부의 출력과 전원전압을 입력받는 제1난드게이트와,
    상기 제1난드게이트의 출력을 입력받는 제1 인버터를 첫번째 단으로 구비하는 것을 특징으로 하는 지연고정루프.
  3. 제 2 항에 있어서,
    상기 측정 딜레이 라인은,
    상기 제1 인버터의 출력과 전원전압을 입력받는 제2난드게이트와,
    상기 제2난드게이트의 출력을 입력받는 제2 인버터를 두번째 단으로 구비하는 것을 특징으로 하는 지연고정루프.
  4. 제 3 항에 있어서,
    상기 위상비교기는,
    상기 제1난드게이트의 출력과 상기 제1차동증폭기의 출력을 입력받는 D-플립플롭과,
    상기 D-플립플롭의 출력과 다음단의 D-플립플롭의 반전된 출력을 입력받는 제3난드게이트를 첫번째 단으로 구비하는 것을 특징으로 하는 지연고정루프.
  5. 제 4 항에 있어서,
    상기 측정 딜레이 라인은,
    상기 제2 인버터의 출력과 상기 제3난드게이트의 출력을 입력받는 제4난드게이트와,
    상기 제4난드게이트의 출력을 입력받는 제3 인버터를 세번째 단으로 구비하는 것을 특징으로 하는 지연고정루프.
  6. 제 5 항에 있어서,
    상기 변이 딜레이 라인은,
    상기 제3난드게이트의 출력과 상기 제1차동증폭기의 출력을 입력받는 제1노아게이트와,
    상기 제1노아게이트의 출력을 입력받는 제4 인버터와,
    상기 제4 인버터의 출력과 다음단으로부터의 변이 딜레이 라인의 출력을 입력받는 제5난드게이트와,
    상기 제5난드게이트의 출력을 입력받는 제5 인버터를 첫번째 단으로 구비하는 것을 특징으로 하는 지연고정루프.
  7. 제 6 항에 있어서,
    상기 복사 딜레이 라인은,
    상기 제2차동증폭기의 출력과 상기 제3난드게이트의 출력을 입력받는 제2노아게이트와,
    상기 제2노아게이트의 출력을 입력받는 제6 인버터와,
    상기 제6 인버터의 출력과 다음단의 복사 딜레이 라인의 출력을 입력받는 제6난드게이트와,
    상기 제6난드게이트의 출력을 입력받는 인버터를 첫번째 단으로 구비하는 것을 특징으로 하는 지연고정루프.
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