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KR100525921B1 - 플래쉬 메모리 소자 - Google Patents

플래쉬 메모리 소자 Download PDF

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Abstract

본 발명은 플래쉬 메모리 소자에 관한 것으로, 다수의 제 1 워드라인들과 다수의 제 1 비트라인들에 각각 연결되는 제 1 플래쉬 메모리 셀들을 포함하는 제 1 플래쉬 메모리 셀 어레이와, 제 1 비트라인들에 각각 연결되는 제 1 단자를 각각 포함하는 다수의 스위칭 수단들과, 다수의 스위칭 수단들의 제 2 단자들이 함께 연결된 공통 단자에 공통으로 연결되는 다수의 제 2 워드라인들과, 다수의 제 2 비트라인들에 각각 연결되는 제 2 플래쉬 메모리 셀들을 포함하는 제 2 플래쉬 메모리 셀 어레이를 포함하여 이루어져, 자기 수렴 소거 방식을 사용하면서도 칩 크기를 증가시키지 않기 때문에 제품의 제조 단가를 줄일 수 있는 플래쉬 메모리 소자에 관한 것이다.

Description

플래쉬 메모리 소자{Flash memory device}
본 발명은 플래쉬 메모리 소자에 관한 것으로, 특히 플래쉬 메모리 셀 어레이의 워드라인 각각에 소거 스위치를 연결하고, 소거 스위치의 공통 단자에 다른 플래쉬 메모리 셀 어레이를 연결하여 캐패시터로 사용함으로써 자기 수렴 소거 방식을 사용하면서도 칩 크기를 증가시키지 않기 때문에 제품의 제조 단가를 줄일 수 있는 플래쉬 메모리 소자에 관한 것이다.
전기적으로 프로그램 및 소거가 가능한 비휘발성 메모리 소자인 플래쉬 메모리 셀은 노트북, PDAs, 셀룰러 폰등의 휴대용 전자제품과 컴퓨터 BIOS, 프린터등에 사용되는 반도체 소자이다. 이러한 플래쉬 메모리 셀은 100Å 정도의 얇은 터널 산화막에 강한 전기장을 형성하여 전자를 이동시킴으로써, 셀의 문턱 전압을 변화시켜 프로그램 및 소거 기능을 수행한다.
일반적인 플래쉬 메모리 셀은 도 1에 도시된 바와 같이 반도체 기판(11) 상부의 소정 영역에 터널 산화막(12), 플로팅 게이트(13), 유전체막(14) 및 콘트롤 게이트(15)가 적층된 스택 게이트가 형성되고, 반도체 기판(11)상의 소정 영역에 소오스(16) 및 드레인(17)이 형성되어 구성된다. 터널 산화막(12)은 약 100Å 두께로 형성되고, 전하를 저장하기 위한 플로팅 게이트(13)는 폴리실리콘막으로 형성된다. 또한, 유전체막(14)은 고유전율을 갖도록 하기 위해 하부 산화막, 질화막 및 상부 산화막의 적층 구조를 사용하며, 콘트롤 게이트(15)는 셀의 워드라인 역할을 하는 것으로 폴리실리콘막으로 형성한다.
상기와 같이 구성되는 플래쉬 메모리 셀은 소오스와 반도체 기판을 접지시킨 상태에서 약 9V 정도의 고전압을 콘트롤 게이트에 인가하고, 드레인에 5V 정도의 전압을 5μsec의 펄스로 인가하여 발생하는 채널 핫 일렉트론이 터널 산화막의 전위 장벽을 넘어 플로팅 게이트에 저장되어 프로그램을 실시한다. 그리고, 소거 동작은 약 -8V의 네가티브 고전압을 콘트롤 게이트에 인가하고 반도체 기판에 약 8V의 고전압을 인가하여 FN 터널링에 의해 플로팅 게이트에 저장된 전자를 뽑아내어 실시한다.
이러한 적층식 플래쉬 메모리 셀에서는 소거 동작을 실시할 경우 제조 공정상의 결함이나 터널 산화막 가장자리의 산화등의 원인으로 셀간의 소거 정도가 달라지며, 터널링에 의한 자기 제한이 되지 않아 과도 소거된 셀이 발생하여 셀 분포가 나빠지는 문제점이 발생한다.
상기와 같은 과도 소거된 셀에 의한 문제점을 해결하기 위해 도 2에 도시된 바와 같이 플래쉬 메모리 셀 어레이내에 적절한 캐패시턴스를 연결하였다. 즉, 도 2에 도시된 바와 같이 각각의 비트라인(B/L)에 소정의 바이어스에 의해 구동되는 다수의 스위칭 수단으로서의 PMOS 트랜지스터가 접속되며, 다수의 PMOS 트랜지스터와 접지 단자(Vss) 사이에 캐패시터가 접속된다. 이러한 플래쉬 메모리 셀 어레이는 셀을 소거한 후 드레인과 벌크간의 다이오드 역바이어스 상태에서 발생하는 핫 일렉트론을 이용한 자기 수렴 방식의 소프트 프로그램으로 과도 소거 문제를 해결하였다. 그런데 이러한 방식으로 1섹터(0.5M bits)를 소거하는데 필요한 캐패시턴스는 대략 100∼300㎊ 정도로 게이트 산화막만으로 구성할 경우 300∼1000㎛2의 면적을 필요로 하게 된다. 즉, 셀의 분포를 개선할 수 있지만 칩의 크기에서 많은 손실을 보게 된다.
본 발명의 목적은 플래쉬 메모리 셀 어레이의 드레인에 또다른 플래쉬 메모리 셀 어레이를 접속하여 캐패시터 역할을 하도록 함으로써 자기 수렴 방식의 소프트 프로그램을 발생시켜 종래의 캐패시턴스를 추가시킬 때에 비해 칩의 크기를 증가시키지 않으면서 셀의 분포를 개선함으로써 소거 방법의 개선 및 전력 소모를 방지할 수 있는 플래쉬 메모리 소자를 제공하는데 있다.
종래에는 플래쉬 메모리 셀 어레이내에 적절한 캐패시턴스를 연결하면 셀을 소거한 후 드레인과 벌크간의 다이오드 역바이어스 상태에서 발생하는 핫 일렉트론을 이용한 자기 수렴 방식의 소프트 프로그램으로 과도 소거 문제를 해결할 수 있는으나, 이때 캐패시턴스를 구현하기 위해 칩 크기가 증가하게 된다. 따라서, 본 발명에서는 플래쉬 메모리 셀 어레이의 드레인에 다른 셀 어레이를 연결하여 캐패시턴스로 사용함으로써 칩의 크기를 증가시키지 않고 자기 수렴 방식의 소프트 프로그램을 사용할 수 있도록 한다.
본 발명에 따른 플래쉬 메모리 소자는 다수의 제 1 워드라인들과 다수의 제 1 비트라인들에 각각 연결되는 제 1 플래쉬 메모리 셀들을 포함하는 제 1 플래쉬 메모리 셀 어레이와, 제 1 비트라인들에 각각 연결되는 제 1 단자를 각각 포함하는 다수의 스위칭 수단들과, 다수의 스위칭 수단들의 제 2 단자들이 함께 연결된 공통 단자에 공통으로 연결되는 다수의 제 2 워드라인들과, 다수의 제 2 비트라인들에 각각 연결되는 제 2 플래쉬 메모리 셀들을 포함하는 제 2 플래쉬 메모리 셀 어레이를 포함하여 이루어진 것을 특징으로 한다. 바람직하게, 제 1 플래쉬 메모리 셀 어레이의 소거 동작시, 제 2 플래쉬 메모리 셀들 각각의 소오스 및 드레인이 플로팅되고, 다수의 스위칭 수단들이 다수의 제 1 비트라인들과 다수의 제 2 워드라인들을 연결한다.
또한, 상기 다수의 스위칭 수단들은 소거시에는 로우 펄스에 의해 구동되고, 독출시에는 독출 전압이 인가되는 다수의 PMOS 트랜지스터로 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 플래쉬 메모리 소자의 개략도로서, 그 구성을 설명하면 다음과 같다.
다수의 워드라인과 다수의 비트라인에 의해 다수의 플래쉬 메모리 셀이 연결된 한 섹터의 플래쉬 메모리 셀 어레이의 비트라인 각각에 소거 스위치로서 다수의 PMOS 트랜지스터가 연결된다. 그리고, 다수의 PMOS 트랜지스터의 공통 단자와 다른 섹터의 플래쉬 메모리 셀 어레이를 연결하는데, 다른 섹터의 플래쉬 메모리 셀의 각각의 워드라인과 PMOS 트랜지스터의 공통 단자가 접속되도록 한다. 이때, 다른 섹터의 플래쉬 메모리 셀 어레이가 캐패시턴스의 역할을 한다.
다른 플래쉬 메모리 셀 어레이가 캐패시턴스의 역할을 하는 이유를 설명하면 다음과 같다. 플래쉬 메모리 셀 자체는 유전체막과 터널 산화막에 의한 캐패시턴스를 직렬로 연결해 놓은 구조를 갖는다. 즉, 플래쉬 메모리 셀 특성이 약 8V 정도의 게이트 스트레스에 대해 안정하면 플래쉬 메모리 셀 자체를 캐패시턴스로 이용할 수 있다. 여기서 게이트 스트레스 전압을 약 8V로 정한 이유는 다음과 같다. 셀의 소거 동작시 벌크에는 대략 8V의 전압이 인가되고 소오스와 드레인은 플로팅되는데, 벌크와 드레인은 순방향 전압이 걸리게 되므로 드레인 전압은 플로팅 상태이지만 거의 8V, 실험적으로는 7.2V의 전압이 인가된다. 그런데, 도 3에 도시된 바와 같이 이 전압이 PMOS 트랜지스터를 통해 다른 셀 어레이의 게이트로 전달되므로 캐패시턴스의 역할을 하게 되는 셀 어레이는 8V의 게이트 스트레스를 받게 되는 것이다. 플래쉬 메모리 셀의 게이트 스트레스 특성은 도 4에 도시된 바와 같다. 도 4는 소오스 및 드레인을 플로팅시키고 기판에 0V를 인가한 상태에서 10V의 게이트 스트레스를 가했을 경우의 특성 곡선으로, 2초까지의 특성만 나타내었으나 10V의 스트레스에 수시간 정도 까지도 셀의 상태에는 아무런 변화가 없다. 그러므로 다른 섹터들을 캐패시턴스로 이용하는데에는 아무런 문제가 없다.
도 3과 같이 구성된 플래쉬 메모리 소자의 소거를 위한 소거 펄스 타이밍도를 도 5에 도시하였다. 도시된 바와 같이 플래쉬 메모리 소자의 소정 섹터를 소거하기 위해서는 소오스와 드레인을 플로팅시킨 상태에서 게이트에 -8V를 인가하고, 기판에 8V의 전압을 인가하며, PMOS 트랜지스터를 구동시키기 위해 로우 펄스를 인가한다. 이렇게 하면 플로팅 상태를 유지하는 소오스와 드레인에 약 7.2V의 전압이 걸리게 된다.
예를 들어, 플래쉬 메모리 셀 하나의 캐패시턴스가 약 0.3fF 정도일 때, 1섹터(0.5MB)의 캐패시턴스는 약 300㎊ 정도가 된다. 그러므로 하나의 섹터만 사용하더라도 충분히 소거 셀의 분포를 개선하면서 칩의 크기를 증가시키지 않는 캐패시턴스로 사용할 수 있으며, 만약 8M 플래쉬 칩에서 전체 섹터를 캐패시턴스로 사용한다면 셀의 크기가 1/10 정도로 줄어들어도 여전히 추가 캐패시턴스를 연결하지 않아도 된다.
그런데, 본 발명에 의한 플래쉬 메모리 소자의 섹터 구조에서는 셀의 게이트가 다른 섹터의 드레인쪽에 소거 스위치로 작용하는 PMOS 트랜지스터로 연결되어 있으므로 셀 독출 동작시에 다른 섹터 셀들의 드레인쪽으로 전류가 빠지는 것을 막기 위해 따로 소거 스위치 PMOS 트랜지스터 전압을 조정해 주어야 한다. 즉 PMOS 트랜지스터로 빠지는 전류를 방지하기 위해 셀의 게이트 전압과 소거 스위치의 게이트 전압을 같은 독출 전압으로 설정해 주어야 다른 섹터 셀들의 드레인 쪽으로 전류가 빠지지 않는다. 그에 대한 펄스 타이밍도는 도 6과 같다.
상술한 바와 같이 본 발명에 의하면 플래쉬 메모리 셀 어레이의 워드라인 각각에 소거 스위치를 연결하고, 소거 스위치의 공통 단자에 다른 플래쉬 메모리 셀 어레이를 연결하여 캐패시터로 사용함으로써 자기 수렴 소거 방식을 사용하면서도 칩 크기를 증가시키지 않기 때문에 제품의 제조 단가를 줄일 수 있다.
도 1은 일반적인 플래쉬 메모리 셀의 단면도.
도 2는 종래의 소거 셀 분포를 개선하기 위한 플래쉬 메모리 셀 어레이.
도 3은 본 발명에 따른 소거 셀 분포와 칩 크기를 줄이기 위한 플래쉬 메모리 셀 어레이.
도 4는 플래쉬 메모리 셀의 게이트 스트레스 특성 그래프.
도 5는 플래쉬 메모리 셀의 소거 펄스 타이밍도.
도 6은 플래쉬 메모리 셀의 독출 펄스 타이밍도.

Claims (2)

  1. 플래쉬 메모리 소자에 있어서,
    다수의 제 1 워드라인들과 다수의 제 1 비트라인들에 각각 연결되는 제 1 플래쉬 메모리 셀들을 포함하는 제 1 플래쉬 메모리 셀 어레이와,
    상기 제 1 비트라인들에 각각 연결되는 제 1 단자를 각각 포함하는 다수의 스위칭 수단들과,
    상기 다수의 스위칭 수단들의 제 2 단자들이 함께 연결된 공통 단자에 공통으로 연결되는 다수의 제 2 워드라인들과, 다수의 제 2 비트라인들에 각각 연결되는 제 2 플래쉬 메모리 셀들을 포함하는 제 2 플래쉬 메모리 셀 어레이를 포함하고,
    상기 제 1 플래쉬 메모리 셀 어레이의 소거 동작시, 상기 제 2 플래쉬 메모리 셀들 각각의 소오스 및 드레인이 플로팅되고, 상기 다수의 스위칭 수단들이 상기 다수의 제 1 비트라인들과 상기 다수의 제 2 워드라인들을 연결하는 것을 특징으로 하는 플래쉬 메모리 소자.
  2. 제 1 항에 있어서, 상기 다수의 스위칭 수단들은 소거시에는 로우 펄스에 의해 구동되고, 독출시에는 독출 전압이 인가되는 다수의 PMOS 트랜지스터로 이루어진 것을 특징으로 하는 플래쉬 메모리 소자.
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