KR100522830B1

KR100522830B1 - Data input buffer circuit

Info

Publication number: KR100522830B1
Application number: KR1019980061423A
Authority: KR
Inventors: 차병권
Original assignee: 주식회사 하이닉스반도체
Priority date: 1998-12-30
Filing date: 1998-12-30
Publication date: 2006-01-12
Anticipated expiration: 2018-12-30
Also published as: KR20000044920A

Abstract

본 발명은 데이터 입력 버퍼 회로에 관한 것으로, 특히 고속화 플래쉬 메모리 소자의 쓰기 동작 시간을 단축시킬 수 있는 데이터 입력 버퍼 회로에 관한 것이다. 즉, 본 발명은 기존 제품의 쓰기 파라미터에 영향을 주지 않고 후속 제품(Cut-down 제품)의 고속화에 대처하기 위한 쓰기 동작 시간을 개선하는 데이터 입력 버퍼 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data input buffer circuit, and more particularly, to a data input buffer circuit capable of shortening the write operation time of a high speed flash memory device. That is, the present invention relates to a data input buffer circuit that improves the write operation time for coping with the high speed of subsequent products (cut-down products) without affecting the write parameters of existing products.

본 발명은 쓰기 인에에블신호/칩 인에이블신호에 따라 위상이 서로 반대인 두 개의 펄스신호를 출력하기 위한 펄스 발생 회로와, 상기 쓰기 인에에블신호/칩 인에이블신호에 따라 입출력 패드를 통해 입력되는 데이터를 CMOS 레벨 데이터로 변환시키기 위한 TTL 버퍼와, 상기 TTL 버퍼를 통해 변환된 CMOS 레벨 데이터를 지연시켜 데이터 인식 마진을 설정한 후 출력하기 위한 지연회로와, 상기 지연회로를 통해 지연된 데이터를 래치한 후 출력하기 위한 데이터 래치회로를 포함하여 구성된The present invention provides a pulse generating circuit for outputting two pulse signals of opposite phases to each other according to a write enable signal / chip enable signal, and an input / output pad according to the write enable signal / chip enable signal. A TTL buffer for converting the data input through the CMOS to the CMOS level data, a delay circuit for setting and outputting a data recognition margin by delaying the CMOS level data converted through the TTL buffer, and a delay delayed through the delay circuit. Configured to include data latch circuit for outputting after latching data

Description

Data input buffer circuit

본 발명은 데이터 입력 버퍼 회로에 관한 것으로, 특히 고속화 플래쉬 메모리 소자의 쓰기 동작 시간(Write cycle time)을 단축시킬 수 있는 데이터 입력 버퍼 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data input buffer circuit, and more particularly, to a data input buffer circuit capable of shortening a write cycle time of a high speed flash memory device.

즉, 본 발명은 기존 제품의 쓰기 파라미터(Write parameter)에 영향을 주지 않고 후속 제품(Cut-down 제품)의 고속화에 대처하기 위한 쓰기 동작 시간을 개선하는 데이터 입력 버퍼 회로에 관한 것이다.That is, the present invention relates to a data input buffer circuit that improves a write operation time for coping with a higher speed of a subsequent product (Cut-down product) without affecting a write parameter of an existing product.

일반적으로, 플래쉬 메모리가 고속화됨에 따라 데이터 스펙(Data spec.)인 쓰기 동작 시간의 주기가 점점 짧게 요구된다.In general, as the flash memory speeds up, a shorter period of write operation time, which is a data spec, is required.

도 1은 종래의 데이터 입력 버퍼 회로도로서, 도 3을 참조하여 동작을 설명하면 다음과 같다.FIG. 1 is a conventional data input buffer circuit diagram, which will be described below with reference to FIG. 3.

도 1에서, 도면부호 108은 데이터 입력 버퍼 회로로서, 쓰기 인에에블신호/칩 인에이블신호(WEb/CEb)를 공통 입력으로 한다. TTL(Transistor to Transistor Level) 버퍼(2)는 상기 쓰기 인에에블신호/칩 인에이블신호(이하, WEb/CEb 이라 함)의 입력에 따라 입출력(I/O) 패드(1)를 통해 입력되는 데이터를 CMOS 레벨로 변환시키게 된다. 상기 TTL 버퍼(2)를 통해 CMOS 레벨로 변환된 데이터는 인버터(I11 내지 I13)를 통해 지연회로(107)로 공급된다. 상기 지연회로(107)는 상기 TTL 버퍼(2)를 통해 CMOS 레벨로 변환된 데이터에 대해 일정한 지연시간을 주어 데이터 인식 마진(Margin)을 설정하게 된다. 상기 지연회로(107)를 통해 데이터 인식 마진이 설정된 데이터는 인버터(14)를 통해 데이터 래치회로(3)로 공급됨과 동시에 인버터(15)를 통해 데이터 출력단자(Data)로 출력된다. 또한, 데이터 래치회로(3)는 상기 인식 마진이 설정된 데이터를 래치한 후 래치된 데이터를 출력단자(Latch Data)로 출력하게 된다.In Fig. 1, reference numeral 108 denotes a data input buffer circuit, which has a write enable signal / chip enable signal WEb / CEb as a common input. Transistor to Transistor Level (TTL) buffer 2 is input through an input / output (I / O) pad 1 according to the input of the write enable signal / chip enable signal (hereinafter referred to as WEb / CEb). The data is converted to CMOS level. The data converted to the CMOS level through the TTL buffer 2 is supplied to the delay circuit 107 through the inverters I11 to I13. The delay circuit 107 sets a data recognition margin by giving a predetermined delay time to the data converted to the CMOS level through the TTL buffer 2. Data whose data recognition margin is set through the delay circuit 107 is supplied to the data latch circuit 3 through the inverter 14 and output to the data output terminal Data through the inverter 15. In addition, the data latch circuit 3 outputs the latched data to the output terminal (Latch Data) after latching the data for which the recognition margin is set.

즉, 데이터 입력 버퍼 회로(108)는 외부 입출력(External I/O) 패드(1)로부터 공급되는 데이터를 지연회로(107)를 통해 지연시간을 주어 데이터 인식 마진을 설정하게 된다. 상기 지연회로(107)는 로직 채널 게이트(100 내지 103)와, 캐패시터(103 및 104)로 구성된다.That is, the data input buffer circuit 108 sets a data recognition margin by giving a delay time to the data supplied from the external I / O pad 1 through the delay circuit 107. The delay circuit 107 is composed of logic channel gates 100 to 103 and capacitors 103 and 104.

플래쉬 메모리는 상기와 같은 다수의 데이터 입력 버퍼 회로로 구성되며, 각 데이터 입력 버퍼 회로 각각의 입력으로는 WEb/CEb 신호가 공통으로 사용된다.The flash memory includes a plurality of data input buffer circuits as described above, and a WEb / CEb signal is commonly used as an input of each data input buffer circuit.

한편, 상기 지연회로(107)는 플래쉬 메모리의 데이터 셋업 시간(도 3의 tDS 시간), 데이터 홀드 시간(도 3의 tDH 시간)을 결정하게 한다. 도 3에서 쓰기 동작 시간(도 3의 tWC 시간)은 쓰기 펄스 폭(도 3의 tWP 시간)이 줄어들어 데이터 셋업 시간(tDS)을 벗어날 경우 페일(Fail)이 된다. 이를 개선하기 위해 상기 지연회로(107)의 캐패시터(103 및 104) 크기나 로직 채널 게이트(101 내지 103)의 크기를 줄인다면, 결과적으로 쓰기 동작 시간(tWC)은 개선되지만 데이터 홀드 시간(tDH) 마진이 개선 폭 만큼 감소되어 결국 너무 많이 개선할 경우 데이터 홀드 시간(tDH)이 페일(Fail)되는 문제점이 있다.Meanwhile, the delay circuit 107 determines the data setup time (tDS time in FIG. 3) and the data hold time (tDH time in FIG. 3) of the flash memory. In FIG. 3, the write operation time (tWC time in FIG. 3) becomes a fail when the write pulse width (tWP time in FIG. 3) decreases to be out of the data setup time tDS. If the size of the capacitors 103 and 104 of the delay circuit 107 or the size of the logic channel gates 101 to 103 is reduced to improve this, the result is a write operation time tWC but a data hold time tDH. If the margin is reduced by the improvement width and eventually improves too much, the data hold time tDH fails.

따라서, 본 발명은 기존의 데이터 홀드 시간(tDH) 마진을 그대로 유지하면서 쓰기 펄스 폭(tWP)만을 줄여 줌으로써, 상기한 단점을 해소할 수 있는 데이터 입력 버퍼 회로를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a data input buffer circuit which can solve the above disadvantages by reducing the write pulse width tWP while maintaining the existing data hold time tDH margin.

상술한 목적을 달성하기 위한 본 발명에 따른 데이터 입력 버퍼 회로는 쓰기 인에에블신호/칩 인에이블신호에 따라 반대 위상의 두 개의 펄스신호를 출력하기 위한 펄스 발생 회로와, 상기 쓰기 인에에블신호/칩 인에이블신호에 따라 입출력 패드를 통해 입력되는 데이터를 CMOS 레벨 데이터로 변환시키기 위한 TTL 버퍼와, 상기 TTL 버퍼를 통해 변환된 CMOS 레벨 데이터를 지연시켜 데이터 인식 마진을 설정한 후 출력하기 위한 지연회로와, 상기 펄스 발생 회로에서 출력되는 상기 두 개의 펄스신호에 따라 상기 CMOS 레벨 데이터의 상기 인식 마진을 제어하는 지연회로 제어부와, 상기 지연회로를 통해 지연된 데이터를 래치한 후 출력하기 위한 데이터 래치회로를 포함하여 구성된 것을 특징으로 한다.A data input buffer circuit according to the present invention for achieving the above object is a pulse generating circuit for outputting two pulse signals of opposite phases according to a write enable signal / chip enable signal, TTL buffer for converting the data input through the input / output pad into CMOS level data according to the signal / chip enable signal, and delaying the CMOS level data converted through the TTL buffer to set the data recognition margin and then output the data. A delay circuit for controlling the delay level of the CMOS level data according to the two pulse signals output from the pulse generation circuit, and data for outputting the latched data after latching the delayed data through the delay circuit. Characterized in that it comprises a latch circuit.

본 발명은 도 4에 나타낸 바와 같이 106의 밸리드 데이터(VALID DATA)의 앞 부분 지연의 상승/하강(Rising/Falling) 시간은 최소화하고, 뒷부분 지연의 상승/하강 시간은 기존 지연시간을 그대로 유지하게 된다.As shown in FIG. 4, the rising / falling time of the front delay of the validity data of 106 is minimized, and the rising / falling time of the rear delay maintains the existing delay time as shown in FIG. 4. Done.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 데이터 입력 버퍼 회로도로서, 도 4를 참조하여 동작을 설명하기로 한다.FIG. 2 is a data input buffer circuit diagram according to the present invention, and an operation thereof will be described with reference to FIG. 4.

도 2에서, 도면부호 208은 데이터 입력 버퍼 회로로서, 쓰기 인에에블신호/칩 인에이블신호(WEb/CEb)를 공통 입력으로 한다. TTL 버퍼(22)는 상기 WEb/CEb의 입력에 따라 입출력 패드(21)를 통해 입력되는 데이터를 CMOS 레벨로 변환시키게 된다. 상기 TTL 버퍼(22)를 통해 CMOS 레벨로 변환된 데이터는 인버터(I31 내지 I33)를 통해 지연회로(207)로 공급된다. 상기 지연회로(207)는 상기 TTL 버퍼(22)를 통해 CMOS 레벨로 변환된 데이터에 대해 일정한 지연시간을 주어 데이터 인식 마진(Margin)을 설정하게 된다. 상기 지연회로(207)는 로직 채널 게이트(200 내지 203)와, 캐패시터(203 및 204)로 구성된다. 지연회로 제어부(209)는 상기 데이터 입력 버퍼에서 출력되는 신호에 따라 상기 지연회로(207)의 로직 채널 게이트(200 내지 203) 사이의 노드에 연결되어 인식 마진을 제어하는 3상태 인버터(210)로 구성된다.In FIG. 2, reference numeral 208 denotes a data input buffer circuit, which has a write enable signal / chip enable signal WEb / CEb as a common input. The TTL buffer 22 converts data input through the input / output pad 21 to the CMOS level according to the input of the WEb / CEb. The data converted to the CMOS level through the TTL buffer 22 is supplied to the delay circuit 207 through the inverters I31 to I33. The delay circuit 207 sets a data recognition margin by giving a predetermined delay time to the data converted to the CMOS level through the TTL buffer 22. The delay circuit 207 is composed of logic channel gates 200 to 203 and capacitors 203 and 204. The delay circuit controller 209 is connected to a node between the logic channel gates 200 to 203 of the delay circuit 207 according to the signal output from the data input buffer to the three-state inverter 210 to control the recognition margin. It is composed.

상기 지연회로(207)를 통해 데이터 인식 마진이 설정된 데이터는 인버터(34)를 통해 데이터 래치회로(23)로 공급됨과 동시에 인버터(35)를 통해 데이터 출력단자(Data)로 출력된다. 또한, 데이터 래치회로(23)는 상기 인식 마진이 설정된 데이터를 래치한 후 래치된 데이터를 출력단자(Latch Data)로 출력하게 된다.Data whose data recognition margin is set through the delay circuit 207 is supplied to the data latch circuit 23 through the inverter 34 and output to the data output terminal Data through the inverter 35. In addition, the data latch circuit 23 outputs the latched data to the output terminal (Latch Data) after latching the data for which the recognition margin is set.

한편, 로우 엣지 트리거 신호를 검출하여 위상이 서로 반대인 두 개의 펄스를 생성하기 위한 펄스 발생 회로(213)는 WEb/CEb 신호 및 인버터(36 내지 38)를 경유한 지연된 신호를 입력으로 하는 노아(NOR)게이트(39)와, 상기 노아(NOR)게이트(39)의 출력을 반전시키기 위한 인버터(40)로 구성된다.On the other hand, the pulse generation circuit 213 for detecting the low edge trigger signal and generating two pulses having opposite phases from each other is a quinoa that inputs a WEb / CEb signal and a delayed signal via the inverters 36 to 38. NOR) gate 39 and inverter 40 for inverting the output of NOR gate 39.

상기 펄스 발생 회로(213)는 WEb/CEb 신호가 하이-투-로우(High-to-Low)로 변할 때 이를 검출하여 제 1 펄스신호(211)와 제 2 펄스신호(212)를 발생하게 된다. 상기 WEb/CEb 신호가 로우-투-하이(Low-to-High)로 변할 때는 상기 제 1 펄스신호(211)와 제 2 펄스신호(212)는 발생되지 않게 된다 이때, 상기 제 1 펄스신호(211)는 하이 상태, 상기 제 2 펄스신호(212)는 로우 상태를 유지한다.The pulse generating circuit 213 detects when the WEb / CEb signal changes to high-to-low and generates the first pulse signal 211 and the second pulse signal 212. . When the WEb / CEb signal changes low-to-high, the first pulse signal 211 and the second pulse signal 212 are not generated. In this case, the first pulse signal ( 211 is a high state, and the second pulse signal 212 is kept low.

상기 제 1,2 펄스신호(211, 212)는 지연회로 제어부(209)의 3상태 인버터(210)를 디스에이블(Disable)시키게 된다. 지연회로 제어부(209)의 상기 3상태 인버터(210)는 제 1 및 제 2 펄스신호(211 및 212)가 로우 및 하이 상태인 동안만 상기 TTL 버퍼(22)를 통해 CMOS 레벨로 변환된 데이터(205)를 로직 채널 게이트(201)의 입력으로 드라이브(206)하게 된다. 이는 도 4에 나타낸 바와 같이 106의 처음 밸리드 데이터의 상승/하강 시간을 빠르게 하며, 상기 제 1 펄스신호(211)가 하이 상태로 된 이후에는 상기 3상태 인버터(210)가 디스에이블 되어 기존 지연시간을 그대로 유지하게 된다.The first and second pulse signals 211 and 212 disable the three-state inverter 210 of the delay circuit controller 209. The tri-state inverter 210 of the delay circuit controller 209 converts the data converted to the CMOS level through the TTL buffer 22 only while the first and second pulse signals 211 and 212 are in the low and high states ( Drive 206 to an input of a logic channel gate 201. This speeds up the rise / fall time of the first valid data of 106 as shown in FIG. 4, and after the first pulse signal 211 becomes high, the three-state inverter 210 is disabled, thereby causing an existing delay. It will keep the time.

즉, 본 발명의 데이터 입력 버퍼 회로(208)는 외부 입출력(External I/O) 패드(21)로부터 공급되는 데이터를 출력하기 위해 펄스 발생 회로(213)를 사용하여 지연회로(207)를 통해 지연시간을 줄여주어 데이터 인식 마진을 설정하게 된다. That is, the data input buffer circuit 208 of the present invention delays through the delay circuit 207 using the pulse generator circuit 213 to output data supplied from the external I / O pad 21. This saves time and sets the data recognition margin.

상기 각각의 출력단자를 통해 출력되는 데이터는, 예를 들어 컴맨드 스테이트 머신(Command state machine)의 컴맨드 데이터로 이용할 경우에는 데이터 입력 버퍼 회로(208)의 출력 데이터(Data)를 사용하게 된다. 그리고, 메모리 셀에 쓰기 동작을 수행할 경우에는 데이터 입력 버퍼 회로(208)의 다른 출력 데이터(Latch Data)를 사용하게 된다.The data output through the respective output terminals uses output data Data of the data input buffer circuit 208 when used as command data of a command state machine, for example. When performing a write operation on the memory cell, other output data (Latch Data) of the data input buffer circuit 208 is used.

상술한, 바와 같이 본 발명은 도 4에 나타낸 바와 같이 TTL 버퍼(22)를 통해 CMOS 레벨로 변환된 데이터(205)를 드라이브(106)한 만큼 밸리드 데이터(Valid data)가 앞당겨지므로 쓰기 펄스 폭(tWP)이 줄어들어도 밸리드 데이터를 인식하는 시간을 갖게 된다. 즉, 본 발명은 쓰기 동작 시간(tWC)이 종래 보다 9㎱ 이상 단축된 시간으로 동작할 수 있다.As described above, in the present invention, as shown in FIG. 4, since the valid data is advanced as much as the drive 106 drives the data 205 converted to the CMOS level through the TTL buffer 22, the write pulse width is increased. Even if tWP is reduced, you have time to recognize valid data. That is, according to the present invention, the write operation time tWC can be operated at a time shortened by 9 ms or more.

상술한 바와 같이 본 발명에 의하면 기존의 데이터 홀드 시간(tDH) 마진을 그대로 유지하면서 쓰기 펄스 폭(tWP)만을 줄여 줌으로써, 쓰기 동작 시간(tWC)을 단축시킬 수 있는 탁월한 효과가 있다.As described above, the present invention has an excellent effect of reducing the write operation time tWC by reducing the write pulse width tWP while maintaining the existing data hold time tDH margin.

도 1은 종래의 데이터 입력 버퍼 회로도.1 is a conventional data input buffer circuit diagram.

도 2는 본 발명에 따른 데이터 입력 버퍼 회로도.2 is a data input buffer circuit diagram in accordance with the present invention.

도 3은 종래의 데이터 입력 버퍼 회로를 설명하기 위해 도시한 입출력 파형도.3 is an input / output waveform diagram for explaining a conventional data input buffer circuit.

도 4는 본 발명에 따른 데이터 입력 버퍼 회로를 설명하기 위해 도시한 입출력 파형도.4 is an input / output waveform diagram for explaining a data input buffer circuit according to the present invention;

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

21: 입출력 패드 22: TTL 버퍼21: I / O pad 22: TTL buffer

23: 데이터 래치회로 207: 지연회로23: data latch circuit 207: delay circuit

208: 데이터 입력 버퍼 209: 지연회로 제어부208: data input buffer 209: delay circuit control unit

213: 펄스 발생 회로213: pulse generating circuit

Claims

A pulse generating circuit for outputting two pulse signals of opposite phases according to the write enable signal / chip enable signal;

A TTL buffer for converting data input through an input / output pad into CMOS level data according to the write enable signal / chip enable signal;

A delay circuit for delaying the CMOS level data converted through the TTL buffer and setting the data recognition margin and then outputting the data recognition margin;

A delay circuit controller for controlling the data recognition margin of the CMOS level data according to the two pulse signals output from the pulse generation circuit;

And a data latch circuit configured to output data after latching the delayed data through the delay circuit.

The method of claim 1,

And the pulse generating circuit is configured to generate two pulses of opposite phases according to a low edge triggering operation of the write enable signal / chip enable signal.

The method of claim 1,

The pulse generation circuit may include a noble gate configured to input the write enable signal / chip enable signal and the delayed write enable signal / chip enable signal signal via a plurality of inverters, respectively;

And an inverter for inverting the output of the noble gate.

The method of claim 1,

The delay circuit may include a first logic channel gate configured to input CMOS level data converted through the TTL buffer;

A first capacitor connected between an output terminal of the first logic channel gate and a ground terminal;

A second logic channel gate connected to an output terminal of the first logic channel gate and having a second capacitor connected to an output terminal thereof;

And a third logic channel gate connected to an output terminal of the second logic channel gate,

The delay circuit controller is connected in parallel to the first logic channel gate and is enabled in response to two pulse signals of the pulse generation circuit, and comprises a three-state inverter for providing the CMOS level data to the delay circuit. And a data input buffer circuit.