KR100522436B1 - Fabrication method of polycrystalline silicon thin film transistor using a cap layer - Google Patents
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Abstract
본 발명은 금속이 포함된 비정질 실리콘 박막을 다결정 실리콘 박막으로 결정화하는데 있어서, 금속오염을 줄이고, 그레인의 균일도가 좋고, 그레인의 크기를 크게 하기 위해 비정질 실리콘 박막 위에 질화막, 산화막 또는 유기막 등의 덮개층을 형성시켜 금속유도 결정화된 다결정 실리콘 박막을 얻는 단계와, 결정화 후에 덮개층으로 사용된 질화막을 소자 제작시 공정에 응용하는 것을 포함한다. 대표적인 예로, 박막트랜지스터 제조 공정에서 상기의 덮개층을 이온 스토퍼 (ion stopper), 에치 스토퍼 (etch stopper), 게이트 절연막 혹은 보호막 (passivation 층)으로 사용하는 방법이다.In the present invention, in order to crystallize an amorphous silicon thin film containing a metal into a polycrystalline silicon thin film, a cover of a nitride film, an oxide film, or an organic film is placed on the amorphous silicon thin film in order to reduce metal contamination, improve grain uniformity, and increase grain size. Forming a layer to obtain a metal-induced crystallized polycrystalline silicon thin film, and applying a nitride film used as a cover layer after crystallization in a device fabrication process. As a representative example, the cover layer may be used as an ion stopper, an etch stopper, a gate insulating film, or a passivation layer in a thin film transistor manufacturing process.
덮개층을 이용한 금속매개 결정화 방법을 이용한 소자는 크게 덮개층을 이용해서 비정질 실리콘 박막을 결정화 하는 단계와, 결정화 단계에서 덮개층으로 사용된 절연막을 소자 제작시 그대로 적용하는 단계로 나뉜다. 대표적인 예로, 덮개층으로 사용된 질화막을 박막트랜지스터 공정에서 이온 스토퍼 (ion stopper), 에치 스토퍼 (etch stopper), 게이트 절연막 혹은 보호막 (passivation 층)으로 사용될 수 있다. 또한, 다결정 실리콘 박막을 이용하기 때문에 역스테거드 구조에서 전자 채널 박막트랜지스터 (n-channel TFT), 혹은 정공 채널 박막 트랜지스터 (p-channel TFT)구조를 쉽게 제작할 수 있기 때문에 상보성 모스 (CMOS: complementally metal oxide silicon) 구조의 구동회로 제작이 가능하다. The device using the metal-mediated crystallization method using the cover layer is largely divided into a step of crystallizing the amorphous silicon thin film using the cover layer, and applying the insulating film used as the cover layer in the crystallization step as it is when manufacturing the device. As a representative example, the nitride film used as the cover layer may be used as an ion stopper, an etch stopper, a gate insulating film, or a passivation layer in a thin film transistor process. In addition, the use of a polycrystalline silicon thin film makes it possible to easily fabricate an electron channel thin film transistor (n-channel TFT) or a hole channel thin film transistor (p-channel TFT) structure in an inverted staggered structure. oxide silicon) structure can be manufactured.
비정질 실리콘 박막을 결정화 하는 단계는 덮개층으로 질화막 혹은 산화막을 비정질 실리콘 박막위에 형성시키는 단계와 극소 미량의 금속을 덮개층 상에 증착시키는 단계, 급속열처리 (rapid thermal annealing), 자외선(UV)조사, 또는 레이저 조사를 이용하여 금속 다이실리사이드 핵 (침전)을 형성시키는 단계, 그리고 급속열처리 (rapid thermal annealing), 자외선(UV) 혹은 레이저 조사를 이용해서 비정질 실리콘 박막을 금속유도 결정화 시키는 단계로 나눌 수 있다.Crystallization of the amorphous silicon thin film may include forming a nitride film or an oxide film on the amorphous silicon thin film as a cover layer, depositing a very small amount of metal on the cover layer, rapid thermal annealing, ultraviolet (UV) irradiation, Alternatively, laser disintegration may be performed to form metal disilicide nuclei (sedimentation), and metal thermal crystallization of the amorphous silicon thin film using rapid thermal annealing, ultraviolet (UV), or laser irradiation. .
Description
본 발명은 비정질실리콘의 금속유도결정화방법에 관한 것으로서, 더욱 상세하게는 금속이 비정질실리콘과 직접 접촉되지 않고도 균일한 다결정 실리콘 박막을 구현할 수 있는 방법을 박막 소자에 응용하는 것에 관한 것이다.The present invention relates to a method of metal-induced crystallization of amorphous silicon, and more particularly, to the application of a method for realizing a uniform polycrystalline silicon thin film without a metal in direct contact with amorphous silicon.
비정질실리콘을 결정화시키는 다른 방법으로 저가의 장비를 사용하여 균일한 결정질을 얻을 수 있는 고상결정화 (solid phase crystallization)방법이 있는데, 이 방법은 높은 결정화온도 뿐 아니라 결정화에 장시간이 필요하여 생산성이 낮다는 것과 유리기판을 사용할 수 없다는 단점을 안고 있다.Another method of crystallizing amorphous silicon is the solid phase crystallization method, which can obtain uniform crystallization using low-cost equipment. This method requires low crystallization due to the long crystallization time as well as high crystallization temperature. And glass substrates can not be used.
한편, 금속을 이용하여 비정질실리콘을 결정화시키는 방법은 고상결정화방법에 비하여 보다 낮은 온도에서 빠른 시간 내에 결정화가 가능하다는 장점이 있어 많이 연구되어 왔는데 니켈을 이용한 금속유도결정화방법(metal induced crystallization)이 그 중 하나이다[J. Jang et al. US 6,312,979, Method of crystallizing an amorphous silicon].On the other hand, the method of crystallizing amorphous silicon using a metal has been studied a lot of advantages that can be quickly crystallized at a lower temperature than the solid phase crystallization method has been studied a lot, metal induced crystallization method using nickel (metal induced crystallization) Is one of [J. Jang et al. US 6,312,979, Method of crystallizing an amorphous silicon.
금속유도 결정화 방법으로 비정질실리콘 박막 위에 특정한 종류의 금속을 한 부분이상 직접 접촉시키고 접촉된 부분으로부터 측면결정화 하거나 또는 비정질실리콘 박막 내에 금속을 도핑해서 주입된 금속으로부터 비정질실리콘을 결정화하는 기술이 있다.As a method of metal-induced crystallization, there is a technique of crystallizing amorphous silicon from an implanted metal by directly contacting at least one portion of a specific type of metal on the amorphous silicon thin film and lateral crystallization from the contacted portion or by doping the metal into the amorphous silicon thin film.
그러나 종래의 이러한 방법에 의해 비정질실리콘을 결정화시키는 경우에 비정질실리콘과 금속이 직접 접촉하는 영역에서는 금속오염으로 인하여 소자특성이 저감되어 그 부분을 따로 제거하는 공정이 추가되는 등 생산성이 저하된다.However, in the case where the amorphous silicon is crystallized by such a conventional method, productivity is reduced in the region where the amorphous silicon is in direct contact with the metal due to metal contamination, thereby reducing the device characteristics and adding a process for removing the portion separately.
또한, 박막트랜지스터에서 소스와 드레인 영역을 패턴닝하여 비정질 실리콘 결정화를 구현하거나 또는 소스, 드레인 한쪽 부분에 패턴닝하고 비정질 실리콘 박막을 결정화하는 경우에는 비정질실리콘이 완전하게 결정화되지 못하고 비정질실리콘 영역이 잔존하는 문제점도 안고 있었다. In addition, in the thin film transistor, when the source and drain regions are patterned to realize amorphous silicon crystallization, or when patterning on one side of the source and drain and the amorphous silicon thin film is crystallized, the amorphous silicon is not completely crystallized and the amorphous silicon region remains. There was also a problem.
즉, 종래 비정질실리콘의 금속유도결정화방법을 사용하면 결정화 온도를 낮출 수 있는 장점이 있는 반면에 결정화된 실리콘 박막 내에 침투하는 금속오염으로 인하여 박막 본래의 특성이 저하되는 문제점을 동시에 수반되어 이에 대한 개선책이 다양하게 제안되고 있는 실정이다.In other words, the conventional method of inducing crystallization of amorphous silicon has the advantage of lowering the crystallization temperature, while at the same time accompanied with the problem that the original characteristics of the thin film is degraded due to metal contamination penetrating into the crystallized silicon thin film, the improvement measures therefor. This situation is being proposed variously.
결국 비정질실리콘의 금속유도결정화방법을 이용함을 전제한다면, 금속으로부터 실리콘 박막의 오염을 최소화하는 것이 바람직하며 이는 사용되는 금속의 양을 줄이는 것이 가장 중요한 문제로 대두되는 바, 이를 위해 금속의 농도를 1012 내지 1014cm-2로 증착해서 고온처리, 급속열처리 또는 레이저 조사하는 방법[J. Jang, J.Y. Oh, S.Y. Yoon and C.O. Kim, "Electric-field enhanced crystallization of amorphous silicon", Nature 395, pp. 481-483 (1998)]과, 종래 금속유도 결정화 방식에 있어서 점성이 있는 유기박막과 액상의 금속을 혼합하여 스핀코팅 (spin coating)방법으로 박막을 증착한 다음, 열처리 공정을 수행하여 비정질실리콘을 결정화하는 방법이 제안되었다. 또는 비정질 실리콘 박막위에 직접 금속과 접촉없이 미량의 금속을 덮개층을 통해 확산시켜 결정화 시키는 기술이 연구되었다[J. H. Choi, D. Y. Kim, B. K. Choo, W. S. Sohn, and J. Jang, Metal Induced Lateral Crystallization of Amorphous Silicon Through a Silicon Nitride Cap Layer, Electrochem. and Solid-State Lett., pp. G16-G18 (2003)].After all, assuming that the metal-induced crystallization method of amorphous silicon is used, it is desirable to minimize the contamination of the silicon thin film from the metal, which is the most important problem to reduce the amount of metal used. To 1014 cm < -2 > and then subjected to high temperature treatment, rapid heat treatment or laser irradiation [J. Jang, J.Y. Oh, S.Y. Yoon and C.O. Kim, "Electric-field enhanced crystallization of amorphous silicon", Nature 395, pp. 481-483 (1998)], a viscous organic thin film and a liquid metal are mixed in a conventional metal-induced crystallization method to deposit a thin film by spin coating, and then an amorphous silicon is formed by heat treatment. A method of crystallization has been proposed. Alternatively, a technique has been studied in which a small amount of metal is crystallized by diffusing a small amount of metal through the cover layer without directly contacting the metal on the amorphous silicon thin film [J. H. Choi, D. Y. Kim, B. K. Choo, W. S. Sohn, and J. Jang, Metal Induced Lateral Crystallization of Amorphous Silicon Through a Silicon Nitride Cap Layer, Electrochem. and Solid-State Lett., pp. G16-G18 (2003).
다른 한편으로, 다결정 실리콘 박막을 이용한 박막 트랜지스터의 경우 기존의 비정질 실리콘 박막 트랜지스터 구조가 그대로 적용이 힘들어 제조 공정이 복잡하다는 문제점을 안고 있다. On the other hand, a thin film transistor using a polycrystalline silicon thin film has a problem that the conventional amorphous silicon thin film transistor structure is difficult to apply as it is, the manufacturing process is complicated.
본 발명은 상기와 같은 문제점을 극복하기 위해 안출된 것으로서, 금속을 비정질실리콘과 직접 접촉시키지 않고 결정화가 가능하여 실리콘 박막의 금속오염 문제를 현저히 개선시킬 수 있고, 소자 응용시 추가 공정없이 절연막으로 그대로 사용 가능하기 때문에 공정의 단순화를 이룰 수 있는 방법을 제공함에 그 목적이 있다.The present invention has been made to overcome the above problems, it is possible to crystallize the metal without direct contact with the amorphous silicon can significantly improve the problem of metal contamination of the silicon thin film, and as an insulating film without additional processes in the device application Its purpose is to provide a method that can simplify the process since it can be used.
대표적인 실시예로, 비정질 실리콘 박막트랜지스터와 구조가 동일한 역스테거드 구조의 다결정 실리콘 박막 트랜지스터 제작시, 덮개층을 이용한 비정질 실리콘의 결정화단계와, 소자 제작시 그대로 덮개층을 이온 스토퍼 (ion stopper), 에치 스토퍼 (etch stopper), 게이트 절연막 혹은 보호막 (passivation 층)으로 사용 가능하기 때문에 공정의 단순화 할 수 있다는 잇점과, 다결정 실리콘 박막을 활성층 (active layer)으로 사용하기 때문에 전기적인 특성이 우수하다는 장점과, 쉽게 전자 채널 박막 트랜지스터 (n-channel TFT)와 정공 채널 박막 트랜지스터 (p-channel TFT)를 만들 수 있다는 장점을 갖는다.In an exemplary embodiment, in the fabrication of a polycrystalline silicon thin film transistor having an inverted staggered structure having the same structure as an amorphous silicon thin film transistor, the crystallization step of the amorphous silicon using the cover layer, an ion stopper, It can be used as an etch stopper, gate insulating film or passivation layer, which simplifies the process and the excellent electrical properties because the polycrystalline silicon thin film is used as the active layer. It has the advantage that it can easily make electron channel thin film transistor (n-channel TFT) and hole channel thin film transistor (p-channel TFT).
본 발명은 상기와 같은 목적을 달성하기 위해서, 덮개층을 이용하여 금속유도 결정화하고 또한 상기의 덮개층을 박막트랜지스터의 에치 스토퍼(etch stopper), 이온 스토퍼(ion stopper), 또는 게이트 절연막으로 사용한 박막 트랜지스터의 제조 방법을 제공한다. In order to achieve the above object, the present invention provides a thin film in which metal induction is crystallized using a cover layer and the cover layer is used as an etch stopper, ion stopper, or gate insulating film of a thin film transistor. A method of manufacturing a transistor is provided.
박막 트랜지스터 제작시 코플라나 구조 (coplanar structure), 스테거드 구조 (staggered structure) 혹은 역스테거드구조 (inverse staggered structure)로 제작하기 위해서 금속 게이트 패턴위에 산화막을 증착하고 상기의 덮개층을 이용한 비정질 실리콘 박막을 결정화하는 것을 특징으로 한다. When fabricating a thin film transistor, an oxide film is deposited on a metal gate pattern to form a coplanar structure, a staggered structure, or an inverse staggered structure, and an amorphous silicon thin film using the cover layer. It is characterized by crystallizing.
또한, 상기 덮개층은 소자 제작시 이온 스토퍼 (ion stopper), 에치 스토퍼 (etch stopper), 게이트 절연막 혹은 보호막 (passivation 층)중 어느 하나의 기능으로 추가 공정없이 이용하는 것을 특징으로 한다.In addition, the cover layer may be used without any further process as one of an ion stopper, an etch stopper, a gate insulating film, or a passivation layer in manufacturing the device.
첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 살펴보면 다음과 같은데, 동일한 부분에 대해서는 도면부호만 달리할 뿐 동일한 명칭을 사용하기로 한다.Looking at the preferred embodiment according to the present invention with reference to the accompanying drawings in detail as follows, for the same parts only the reference numerals will be used the same name.
본 발명의 바람직한 하나의 실시 예는, 본 발명에 따른 비정질실리콘의 금속유도결정화는 절연기판(10)과, 상기 절연기판(10) 상에 증착되는 완충층(20)과, 상기 완충층(20) 상에 증착되는 비정질실리콘(30)과, 상기 비정질실리콘(30) 상의 덮개층(40)과, 상기 덮개층(40) 상에 증착되는 금속(45)으로 이루어진다.In a preferred embodiment of the present invention, the metal-induced crystallization of the amorphous silicon according to the present invention is the insulating substrate 10, the buffer layer 20 is deposited on the insulating substrate 10, and the buffer layer 20 on Amorphous silicon 30 is deposited on, the cover layer 40 on the amorphous silicon 30, and the metal 45 is deposited on the cover layer 40.
또한, 소자제작을 위해 절연기판상(10)에 게이트 금속(50)을 형성하고, 상기 게이트 금속 층(50) 상에 증착되는 게이트 절연막(250)을 형성하는 단계와 비정질실리콘(30)과, 상기 비정질실리콘(30) 상의 덮개층(40)과, 상기 덮개층(40) 상에 증착되는 금속(45)으로 이루어진다.In addition, forming a gate metal 50 on the insulating substrate 10 for the fabrication of the device, and forming a gate insulating film 250 deposited on the gate metal layer 50, amorphous silicon 30, The cover layer 40 on the amorphous silicon 30 and the metal 45 deposited on the cover layer 40.
상기 게이트 금속(50)은 완충층(20)을 형성하고, 그 위에 형성하는 단계를 포함한다. The gate metal 50 includes the step of forming a buffer layer 20 thereon.
상기 절연기판(10)은 특별하게 한정되는 것은 아니지만 비정질실리콘의 결정화를 위해 가해지는 온도와 다결정실리콘 박막의 균일도를 위해서는 유리, 석영, 산화막이 덮여진 단결정 웨이퍼 중의 하나를 사용하는 것이 바람직하다.The insulating substrate 10 is not particularly limited, but it is preferable to use one of a single crystal wafer covered with glass, quartz, and an oxide film for the temperature applied for crystallization of amorphous silicon and the uniformity of the polysilicon thin film.
상기 완충층(20)은 공정에서 생략될 수도 있어 필수적인 요소는 아니나 증착하는 경우에는 실리콘산화막, 실리콘질화막 중의 하나를 사용하는 것이 바람직하다.The buffer layer 20 may be omitted in the process, but is not essential, but in the case of deposition, it is preferable to use one of a silicon oxide film and a silicon nitride film.
상기 덮개층(40)은 금속이 균일하게 비정질실리콘층으로 확산시키고 불필요한 금속오염으로부터 실리콘박막을 보호하는 역할을 담당하는데, 실리콘 산화막, 실리콘 질화막, 유기막 중의 하나를 사용하는 것이 바람직하나 실리콘 산화막과 실리콘 질화막으로 이루어지는 이중막으로 형성되는 것을 배제하지 않는다. The cover layer 40 serves to uniformly diffuse the metal into the amorphous silicon layer and protect the silicon thin film from unnecessary metal contamination. It is preferable to use one of a silicon oxide film, a silicon nitride film, and an organic film. Formation of a double film made of a silicon nitride film is not excluded.
상기 덮개층(40)의 증착은 650℃ 이하의 온도에서 이루어지는 것이 바람직하며, 증착방법으로는 어느 하나에 한정되지 않으나 PECVD (plasma enhanced chemical vapor deposition)방법에 의하는 것이 바람직하다.The deposition of the capping layer 40 is preferably performed at a temperature of 650 ° C. or less, and the deposition method is not limited to any one, but preferably by a plasma enhanced chemical vapor deposition (PECVD) method.
또한, 상기 덮개층(400)은, 100Å이하의 경우 덮개층으로서 기능하지 못하고, 10000Å의 경우에는 양산성이 떨어지므로, 100 내지 10000 Å 범위 내의 두께로 형성되는 것이 바람직하다.In addition, since the cover layer 400 does not function as a cover layer in the case of 100 kPa or less, and in the case of 10000 kPa, it is preferable that the cover layer 400 is formed to a thickness within the range of 100 to 10000 kPa.
결정화를 위한 금속(45)의 증착은 이온주입기, PECVD, 스퍼터(sputter), 진공층착 중의 하나의 방법을 이용하거나 또는 산 용액에 용해된 액상의 금속코팅, 유기막과 액상의 금속을 혼합한 스핀코팅, 금속을 함유하는 기체상태가스 중에서 선택되는 어느 하나를 이용하는 등 어느 하나의 증착방법에 한정되지 않는다.The deposition of the metal 45 for crystallization is carried out using one of ion implanters, PECVD, sputtering, vacuum deposition, or spin coating a liquid metal coating in an acid solution, an organic film and a liquid metal. It is not limited to any deposition method, such as using any one selected from a coating and a gaseous gas containing metal.
또한, 상기 증착되는 금속(45)은 면 밀도가 1012 내지 1018 cm-2범위 내에서, 증착되는 것이 바람직하며, 사용되는 금속은 어느 하나에 한정되지는 않으며 니켈을 더욱 포함한다.In addition, the deposited metal 45 has a surface density of 1012 to 1018 cm -2, preferably deposited, and the metal used is not limited to any one, and further includes nickel.
상기 비정질실리콘(30)의 결정화는 열처리, 전자파 또는 레이저를 이용하는 방법 중의 어느 한가지 방법 이상에 의해 이루어질 수 있으며, 상기 열처리방법으로는 할로겐램프, 자외선램프, 퍼니스 (furnace) 등을 사용할 수 있으나 이에 한정되는 것은 아니다.Crystallization of the amorphous silicon 30 may be performed by any one or more of a method using a heat treatment, an electromagnetic wave or a laser, and the heat treatment method may be a halogen lamp, an ultraviolet lamp, a furnace (furnace) and the like, but is not limited thereto. It doesn't happen.
또한, 상기 열처리방법을 선택하는 경우에는 400 내지 1300℃의 온도범위에서 결정화를 시키는 것이 바람직하며, 상기 온도범위 내에서 급속 열처리하거나 또는 장시간 열처리하는 방법 중에서 어느 하나를 선택 또는 양자 모두를 사용하는 것도 가능하다.In addition, when the heat treatment method is selected, it is preferable to crystallize at a temperature range of 400 to 1300 ° C., and either one of the methods of rapid heat treatment or long time heat treatment within the temperature range may be selected or both may be used. It is possible.
상기 급속 열처리방법은 500 내지 900℃ 온도범위 내에서 수십 초의 시간 내에서 수회이상 열처리하는 방법이며, 상기 장기간 열처리방법은 400 내지 550℃ 온도범위 내에서 1시간 이상 열처리하는 방법이다. The rapid heat treatment method is a method of heat treatment at least several times within a time of several tens of seconds in the temperature range of 500 to 900 ℃, the long-term heat treatment method is a method of heat treatment at least 1 hour in the temperature range of 400 to 550 ℃.
상기와 같이 비정질실리콘(30)을 결정화시키게 되면 금속(45)이 덮개층(40) 내부로 확산되어 상기 비정질실리콘(30) 내부에 금속다이실리사이드핵(MSi2, 침전)을 형성하여 측면으로 성장하게 되고 각 그레인(320) 사이에는 그레인 경계(340)가 만들어진다.As described above, when the amorphous silicon 30 is crystallized, the metal 45 is diffused into the cover layer 40 to form metal dissilicide cores (MSi2, precipitates) inside the amorphous silicon 30 to grow laterally. And a grain boundary 340 is created between each grain 320.
한편, 상기 그레인(320)들은 계속해서 측면으로 성장하게 되고 이에 따라 그레인 경계(340)는 축소되어 결국 비정질실리콘은 다결정 실리콘으로 완전결정화 하게 된다.On the other hand, the grains 320 continue to grow laterally, so that the grain boundary 340 is reduced so that the amorphous silicon is completely crystallized into polycrystalline silicon.
비정질실리콘이 완전히 결정화가 된 다음에 상기 금속(45)과 덮개층(40)을 에칭작업에 의해 제거하면 본 발명에 따라 다결정 실리콘 박막을 얻을 수 있게 된다.After the amorphous silicon is completely crystallized, the metal 45 and the cover layer 40 are removed by etching to obtain a polycrystalline silicon thin film according to the present invention.
한편, 상기 비정질실리콘의 결정화 단계이전에 200 내지 800℃ 온도 범위에서 사전열처리를 하거나 또는 비정질실리콘의 결정화방법과 동일한 방법으로 상기 비정질실리콘을 재결정화시켜 비정질실리콘이 더욱 완전하게 결정화되도록 유도할 수도 있다.On the other hand, prior to the crystallization step of the amorphous silicon may be preheated at a temperature range of 200 to 800 ℃ or by recrystallizing the amorphous silicon in the same manner as the crystallization method of amorphous silicon to induce the amorphous silicon more completely crystallized. .
사전열처리는 상기에서 상술한 열처리방법 중에서 선택되는 어느 하나에 의해 이루어질 수 있다.The preheat treatment may be performed by any one selected from the above-described heat treatment methods.
도 1은 본 발명의 실시 예로, 질화막 1500 Å(40)/비정질 실리콘 500 Å(30)을 유리기판(10)위에 형성시키고 덮개층(40)인 질화막 위에 니켈 금속(50)의 면밀도가 4×1014 cm-2을 형성한 다음, 퍼니스 장비를 이용해서 560도에서 20시간 열처리 하였다. 평균적인 그레인 크기가 40 ㎛이상임을 알 수 있다. 이는 덮개층(40)을 이용한 경우 미량의 금속만이 비정질 실리콘(30) 영역으로 확산되기 때문에 원 모양 혹은 육각형 모양의 그레인으로 성장하게 된다. FIG. 1 illustrates an embodiment of the present invention, in which a nitride film 1500 40 40 / amorphous silicon 500 Å 30 is formed on a glass substrate 10, and the surface density of the nickel metal 50 is 4 × on the nitride layer as the cover layer 40. 1014 cm-2 was formed and then heat-treated at 560 ° C. for 20 hours using a furnace equipment. It can be seen that the average grain size is 40 μm or more. When the cover layer 40 is used, since only a small amount of metal diffuses into the amorphous silicon 30 region, it grows into circular or hexagonal grains.
도 2는 본 발명의 다른 실시예로서 덮개층(40)으로 사용되는 질화막을 증착후 상기의 질화막을 열처리 공정후에 전기적 특성을 비교하였다. 열처리 (1) 공정은 증착된 질화막(40)을 560도에서 20시간 동안 열처리 한 것과, 열처리 (2)공정은 질화막(40)위에 니켈 금속(45)을 면적당 1×1013cm-2을 증착한 다음 560도에서 20시간 동안 열처리 하였다. 덮개층(40)으로 사용된 질화막은 열처리 공정후에도 누설전류 (leakage current)가 증가하지 않는다는 것을 알 수 있다. 덮개층(40)위에 금속(45)이 있는 구조에서 금속의 확산이 덮개층(40)으로 사용되는 질화막의 누설전류를 증가시키지 않는다는 것을 열처리 (2)실험을 통해서 알 수 있다. 이는 덮개층(40)으로 사용되는 질화막 안쪽으로 미량의 금속이 확산되어도 항복전압 (breakdown voltage)이 크게 변화하지 않고 누설전류가 증가하지 않는 등 절연특성을 그대로 유지함을 알 수 있다. 2 is compared with the electrical properties after the heat treatment process of the nitride film after the deposition of the nitride film used as the cover layer 40 as another embodiment of the present invention. In the heat treatment (1) process, the deposited nitride film 40 was heat treated at 560 degrees for 20 hours, and in the heat treatment (2) process, the nickel metal 45 was deposited on the nitride film 40 by 1 × 10 13 cm −2 per area. Heat treatment was performed at 560 degrees for 20 hours. The nitride film used as the cover layer 40 can be seen that the leakage current does not increase even after the heat treatment process. It can be seen from the heat treatment (2) experiment that the diffusion of the metal in the structure having the metal 45 on the cover layer 40 does not increase the leakage current of the nitride film used as the cover layer 40. It can be seen that even when a small amount of metal diffuses into the nitride layer used as the cover layer 40, the breakdown voltage does not change significantly and the leakage current does not increase, thereby maintaining the insulation characteristics.
도 3은 본 발명의 바람직한 실시예로, 덮개층(40)을 이용한 비정질 실리콘(30)의 금속유도결정화 방법과 덮개층 없이 비정질 실리콘의 금속유도결정화된 다결정 실리콘의 표면의 산화 정도를 비교한 산소의 이차이온 질량분석 측정값이다. 니켈 금속 60Å을 질화막 (3500Å)/비정질 실리콘 박막 (500 Å) 위에 증착한 경우와, 비정질 실리콘(30) 박막위에 직접 니켈을 증착한 후, 퍼니스에서 600도에서 1시간 동안 열처리 한 시료를 이차이온 질량분석 측정을 하였다. 덮개층(40)이 있는 경우 다결정 실리콘 박막(350)의 표면에 산화오염이 적다는 것을 알 수 있다. 3 is a preferred embodiment of the present invention, which compares the degree of oxidation of the metal induction crystallization method of amorphous silicon 30 using the cover layer 40 and the surface of the metal-induced crystallized polycrystalline silicon of amorphous silicon without the cover layer Is the secondary ion mass spectrometry measurement. 60 니켈 nickel metal was deposited on a nitride film (3500 Å) / amorphous silicon thin film (500 Å), and nickel was deposited directly on the amorphous silicon (30) thin film, and then the sample was heat-treated at 600 ° C. for 1 hour in a furnace. Mass spectrometry measurements were taken. When the cover layer 40 is present, it can be seen that there is little oxidation pollution on the surface of the polycrystalline silicon thin film 350.
도 4는 본 발명의 또 다른 실시예로서, 비정질 실리콘(30) 박막 트랜지스터와 동일한 역스테거드 다결정 실리콘 박막 트랜지스터를 제작하는 공정을 보여주고 있다. 도 4a는 금속게이트 전극 (1500Å)(50) 위에 산화막 (3000Å)(250)을 증착한 다음, 비정질 실리콘 (500Å)(30), 덮개층(40)으로 사용되는 질화막 (2500Å)이 증착된 구조이다. 도 4b는 덮개층(40)/비정질 실리콘(30)/산화막(250) 구조의 적층위에 단위 면적당 니켈 금속(45)을 1012 내지 1014cm-2로 증착한다. 도 4c는 상기 금속(45)을 덮개층을 통해서 비정질 실리콘(30) 박막으로 확산시켜 결정화 하기 위해서 퍼니스, 급속열처리, UV를 이용한 열처리, 혹은 레이저를 조사한다. 도 4d는 금속과 반도체 사이에 오옴익을 형성하는 단계로 결정화에 사용된 덮개층을 에칭 스토퍼(420)로 형성한 다음, 도 4e에서와 같이 비정질 실리콘(30) 혹은 미세결정질 실리콘의 n+층을 형성하고 소오스/드레인 전극의 금속층(500)을 형성한다. 에칭 스토퍼(420)는 에칭시 스위칭소자에서 채널영역을 보호하는 역활을 하게 된다. 도 4f는 트랜지스터를 보호하기 위한 보호층(410)을 형성한 단계를 나타낸다. FIG. 4 illustrates a process of fabricating an inverted polycrystalline silicon thin film transistor identical to an amorphous silicon 30 thin film transistor as another embodiment of the present invention. 4A is a structure in which an oxide film (3000Å) 250 is deposited on a metal gate electrode (1500Å) 50, and then an amorphous silicon (500Å) 30 and a nitride film (2500Å) used as a cover layer 40 are deposited. to be. 4B deposits nickel metal 45 per unit area of 1012 to 1014 cm < -2 > on the stack of the cover layer 40 / amorphous silicon 30 / oxide film 250 structure. 4C is a furnace, rapid heat treatment, heat treatment using UV, or laser irradiation to diffuse the metal 45 into the amorphous silicon 30 thin film through the cover layer to crystallize. FIG. 4D is a step of forming an ohmic wing between a metal and a semiconductor, in which a cover layer used for crystallization is formed by an etching stopper 420, and then an n + layer of amorphous silicon 30 or microcrystalline silicon is formed as shown in FIG. 4E. The metal layer 500 of the source / drain electrodes is formed. The etching stopper 420 serves to protect the channel region in the switching device during etching. 4F illustrates the step of forming a protective layer 410 to protect the transistor.
도 5은 본 발명의 다른 실시예로서 비정질 실리콘(30) 박막 트랜지스터와 동일한 역스테거드 구조의 다른 방법을 보여준다. 도 5a는 금속게이트 전극 (1500Å)(50) 위에 산화막 (3000Å)(250)을 증착한 다음, 비정질 실리콘 (500Å)(30), 덮개층(40)으로 사용되는 질화막 (2500Å)을 증착한다. 도 5b는 덮개층(40)/비정질 실리콘(30)/산화막(250) 구조의 적층위에 니켈 금속(45)의 밀도를 1012 내지 1014cm-2로 증착한다. 도 5c는 상기 금속(50)을 덮개층(40)을 통해서 비정질 실리콘(30) 박막으로 확산시켜 결정화 하기 위해서 열처리공정을 퍼니스, 급속열처리, UV를 이용한 열처리 혹은 레이저를 조사한다. 도 5d는 금속과 반도체 사이에 오옴익을 형성하는 단계로 결정화에 사용된 덮개층을 이온 스탑퍼로 형성한 다음, 도 5e에서와 같이 붕소, 인 혹은 비소(B, P, As)를 이용해서 도핑(310)을 한다. 이온 스토퍼(430)는 도핑공정시 (혹은 에칭공정시) 스위칭 소자에서 채널영역을 보호하는 역활을 한다. 도 5f는 소오스/드레인 전극(500)을 형성하고, 트랜지스터를 보호하기 위한 보호층(410)을 형성한 단계를 나타낸다. 5 shows another method of the same reverse staggered structure as the amorphous silicon 30 thin film transistor as another embodiment of the present invention. 5A, an oxide film 3000 ′ 250 is deposited on the metal gate electrode 50 ′ 50, and then an amorphous silicon 500 ′ 30 and a nitride film 2500 사용 used as the cover layer 40 are deposited. 5B deposits a nickel metal 45 at a density of 1012 to 1014 cm < -2 > on the stack of the cover layer 40 / amorphous silicon 30 / oxide film 250 structure. 5C is a heat treatment process using a furnace, rapid heat treatment, UV heat treatment or laser irradiation to diffuse the metal 50 into the amorphous silicon 30 thin film through the cover layer 40 to crystallize. FIG. 5D is a step of forming an ohmic blade between a metal and a semiconductor, and a cover layer used for crystallization is formed with an ion stopper, and then doped with boron, phosphorus, or arsenic (B, P, As) as shown in FIG. 5E. (310). The ion stopper 430 serves to protect the channel region in the switching element during the doping process (or during the etching process). 5F illustrates a step of forming a source / drain electrode 500 and forming a protective layer 410 for protecting the transistor.
도 6는 본 발명의 또 다른 실시예로서 이중게이트 (double gate or dual gate) 구조의 박막트랜지스터의 공정 흐름도이다. 도 6a는 금속게이트 전극 (1500Å)(50) 위에 산화막 (3000Å)(250)을 증착한 다음, 비정질 실리콘 (500Å), 덮개층(40)으로 사용되는 질화막 (2500Å)을 증착한다. 도 6b는 덮개층(40)/비정질 실리콘(30)/산화막(250) 구조의 적층위에 니켈 금속(45)의 이온농도를 1012 내지 1014cm-2로 증착한다. 도 6c는 상기 금속(45)을 덮개층(40)을 통해서 비정질 실리콘(30) 박막으로 확산시켜 결정화 하기 위해서 열처리공정을 퍼니스, 급속열처리, UV를 이용한 열처리 하거나 혹은 레이저를 조사한다. 도 6d는 이중 게이트 (제 2 게이트)를 형성하기 위해서 금속을 3000 Å 증착한 다음 게이트 전극(50)을 형성하고, 도 6e에서 금속과 반도체 사이에 오옴익을 형성하기 위해 도핑(310)을 한다. 덮개층(40)은 결정화 공정에서 사용되고 그대로 이중게이트 (제 2 게이트)의 절연막인 게이트 절연막(250)으로 사용할 수 있다. 6 is a flowchart illustrating a thin film transistor having a double gate or dual gate structure according to another embodiment of the present invention. 6A, an oxide film (3000 Å) 250 is deposited on a metal gate electrode (1500 Å) 50, and then an amorphous silicon (500 Å) and a nitride film (2500 Å) used as the cover layer 40 are deposited. 6B deposits ion concentrations of nickel metal 45 at 1012 to 1014 cm < -2 > on the stack of the cover layer 40 / amorphous silicon 30 / oxide film 250 structure. FIG. 6C illustrates a heat treatment process using a furnace, rapid heat treatment, UV heat treatment, or laser irradiation to diffuse and crystallize the metal 45 into the amorphous silicon 30 thin film through the cover layer 40. FIG. 6D shows 3000 Å deposition of metal to form a double gate (second gate) followed by gate electrode 50 and doping 310 to form an ohmic wing between the metal and the semiconductor in FIG. 6E. The cover layer 40 is used in the crystallization process and can be used as the gate insulating film 250 which is an insulating film of the double gate (second gate) as it is.
도 7은 본 발명의 또 다른 실시예로서 게이트 오버랩 구조 (Gate overlap structure)의 공정 흐름도를 나타낸다. 도 7a는 기판위에 완충층(20)으로 산화막을 3000 Å 형성한 다음, 비정질 실리콘(30)과 질화막(40)을 각각 500 Å, 2500 Å 두께로 형성한다. 도 7b는 니켈 금속의 면밀도를 1012 내지 1014cm-2로 증착한 다음, 퍼니스, 급속열처리, UV를 이용한 열처리를 하거나 혹은 레이저를 조사한다. 도 7c는 코플라나 구조의 박막 트랜지스터에서 드레인 영역에 걸린 강한 전기장 (field)에 의한 누설전류를 줄이기 위해서 도펀트를 1011～1013cm-2정도 미량 도핑(305)하게 된다. 이때 결정화에 사용된 덮개층을 그대로 이온 스탑퍼(430)로 사용하게 된다. 도 7d는 게이트 절연막을 증착하기 위해 덮개층(40)을 에칭하고 산화막 1000 Å(250)과 게이트 금속(50)을 3000Å 증착하고 오옴익 접촉을 개선하기 위해 도펀트를 1015cm-2정도 도핑(310)한 후, 도 7e에서는 보호막(410)을 증착하고, 소오스/드레인 그리고 게이트(500)의 금속패턴을 형성한다. 7 shows a process flow diagram of a gate overlap structure as another embodiment of the present invention. FIG. 7A shows that an oxide film is formed on the substrate as the buffer layer 20 by 3000 microns, and then the amorphous silicon 30 and the nitride film 40 are formed by 500 microseconds and 2500 microseconds, respectively. Figure 7b is a surface density of 1012 to 1014cm-2 of the nickel metal is deposited, followed by furnace, rapid heat treatment, heat treatment using UV or laser irradiation. In FIG. 7C, a dopant of about 1011 to 1013 cm −2 is doped 305 to reduce leakage current caused by a strong electric field applied to a drain region in a coplanar thin film transistor. At this time, the cover layer used for crystallization is used as the ion stopper 430 as it is. FIG. 7D illustrates etching the capping layer 40 to deposit the gate insulating film, depositing 1000 250250 of oxide film and 3000 Å of gate metal 50, and doping the dopant by about 1015 cm −2 to improve ohmic contact. Next, in FIG. 7E, the passivation layer 410 is deposited, and the metal pattern of the source / drain and the gate 500 is formed.
비정질실리콘과 금속 사이에 덮개층을 두어 금속을 확산시켜 비정질 실리콘 박막을 금속 유도 결정화하는 방법으로 종래 금속이 비정질실리콘과 직접 접촉하는 문제에 의해 발생 가능한 금속오염문제를 현저히 감소시킬 수 있게 해준다. 본 발명은 덮개층으로 사용된 질화막을 추가 공정없이 그대로 박막트랜지스터 공정에 이용할 수 있는 방법을 제공한다. 대표적인 예로, 이온 스토퍼 (ion stopper), 에치 스토퍼 (etch stopper), 게이트 절연막 혹은 보호막 (passivation 층)으로 사용함으로써 공정수을 줄일 수 있다는 잇점을 갖는다. A method of dispersing a metal by placing a cover layer between the amorphous silicon and the metal to metal-induced crystallization of the amorphous silicon thin film can significantly reduce the metal contamination problem caused by the problem of conventional metal contacting the amorphous silicon directly. The present invention provides a method in which a nitride film used as a cover layer can be used in a thin film transistor process without further processing. As a representative example, the number of processes can be reduced by using an ion stopper, an etch stopper, a gate insulating film, or a passivation layer.
또한, 덮개층을 비정질실리콘 상에 형성시킴으로서 비정질실리콘 박막표면의 오염이나 산화를 방지할 수 있다.In addition, by forming the cover layer on the amorphous silicon, it is possible to prevent contamination or oxidation of the surface of the amorphous silicon thin film.
더욱이 본 발명에 의한 대표적인 실시예로, 기존의 비정질 실리콘 박막트랜지스터의 구조와 동일한 역스테거드형의 다결정 실리콘박막 트랜지스터를 얻을 수 있기 때문에 우수한 소자 특성뿐만 아니라, 저 가격으로 다결정 실리콘 박막 트랜지스터 제작이 가능하다는 잇점을 갖는다. In addition, as a representative embodiment of the present invention, since the same polycrystalline silicon thin film transistor having the same inverted staggered structure as that of the conventional amorphous silicon thin film transistor can be obtained, not only excellent device characteristics but also low cost polycrystalline silicon thin film transistor can be manufactured. Has the advantage.
도 1은 본 발명에 따른 비정질 실리콘 박막의 금속유도 결정화 방법으로 결정화된 다결정 실리콘 박막의 광학사진.1 is an optical photograph of a polycrystalline silicon thin film crystallized by a metal induced crystallization method of an amorphous silicon thin film according to the present invention.
도 2는 본 발명의 실시 예에 따른 덮개층으로 사용된 질화막의 열처리 전?후의 전류-전압특성2 is a current-voltage characteristic before and after heat treatment of a nitride film used as a cover layer according to an embodiment of the present invention
도 3은 본 발명의 실시 예에 따른 비정질 실리콘의 금속유도결정화 방법에 있어 덮개층의 유?무에 따른 표면의 산화정도를 나타낸 이차이온질량분석 결과.3 is a secondary ion mass spectrometry showing the degree of oxidation of the surface with or without the cover layer in the method of metal-induced crystallization of amorphous silicon according to an embodiment of the present invention.
도 4은 본 발명의 실시 예에 따른 비정질실리콘의 금속유도 결정화방법을 이용한 에치 스토퍼 (etch stopper)형의 다결정 실리콘 박막 트랜지스터의 단면 구조.4 is a cross-sectional structure of an etch stopper type polycrystalline silicon thin film transistor using a method of inducing crystallization of amorphous silicon according to an embodiment of the present invention.
도 5은 본 발명의 실시 예에 따른 비정질실리콘의 금속유도 결정화방법을 이용한 이온 스토퍼 (ion stopper)형의 다결정 실리콘 박막 트랜지스터의 단면 구조.5 is a cross-sectional structure of an ion stopper type polycrystalline silicon thin film transistor using a metal induced crystallization method of amorphous silicon according to an embodiment of the present invention.
도 6은 본 발명의 실시 예에 따른 비정질실리콘의 금속유도 결정화방법을 이용한 게이트 오버랩 (gate overlap) 구조 박막 트랜지스터구조형의 다결정 실리콘 박막 트랜지스터의 단면 구조.FIG. 6 is a cross-sectional structure of a polycrystalline silicon thin film transistor having a gate overlap structure thin film transistor structure type using a metal induced crystallization method of amorphous silicon according to an embodiment of the present invention. FIG.
도 7은 본 발명의 실시 예에 따른 비정질실리콘의 금속유도 결정화방법을 이용한 이중 게이트 구조 박막 트랜지스터구조형의 다결정 실리콘 박막 트랜지스터의 단면 구조.7 is a cross-sectional structure of a polycrystalline silicon thin film transistor of a double gate structure thin film transistor structure type using a metal induced crystallization method of amorphous silicon according to an embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10 : 절연기판 20 : 완충층10: insulating substrate 20: buffer layer
250 : 게이트 절연막 30 : 비정질실리콘250: gate insulating film 30: amorphous silicon
45 : 금속 유도 결정화용 금속45: metal for metal induction crystallization
305 : n- 혹은 p- 도핑영역 305: n- or p- doped region
310 : n+ 혹은 p+ 도핑영역 310: n + or p + doped region
320 : 그레인 340 : 그레인 경계320: grain 340: grain boundary
350 : 다결정 실리콘 박막 40 : 덮개층350 polycrystalline silicon thin film 40 cover layer
410 : 보호막 (passivation layer) 420 : 에칭 스토퍼410: passivation layer 420: etching stopper
430 : 이온 스토퍼430 Ion Stopper
50 : 게이트 금속 500 : 소오스/드레인 금속50: gate metal 500: source / drain metal
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