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KR100522179B1 - 임피던스 교정기능을 갖는 반도체 장치 - Google Patents

임피던스 교정기능을 갖는 반도체 장치 Download PDF

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KR100522179B1
KR100522179B1 KR10-2003-0012051A KR20030012051A KR100522179B1 KR 100522179 B1 KR100522179 B1 KR 100522179B1 KR 20030012051 A KR20030012051 A KR 20030012051A KR 100522179 B1 KR100522179 B1 KR 100522179B1
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circuit
impedance
terminal
control signals
impedance control
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KR10-2003-0012051A
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KR20040076715A (ko
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김양균
백승범
신영호
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주식회사 애트랩
정보통신연구진흥원
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Abstract

본 발명은 임피던스 교정기능을 갖는 반도체 장치에 관한 것으로, 복수의 임피던스 제어신호를 수신하고 기준전압을 발생시키는 기준회로, 차동입력 신호쌍과 복수의 임피던스 제어신호를 수신하고 차동출력 신호쌍을 외부 케이블에 출력하는 송신 구동회로, 및 차동출력 신호쌍의 차신호와 기준전압을 수신하고 복수의 임피던스 제어신호를 발생시키는 임피던스 제어신호 발생회로를 구비한다.
본 발명에 따른 반도체 장치에 의하면, 반도체 제조공정의 공정변수의 변화에 따라 반도체 장치 내에 있는 저항 값이 변화하더라도, 외부 케이블의 임피던스에 맞게 반도체 장치 내부의 부하 임피던스를 교정할 수 있다.

Description

임피던스 교정기능을 갖는 반도체 장치{SEMICONDUCTOR DEVICE WITH IMPEDANCE CALIBRATION FUNCTION}
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 제조공정의 공정변수의 변화에 따라 반도체 장치 내에 있는 저항 값이 변화하더라도, 외부 케이블(CABLE)의 임피던스에 맞게 반도체 장치 내부의 부하 임피던스를 교정할 수 있는 반도체 장치에 관한 것이다.
근래에 기존의 병렬 데이터 전송방식의 전송용량의 한계를 극복하기 위하여 직렬 데이터 전송방식이 새롭게 도입되고 있다. 일반적으로, 직렬 데이터 전송방식은 차동신호 구조를 채용하여 각종 노이즈(noise)에 대한 면역(immunity)을 증가시키고 전송속도를 증가시키기 위하여 낮은 레벨의 신호를 사용하고 있다. LVDS(Low Voltage Differential Signal) 시스템은 성공적으로 시장에 도입되어 있는 상태이며, 이외에도 Serial-ATA 등 직렬 데이터 인터페이스(Serial Data Interface)를 도입하려는 움직임이 다방면에서 나타나고 있다.
이와 같은 직렬 데이터 인터페이스를 이용하는 경우, 송신단과 수신단의 임피던스 교정(Impedance Calibration)은 매우 중요한 문제로 된다. 임피던스 매칭(Impedance Matching)이 되지 않는 경우에는, 송수신 신호의 레벨의 변화가 일어나고 반사파에 의한 송수신 신호의 왜곡이 발생하며, 데이터 전송의 BER(Bit Error Rate)은 증가한다.
직렬 데이터 전송방식의 하나인 Serial-ATA 의 사양(specification)에 의하면, 송신 구동회로(Transmission Driving Circuit)의 출력 임피던스는 차동(differential) 100 Ω(허용오차 15 Ω)으로 규정되어 있고, 송신 구동회로에 연결되는 케이블의 임피던스는 각각 50 Ω이고 차동 100 Ω으로 규정되어 있다. 송신 구동회로의 출력 임피던스를 결정하는 송신 구동회로의 부하저항은 반도체 IC(Integrated Circuit) 내부에 집적(integration)된 폴리(poly)저항이나 확산(diffusion)저항을 사용하여 설계한다. 그런데, 이 저항들은 일반적으로 공정변수에 의한 산포를 가지므로, 상기 사양을 만족시키기 위해서는 별도의 조정수단이 필요하다.
본 발명의 목적은 반도체 제조공정의 공정변수의 변화에 따라 반도체 장치 내에 있는 저항 값이 변화하더라도, 외부 케이블의 임피던스에 맞게 반도체 장치 내부의 부하 임피던스를 교정할 수 있는 반도체 장치를 제공하는 것이다.
본 발명에 따른 반도체 장치는 복수의 임피던스 제어신호를 수신하고 기준전압을 발생시키는 기준회로, 차동입력 신호쌍과 상기 복수의 임피던스 제어신호를 수신하고 차동출력 신호쌍을 외부 케이블에 출력하는 송신 구동회로, 및 상기 차동출력 신호쌍의 차신호와 상기 기준전압을 수신하고 상기 복수의 임피던스 제어신호를 발생시키는 임피던스 제어신호 발생회로를 구비한다.
상기 기준회로는 바이어스 전압이 인가되는 게이트 단자와 상기 기준전압이 출력되는 드레인 단자를 갖는 PMOS 트랜지스터, 전원전압과 상기 PMOS 트랜지스터의 소스 단자 사이에 연결되어 있고 전류를 공급하는 전류원, 및 상기 PMOS 트랜지스터의 드레인 단자와 접지 사이에 연결되고 상기 복수의 임피던스 제어신호를 수신하여 저항 값을 변화시키는 가변 임피던스 회로를 구비하는 것을 특징으로 한다.
상기 송신 구동회로는 상기 제 1 차동 입력신호가 인가되는 게이트 단자와 제 1 차동 출력신호가 출력되는 드레인 단자를 갖는 제 1 PMOS 트랜지스터, 전원전압과 상기 제 1 PMOS 트랜지스터의 소스 단자 사이에 연결되어 있고 전류를 공급하는 전류원, 상기 제 1 PMOS 트랜지스터의 소스 단자에 연결된 소스 단자와 제 2 차동 입력신호가 인가되는 게이트 단자와 제 2 차동 출력신호가 출력되는 드레인 단자를 갖는 제 2 PMOS 트랜지스터, 상기 제 1 PMOS 트랜지스터의 드레인 단자와 접지 사이에 연결되고 상기 복수의 임피던스 제어신호를 수신하여 저항 값을 변화시키는 제 1 가변 임피던스 회로, 및 상기 제 2 PMOS 트랜지스터의 드레인 단자와 접지 사이에 연결되고 상기 복수의 임피던스 제어신호를 수신하여 저항 값을 변화시키는 제 2 가변 임피던스 회로를 구비하고, 상기 제 1 가변 임피던스 회로와 상기 제 2 가변 임피던스 회로는 동일한 임피던스 값을 나타내는 것을 특징으로 한다.
상기 가변 임피던스 회로는 상기 PMOS 트랜지스터의 드레인 단자에 연결된 일측단을 갖는 복수의 저항들, 및 상기 복수의 저항들 각각의 타측단자와 접지 사이에 연결되고 상기 복수의 임피던스 제어신호 중 어느 하나가 인가되는 게이트 단자를 갖는 복수의 NMOS 트랜지스터들을 구비하는 것을 특징으로 한다.
상기 복수의 저항들은 상기 복수의 임피던스 제어신호가 N 비트이고 가장 작은 저항 값을 갖는 저항이 R일 때 R에서 2(N-1)R 범위의 값을 갖는 것을 특징으로 한다.
상기 임피던스 제어신호 발생회로는 상기 차동출력 신호쌍의 차신호와 상기 기준전압을 수신하고 두 신호를 비교하여 그 결과를 출력하는 비교회로, 및 상기 비교회로의 출력신호를 수신하여 상기 복수의 임피던스 제어신호를 출력하는 카운터를 구비하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 일실시예에 따른 임피던스 교정기능을 갖는 반도체 장치를 나타내는 도면으로서, 6 개의 임피던스 제어신호들(CO1 ~ CO6)을 갖는 경우에 대해 도시되어 있다. 도 1의 반도체 장치는 바이어스 전압(VB)과 임피던스 제어신호들(CO1 ~ CO6)을 수신하고 기준전압(VREF)을 발생시키는 기준회로(110), 차동입력 신호쌍(VP, VN)과 임피던스 제어신호들(CO1 ~ CO6)을 수신하고 반도체 장치(100)의 차동출력 신호쌍(VOA, VOB)을 외부 케이블(200)에 출력하는 송신 구동회로(Transmission Driving Circuit)(120), 및 기준전압(VREF)과 반도체 장치(100)의 차동출력 신호쌍(VOA, VOB)을 수신하고 이에 응답하여 차동출력 신호쌍의 차신호(VD = abs(VOA - VOB))를 획득하고, 획득한 차신호(VD)와 기준전압(VREF)을 이용하여 복수개의 임피던스 제어신호들(CO1 ~ CO6)을 발생시키는 임피던스 제어신호 발생회로(130)를 구비한다.
도 2는 도 1의 회로에 대한 타이밍 다이어그램이다.
이하, 도 1에 도시된 본 발명의 일실시예에 따른 반도체 장치의 동작에 대해 설명한다.
송신 구동회로(120)는 저 임피던스 부하(low-impedance load)를 구동하여 반도체 장치(100)의 외부로 출력시키는 기능을 한다. 도 2에 도시된 바와 같이, 송신 구동회로(120)의 차동입력 신호쌍(VP, VN)을 이루는 두 신호는 서로 위상이 반대인 신호이며, 차동출력 신호쌍(VOA, VOB)을 이루는 두 신호는 서로 위상이 반대인 신호이다. 반도체 장치(100)의 차동출력 신호쌍(VOA, VOB)은 외부 케이블(210, 220)을 통해서 시스템 내의 다른 반도체 장치에 전송된다. 기준회로(110)는 반도체 장치(100) 내부의 부하 임피던스와 외부 케이블의 임피던스를 비교하는 데 사용되는 기준전압(VREF)을 발생시키는 기능을 한다. 임피던스 제어신호 발생회로(130)는 기준회로(110)와 송신 구동회로(120)의 부하저항의 저항 값을 조절하는 임피던스 제어신호들(CO1 ~ CO6)을 발생시키는 기능을 한다. 기준회로(110)와 송신 구동회로(120)의 내부에는 동일한 구조를 갖는 가변 임피던스 회로가 존재한다. 기준회로(110)의 부하 임피던스와 송신 구동회로(120)의 부하 임피던스는 외부 케이블(200)의 임피던스와 임피던스 매칭이 되도록 설계된다. 그런데, 반도체 제조공정의 공정변수의 변화에 의해 기준회로(110)의 부하 임피던스와 송신 구동회로(120)의 부하 임피던스가 외부 케이블(200)의 임피던스와 매칭이 안될 수 있다. 이 때, 임피던스 제어신호 발생회로(130)에 의해 발생된 임피던스 제어신호들(CO1 ~ CO6)이 기준회로(110)와 송신 구동회로(120)의 내부에 있는 가변 임피던스 회로(미도시)를 제어하여 외부 케이블(200)의 임피던스와 매칭이 되도록 한다.
도 3은 도 1에 도시된 반도체 장치에서 기준회로 부분을 구체적으로 나타낸 도면이다. 도 3의 기준회로(110)는 바이어스 전압(VB)이 인가되는 게이트 단자와 기준전압(VREF)이 출력되는 드레인 단자를 갖는 PMOS 트랜지스터(MP1), 전원전압(VDD)과 PMOS 트랜지스터(MP1)의 소스 단자 사이에 연결되어 있고 전류를 공급하는 전류원(IB1), 및 PMOS 트랜지스터(MP1)의 드레인 단자와 접지(GND) 사이에 연결되고 임피던스 제어신호들(CO1 ~ CO6)을 수신하여 저항 값을 변화시키는 가변 임피던스 회로(111)를 구비한다.
가변 임피던스 회로(111)는 PMOS 트랜지스터(MP1)의 드레인 단자에 연결된 일측 단자를 갖는 복수의 저항들(R1 내지 R6), 복수의 저항들(R1 내지 R6) 각각의 타측 단자와 접지(GND) 사이에 연결되고 임피던스 제어신호들(CO1 ~ CO6) 중 어느 하나가 인가되는 게이트 단자를 갖는 복수의 NMOS 트랜지스터들(MN1 ~ MN6)을 구비한다.
이하, 도 3에 도시된 반도체 장치 내부에 있는 기준회로의 동작에 대해 설명한다.
기준전압(VREF)은 가변 임피던스 회로(111)의 임피던스의 크기에 따라 변화된다. 가변 임피던스 회로(111)의 임피던스는 NMOS 트랜지스터들(MN1 ~ MN6)의 상태(온 또는 오프)에 따라 다른 값을 갖게 된다. NMOS 트랜지스터들(MN1 ~ MN6)의 게이트 단자에는 임피던스 제어신호들(CO1 ~ CO6) 중 어느 하나의 신호가 인가된다. 인가되는 신호가 "하이" 이면 해당 NMOS 트랜지스터는 온되고 여기에 직렬 연결된 저항들(R1 ~ R6)은 저항으로서의 기능을 한다. 저항들(R1 ~ R6)은 웨이팅(waiting)이 되어 있어서 서로 다른 값을 갖는다. 본 발명의 실시예에서는 R1 = R, R2 = 2R, R3 = 4R, R4 = 8R, R5 = 16R, R6 = 32R로 웨이팅을 하였다. NMOS 트랜지스터들(MN1 ~ MN6) 중 온되는 트랜지스터가 많을수록 가변 임피던스 회로(111)의 임피던스는 작아지고, 오프되는 트랜지스터가 많을수록 가변 임피던스 회로(111)의 임피던스는 커진다.
도 4는 도 1에 도시된 반도체 장치에서 송신 구동회로(Transmission Driving Circuit) 부분을 구체적으로 나타낸 도면이다. 도 4의 송신 구동회로(120)는 제 1 입력신호(VP)가 인가되는 게이트 단자와 제 1 출력신호(VOA)가 출력되는 드레인 단자를 갖는 PMOS 트랜지스터(MP2), 전원전압(VDD)과 PMOS 트랜지스터(MP2)의 소스 단자 사이에 연결되어 있고 전류를 공급하는 전류원(IB2), PMOS 트랜지스터(MP2)의 소스 단자에 연결된 소스 단자와 제 2 입력신호(VN)가 인가되는 게이트 단자와 제 2 출력신호(VOB)가 출력되는 드레인 단자를 갖는 PMOS 트랜지스터(MP3), PMOS 트랜지스터(MP2)의 드레인 단자와 접지(GND) 사이에 연결되고 임피던스 제어신호들(CO1 ~ CO6)을 수신하여 저항 값을 변화시키는 가변 임피던스 회로(121), 및 PMOS 트랜지스터(MP3)의 드레인 단자와 접지(GND) 사이에 연결되고 임피던스 제어신호들(CO1 ~ CO6)을 수신하여 저항 값을 변화시키는 가변 임피던스 회로(122)를 구비한다.
가변 임피던스 회로(121)는 PMOS 트랜지스터(MP2)의 드레인 단자에 연결된 일측단을 갖는 복수의 저항들(R7 내지 R12), 복수의 저항들(R7 내지 R12) 각각의 타측단자와 접지(GND) 사이에 연결되고 임피던스 제어신호(CO1 ~ CO6) 중 어느 하나가 인가되는 게이트 단자를 갖는 복수의 NMOS 트랜지스터들(MN7 ~ MN12)을 구비한다.
가변 임피던스 회로(122)는 PMOS 트랜지스터(MP3)의 드레인 단자에 연결된 일측단을 갖는 복수의 저항들(R13 내지 R18), 복수의 저항들(R13 내지 R18) 각각의 타측단자와 접지(GND) 사이에 연결되고 임피던스 제어신호(CO1 ~ CO6) 중 어느 하나가 인가되는 게이트 단자를 갖는 복수의 NMOS 트랜지스터들(MN13 ~ MN18)을 구비한다.
이하, 도 4에 도시된 본 발명에 따른 송신 구동회로(120)의 동작에 대해 설명한다.
송신 구동회로(120)의 내부에 있는 가변 임피던스 회로(121)와 가변 임피던스 회로(122)는 임피던스 제어신호(CO1 ~ CO6)에 의해 제어되며, 동일한 순간에 동일한 임피던스를 갖도록 설계한다. 또한, 이들 가변 임피던스 회로는 도 3에 도시된 기준회로(110) 내부에 있는 가변 임피던스 회로(111)와도 동일한 임피던스를 갖도록 설계한다. 가변 임피던스 회로(121)의 임피던스는 NMOS 트랜지스터들(MN7 ~ MN12)의 상태(온 또는 오프)에 따라 다른 값을 갖게 된다. NMOS 트랜지스터들(MN7 ~ MN12)의 게이트 단자에는 임피던스 제어신호들(CO1 ~ CO6) 중 어느 하나의 신호가 인가된다. 인가되는 신호가 "하이" 이면 해당 NMOS 트랜지스터는 온되고 여기에 직렬 연결된 저항들(R7 ~ R12)은 저항으로서의 기능을 한다. 저항들(R7 ~ R12)은 웨이팅(waiting)이 되어 있어서 서로 다른 값을 갖는다. 본 발명의 실시예에서는 R7 = R, R8 = 2R, R9 = 4R, R10 = 8R, R11 = 16R, R12 = 32R로 웨이팅을 하였다. NMOS 트랜지스터들(MN7 ~ MN12) 중 온되는 트랜지스터가 많을수록 가변 임피던스 회로(121)의 임피던스는 작아지고, 오프되는 트랜지스터가 많을수록 가변 임피던스 회로(121)의 임피던스는 커진다. 가변 임피던스 회로(122)는 가변 임피던스 회로(121)와 같은 방식으로 동작한다.
도 5는 도 1에 도시된 반도체 장치에서 임피던스 제어신호 발생회로 부분을 구체적으로 나타낸 도면이다. 도 5의 임피던스 제어신호 발생회로(130)는 반도체 장치(100)의 차동출력 신호쌍(VOA와 VOB)을 수신하고 이에 응답하여 차동출력 신호쌍의 차신호를 획득하고(미도시), 획득한 차신호(VD)와 기준전압(VREF)을 수신하고 두 신호를 비교하여 그 결과를 출력하는 비교회로(131), 및 비교회로(131)의 출력신호(COMO)를 수신하여 6 비트의 디지털 신호(CO1 ~ CO6)를 출력하는 카운터(132)를 구비한다.
이하, 도 1 내지 도 5를 참조하여 본 발명의 일실시예에 따른 임피던스 교정기능을 갖는 반도체 장치의 전체적인 동작에 대해 설명한다.
초기에, 반도체 장치 내부의 부하 임피던스(Z)는 50 Ω으로 설정된다. 부하 임피던스(Z)는 도 3과 도 4에서 가변 임피던스 회로들(111, 121, 122)이 나타내는 임피던스이다. 송신 구동회로(120)의 입력신호(VP)는 "로우" 상태, 입력신호(VN)는 "하이" 상태이고, 전류원(IB2)에 의해 송신 구동회로(120)에 공급되는 전류는 전류원(IB1)에 의해 기준회로(110)에 공급되는 전류의 2배로 설정한다. 송신 구동회로(120)에 공급되는 전류를 I라 하면, 기준회로(110)에 공급되는 전류는 I/2가 된다. 이 조건에서, 기준전압(VREF)은 VREF = (I×Z)/2가 되고, 입력신호(VP)가 "로우" 상태이므로 출력신호(VOA)는 0이 된다. 입력신호(VN)는 "하이" 상태이고 부하 임피던스(Z)와 50Ω인 외부 케이블의 임피던스가 병렬로 연결된 상태이므로 출력신호(VOB)는 VOB = I×(Z // 50Ω) 와 같이 된다. 도 2에 도시된 바와 같이, 임의의 시점(T0)에서 입력신호(VP)가 "하이" 상태, 입력신호(VN)가 "로우" 상태로 천이(transition)가 일어난다면, 출력신호(VOB)는 0으로 되고 출력신호(VOA)는 VOA = I×(Z // 50Ω) 와 같이 바뀐다. 임의의 시점(T0)에서 입력신호(VP 또는 VN)가 천이하고 출력신호(VOA 또는 VOB)가 외부 케이블을 통해 송신된 후 반사파가 되돌아오기 전의 임의의 시점(T1)에서 비교회로(131)는 차동출력 신호쌍(VOA, VOB)의 차신호(VD)(VD = VOA - VOB)를 래치(latch)한다. 도 2에서 출력신호의 레벨은 VD이고, 기준시점(T0)에서 출력신호의 레벨 래치를 행하는 시점(T1)까지의 지연시간은 TD이다. 반사파가 되돌아오기 전에 출력레벨을 래치하는 이유는, 임피던스 매칭이 이루어지지 않은 상태에서 반사파가 되돌아오면 파형의 왜곡이 발생하여 출력신호의 정확한 레벨을 검출할 수 없기 때문이다. 비교회로(131)는 상술한 바와 같이 래치한 출력신호 레벨(VD)과 기준회로(110)에 의해 발생된 기준전압(VREF)을 서로 비교한다. 반도체 장치(100) 내부의 부하 임피던스(Z)가 원래 설정한 바와 같이 50Ω이라면 차신호(VD)는 VD = VOA - VOB = I×(Z // 50Ω) = I×25Ω = (I×Z)/2 = VREF 가 되어 더 이상의 비교를 진행할 필요가 없게 된다. 반도체 장치(100) 내부의 부하 임피던스(Z)가 50Ω보다 크다면, 부하 임피던스(Z)와 50Ω인 외부 케이블의 임피던스와의 병렬 임피던스는 처음의 부하 임피던스(Z)의 절반보다 작으므로 VREF = (I×Z)/2 > I×(Z // 50Ω) = VD가 된다. 이 때, 비교회로(131)는 부하 임피던스(Z)의 크기를 감소시키라는 출력신호(COMO)를 카운터(132)에 보낸다. 반대로, 반도체 장치(100) 내부의 부하 임피던스(Z)가 50Ω보다 작다면, 부하 임피던스(Z)와 50Ω인 외부 케이블의 임피던스와의 병렬 임피던스는 처음의 부하 임피던스(Z)의 절반보다 크게 되므로 VREF = (I×Z)/2 < I×(Z // 50Ω) = VD가 된다. 이 때, 비교회로(131)는 부하 임피던스(Z)의 크기를 증가시키라는 출력신호(COMO)를 카운터(132)에 보낸다.
예를 들어, 반도체 장치(100) 내부의 부하 임피던스(Z)가 50Ω보다 작을 때, 임피던스 제어신호 발생회로(130)의 출력인 임피던스 제어신호(CO1 ~ CO6)의 CO1을 최상위 비트라 하고 CO6을 최하위 비트라 하면, 임피던스 제어신호(CO1 ~ CO6)의 상태는 CO1, CO2, CO3, CO4, CO5, CO6의 순서로 (1, 0, 0, 0, 0, 0)에서 (0, 1, 1, 1, 1, 1)로 바뀐다. 기준회로(110) 내부에 있는 가변 임피던스 회로(111)는 임피던스 제어신호(CO1 ~ CO6)의 상태가 (1, 0, 0, 0, 0, 0)일 때는 NMOS 트랜지스터(MN1)만 온 상태이고 나머지 NMOS 트랜지스터들(MN2 ~ MN6)은 오프 상태이어서 저항(R1)만 부하 임피던스(Z)에 기여한다. 즉, Z = R이 된다. 임피던스 제어신호(CO1 ~ CO6)의 상태가 (0, 1, 1, 1, 1, 1)로 바뀌면 NMOS 트랜지스터(MN1)만 오프 상태가 되고 나머지 NMOS 트랜지스터들(MN2 ~ MN6)은 온 상태가 된다. 이 때는 병렬 연결된 저항(R2 ~ R6)만 부하 임피던스로서 기능을 한다. 즉, 임피던스 제어신호(CO1 ~ CO6)의 상태가 (1, 0, 0, 0, 0, 0)에서 (0, 1, 1, 1, 1, 1)로 바뀌면, 가변 임피던스 회로(111)에 의해 나타나는 부하 임피던스(Z)는 Z = R2//R3//R4//R5//R6 = 2R//4R//8R//16R//32R이 되어 상태가 바뀌기 전의 임피던스인 R 보다 증가한다. 송신 구동회로(120)의 내부에 있는 가변 임피던스 회로(121)와 가변 임피던스 회로(122)도 상기 기준회로(110) 내부에 있는 가변 임피던스 회로(111)와 동일하게 동작하여 부하 임피던스(Z)를 변화시킨다.
상기에서는 가변 임피던스 회로(도 3의 111, 도 4의 121, 122) 내부에 저항과 NMOS 트랜지스터가 직렬로 연결된 6개의 저항-트랜지스터 쌍으로 구성되고 6 비트의 임피던스 제어신호에 의해 제어되는 경우에 대해 기술하였지만, 미세한 조정이 필요한 경우에는 저항-트랜지스터 쌍의 수를 증가시키고 임피던스 제어신호의 비트 수도 증가시키면 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 장치에 의하면, 반도체 제조공정의 공정변수의 변화에 따라 반도체 장치 내에 있는 저항 값이 변화하더라도, 외부 케이블의 임피던스에 맞게 반도체 장치 내부의 부하 임피던스를 교정할 수 있다.
도 1은 본 발명의 일실시예에 따른 임피던스 교정기능을 갖는 반도체 장치를 나타내는 도면이다.
도 2는 도 1의 회로에 대한 타이밍 다이어그램이다.
도 3은 도 1에 도시된 반도체 장치에서 기준회로 부분을 구체적으로 나타낸 도면이다.
도 4는 도 1에 도시된 반도체 장치에서 송신 구동회로(Transmission Driving Circuit) 부분을 구체적으로 나타낸 도면이다.
도 5는 도 1에 도시된 반도체 장치에서 임피던스 제어신호 발생회로 부분을 구체적으로 나타낸 도면이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 장치
110 : 기준회로
111, 121, 122 : 가변 임피던스 회로
130 : 임피던스 제어신호 발생회로
131 : 비교회로
132 : 카운터
200 : 외부 케이블

Claims (11)

  1. 복수의 임피던스 제어신호 및 바이어스 전압을 수신하고 기준전압을 발생시키는 기준회로;
    차동입력 신호쌍과 상기 임피던스 제어신호를 수신하고 차동출력 신호쌍을 외부 케이블에 출력하는 송신 구동회로; 및
    상기 기준전압과 상기 차동출력 신호쌍을 수신하고 이에 응답하여 상기 차동출력 신호쌍의 차신호를 획득하고, 획득한 상기 차신호와 상기 기준전압을 이용하여 상기 복수개의 임피던스 제어신호를 발생시키는 임피던스 제어신호 발생회로를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서, 상기 기준회로는
    바이어스 전압이 인가되는 게이트 단자와 상기 기준전압이 출력되는 드레인 단자를 갖는 PMOS 트랜지스터;
    전원전압과 상기 PMOS 트랜지스터의 소스 단자 사이에 연결되어 있고 전류를 공급하는 전류원; 및
    상기 PMOS 트랜지스터의 드레인 단자와 접지 사이에 연결되고 상기 복수의 임피던스 제어신호를 수신하여 저항 값을 변화시키는 가변 임피던스 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제 2항에 있어서, 상기 가변 임피던스 회로는
    상기 PMOS 트랜지스터의 드레인 단자에 연결된 일측 단자를 갖는 복수의 저항들; 및
    상기 복수의 저항들 각각의 타측 단자와 접지 사이에 연결되고 상기 복수의 임피던스 제어신호 중 어느 하나가 인가되는 게이트 단자를 갖는 복수의 NMOS 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 장치.
  4. 삭제
  5. 제 3항에 있어서, 상기 복수의 저항들은
    상기 복수의 임피던스 제어신호가 N비트일 때 소정의 저항값에 2의 k승(k는 0부터 N-1까지의 정수)을 곱하여 얻어지는 N개의 서로 다른 저항값을 가지는 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서, 상기 송신 구동회로는
    상기 제 1 차동 입력신호가 인가되는 게이트 단자와 제 1 차동 출력신호가 출력되는 드레인 단자를 갖는 제 1 PMOS 트랜지스터;
    전원전압과 상기 제 1 PMOS 트랜지스터의 소스 단자 사이에 연결되어 있고 전류를 공급하는 전류원;
    상기 제 1 PMOS 트랜지스터의 소스 단자에 연결된 소스 단자와 제 2 차동 입력신호가 인가되는 게이트 단자와 제 2 차동 출력신호가 출력되는 드레인 단자를 갖는 제 2 PMOS 트랜지스터;
    상기 제 1 PMOS 트랜지스터의 드레인 단자와 접지 사이에 연결되고 상기 복수의 임피던스 제어신호를 수신하여 저항 값을 변화시키는 제 1 가변 임피던스 회로; 및
    상기 제 2 PMOS 트랜지스터의 드레인 단자와 접지 사이에 연결되고 상기 복수의 임피던스 제어신호를 수신하여 저항 값을 변화시키는 제 2 가변 임피던스 회로를 구비하고,
    상기 제 1 가변 임피던스 회로와 상기 제 2 가변 임피던스 회로는 동일한 임피던스 값을 나타내는 것을 특징으로 하는 반도체 장치.
  7. 제 6항에 있어서, 상기 제 1 가변 임피던스 회로는
    상기 제 1 PMOS 트랜지스터의 드레인 단자에 연결된 일측 단자를 갖는 복수의 저항들; 및
    상기 복수의 저항들 각각의 타측 단자와 접지 사이에 연결되고 상기 복수의 임피던스 제어신호 중 어느 하나가 인가되는 게이트 단자를 갖는 복수의 NMOS 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제 6항에 있어서, 상기 제 2 가변 임피던스 회로는
    상기 제 2 PMOS 트랜지스터의 드레인 단자에 연결된 일측 단자를 갖는 복수의 저항들; 및
    상기 복수의 저항들 각각의 타측 단자와 접지 사이에 연결되고 상기 복수의 임피던스 제어신호 중 어느 하나가 인가되는 게이트 단자를 갖는 복수의 NMOS 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 장치.
  9. 삭제
  10. 제 7항 또는 제 8에 있어서, 상기 복수의 저항들은
    상기 복수의 임피던스 제어신호가 N비트일 때 소정의 저항값에 2의 k승(k는 0부터 N-1까지의 정수)을 곱하여 얻어지는 N개의 서로 다른 저항값을 가지는 것을 특징으로 하는 반도체 장치.
  11. 제 1항에 있어서, 상기 임피던스 제어신호 발생회로는
    상기 차동출력 신호쌍의 차신호와 상기 기준전압을 수신하고 두 신호를 비교하여 그 결과를 출력하는 비교회로; 및
    상기 비교회로의 출력신호를 수신하여 상기 복수의 임피던스 제어신호를 출력하는 카운터를 구비하는 것을 특징으로 하는 반도체 장치.
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