KR100521273B1 - Cmos thin film transistor and display device using the same - Google Patents
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Abstract
본 발명은 CMOS 박막 트랜지스터 및 이를 사용하는 디스플레이 디바이스에 관한 것으로, 액티브 채널 영역에 포함되는 폴리 실리콘의 프라이머리 결정립 경계의 수가 P형 박막 트랜지스터와 N형 박막 트랜지스터가 서로 다르며, 상기 N형 박막 트랜지스터에 포함되는 결정립 경계의 수가 상기 P형 박막 트랜지스터에 포함되는 결정립 경계의 수보다 최소한 1 이상 큰 것을 특징으로 하는 CMOS 박막 트랜지스터 및 이를 사용하는 디스플레이 디바이스를 제공함으로써 문턱 전압의 절대값 및 전류 이동도 등과 같은 전기적 특성을 향상시킨 CMOS 박막 트랜지스터 및 디스플레이 디바이스를 제공할 수 있다. The present invention relates to a CMOS thin film transistor and a display device using the same, wherein the number of primary grain boundaries of polysilicon included in the active channel region is different from that of the P-type thin film transistor and the N-type thin film transistor. By providing a CMOS thin film transistor and a display device using the same, the number of grain boundaries included is at least one greater than the number of grain boundaries included in the P-type thin film transistor, such as the absolute value of the threshold voltage and current mobility, etc. A CMOS thin film transistor and a display device having improved electrical characteristics can be provided.
Description
[산업상 이용분야][Industrial use]
본 발명은 CMOS 박막 트랜지스터 및 이를 사용하는 디스플레이 디바이스에 관한 것으로, 더욱 상세하게는 P형 박막 트랜지스터 및 N형 박막 트랜지스터의 문턱 전압의 절대값의 차이가 거의 없으며 전류 이동도가 높은 CMOS 박막 트랜지스터 및 이를 이용하는 디스플레이 디바이스에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CMOS thin film transistor and a display device using the same, and more particularly, a CMOS thin film transistor having a high current mobility and little difference in absolute values of threshold voltages of a P-type thin film transistor and an N-type thin film transistor. A display device is used.
[종래 기술] [Prior art]
일반적으로 CMOS 박막 트랜지스터(Complementary metal oxide semiconductor thin film transistor; CMOS TFT)를 사용하는 회로들은 액티브 매트릭스 액정 표시 소자(Active Matrix LCD), 유기 전계 발광 소자(EL) 및 이미지 센서 등을 구동하는데 사용된다. 그러나, 일반적으로 TFT의 문턱 전압의 절대값은 단결정 반도체를 사용하는 MOS 트랜지스터의 문턱 전압의 절대값보다 크다. 더욱이, N형 박막 트랜지스터의 문턱 전압의 절대값은 P형 박막 트랜지스터의 절대값과는 매우 다르다. 예를 들어, N형 박막 트랜지스터의 문턱 전압이 2V이면 P형 박막 트랜지스터에서는 -4V이다. In general, circuits using a CMOS metal thin film transistor (CMOS TFT) are used to drive an active matrix LCD, an organic EL device, an image sensor, and the like. However, in general, the absolute value of the threshold voltage of the TFT is larger than the absolute value of the threshold voltage of the MOS transistor using a single crystal semiconductor. Moreover, the absolute value of the threshold voltage of the N-type thin film transistor is very different from the absolute value of the P-type thin film transistor. For example, when the threshold voltage of the N-type thin film transistor is 2V, it is -4V in the P-type thin film transistor.
따라서, P형 박막 트랜지스터와 N형 박막 트랜지스터의 문턱 전압의 절대값이 매우 차이가 나는 것은 회로를 동작하는 데에는 바람직하지 않고, 특히, 구동 전압을 감소시키는 데에는 커다란 장벽으로 작용한다. 예를 들어, 일반적으로 문턱 전압의 절대값이 큰 P형 박막 트랜지스터는 낮은 구동 전압에서는 적절하게 동작하지 않는다. Therefore, it is not desirable to operate the circuit that the absolute value of the threshold voltage of the P-type thin film transistor and the N-type thin film transistor is very different, and in particular, it serves as a large barrier to reducing the driving voltage. For example, a P-type thin film transistor having a large absolute value of a threshold voltage generally does not operate properly at a low driving voltage.
즉, P형 박막 트랜지스터는 레지스터와 같은 수동 소자로서 단지 기능하며, 충분히 빨리 동작하지는 않는다. P형 박막 트랜지스터를 수동 소자처럼 작동시키기 위해서는 구동 전압이 충분히 높을 필요가 있다. That is, the P-type thin film transistor merely functions as a passive element such as a resistor and does not operate fast enough. To operate the P-type thin film transistor like a passive device, the driving voltage needs to be high enough.
특히, 게이트 전극이 일함수가 알루미늄과 같이 5 eV 이하인 물질로 이루어진 경우에는 게이트 전극과 진성(intrinsic) 실리콘 반도체 사이의 일함수의 차이가 -0.6 eV만큼 작아진다. 결과적으로, P형 박막 트랜지스터의 문턱 전압이 - 값으로 쉬프트되는 것과 같이 되고, N형 박막 트랜지스터의 문턱 전압은 0 V에 가깝게 된다. 그러므로, N형 박막 트랜지스터는 일반적으로 온-상태(on-state)인 것으로 된다. In particular, when the gate electrode is made of a material having a work function of 5 eV or less, such as aluminum, the difference in work function between the gate electrode and the intrinsic silicon semiconductor is reduced by -0.6 eV. As a result, the threshold voltage of the P-type thin film transistor is shifted to a negative value, and the threshold voltage of the N-type thin film transistor is close to 0V. Therefore, the N-type thin film transistor is generally made to be on-state.
위와 같은 상태에서, N형 박막 트랜지스터와 P형 박막 트랜지스터의 문턱 전압의 절대값은 거의 동일한 것이 바람직하다. 종래 단결정 반도체 집적 회로 기술의 경우, 문턱 전압은 1018 원자/㎤의 농도 이하인 매우 작은 농도에서 N 또는 P 타입 불순물 도핑을 사용하여 제어되어 왔다. 즉, 문턱 전압은 1015 내지 1018 원자/㎤의 농도의 불순물 도핑에 의하여 0.1 V 이하의 정밀도로 제어되어 왔다.In the above state, it is preferable that the absolute values of the threshold voltages of the N-type thin film transistor and the P-type thin film transistor are almost the same. In the conventional single crystal semiconductor integrated circuit technology, the threshold voltage is 10 18 It has been controlled using N or P type impurity doping at very small concentrations up to the concentration of atoms / cm 3. That is, the threshold voltage has been controlled with an accuracy of 0.1 V or less by impurity doping at a concentration of 10 15 to 10 18 atoms / cm 3.
그러나, 단결정 반도체가 아닌 반도체를 사용하는 경우, 불순물이 1018 원자/㎤ 또는 그 이하의 농도로 첨가될지라도 문전 전압의 쉬프트는 관측되지 않는다. 더욱이, 불순물의 농도가 1018 원자/㎤ 이상이면, 문턱 전압은 급속히 변화하고, 전도성은 p-타입 또는 n-타입이 된다. 이것은 다결정 실리콘이 많은 디펙트을 갖기 때문이다. 디펙트 농도가 1018 원자/㎤이므로 첨가된 불순물은 이러한 디펙트에 의해 트랩되고 활성화될 수 없다. 더욱이, 불순물의 농도가 디펙트의 농도보다 크며 과도한 불순물은 활성화되고 도전 타입을 n 또는 p 타입으로 변화된다.However, when using a semiconductor other than a single crystal semiconductor, no shift in the gate voltage is observed even if impurities are added at a concentration of 10 18 atoms / cm 3 or less. Moreover, when the concentration of the impurity is 10 18 atoms / cm 3 or more, the threshold voltage changes rapidly, and the conductivity becomes p-type or n-type. This is because polycrystalline silicon has many defects. Since the defect concentration is 10 18 atoms / cm 3, the added impurities cannot be trapped and activated by this defect. Moreover, the concentration of impurities is greater than the concentration of defects and excess impurities are activated and the conductivity type is changed to n or p type.
이러한 문제점을 해결하기 위하여, 미국 특허 번호 제6,492,268호, 6,124,603호 및 5,615,935호에서는 채널 길이를 달리 하여 P형 박막 트랜지스터의 채널 길이를 N형 박막 트랜지스터의 채널 길이보다 작게 제조한다. 그러나, 이 특허에서도 채널 길이를 달리 제조하여야 하기 때문에 제조 공정이 복잡하다는 문제점이 있다. In order to solve this problem, in US Patent Nos. 6,492,268, 6,124,603 and 5,615,935, the channel length of the P-type thin film transistor is made smaller than the channel length of the N-type thin film transistor by varying the channel length. However, this patent also has a problem in that the manufacturing process is complicated because the channel length must be manufactured differently.
본 발명은 위에서 설명한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 채널 길이를 동일하게 하면서 결정립의 수를 조절하여 P형 박막 트랜지스터와 N형 박막 트랜지스터의 문턱 전압의 절대값의 차이가 거의 없으며 전류 이동도가 높은 CMOS 박막 트랜지스터 및 이를 사용하는 디스플레이 디바이스를 제공하는 것이다. SUMMARY OF THE INVENTION The present invention has been made to solve the problems as described above, and an object of the present invention is to control the number of crystal grains while keeping the same channel length so that the difference between the absolute values of the threshold voltages of the P-type thin film transistor and the N-type thin film transistor. The present invention provides a CMOS thin film transistor having little current and high current mobility and a display device using the same.
본 발명은 상기한 목적을 달성하기 위하여, The present invention to achieve the above object,
액티브 채널 영역에 포함되는 폴리 실리콘의 프라이머리 결정립 경계의 수가 P형 박막 트랜지스터와 N형 박막 트랜지스터가 서로 다르며, 상기 N형 박막 트랜지스터에 포함되는 결정립 경계의 수가 상기 P형 박막 트랜지스터에 포함되는 프라이머리 결정립 경계의 수보다 최소한 1 이상 큰 것을 특징으로 하는 CMOS 박막 트랜지스터를 제공한다. The number of primary grain boundaries of the polysilicon included in the active channel region is different from the P-type thin film transistor and the N-type thin film transistor, and the number of the grain boundaries included in the N-type thin film transistor is included in the P-type thin film transistor. A CMOS thin film transistor is provided, which is at least one larger than the number of grain boundaries.
또한, 본 발명은 In addition, the present invention
상기 CMOS 박막 트랜지스터를 사용하는 액정 표시 소자 또는 유기 전계 발광 소자를 제공한다.A liquid crystal display device or an organic EL device using the CMOS thin film transistor is provided.
이하, 본 발명을 첨부한 도면을 참조하여 더욱 상세히 설명한다.Hereinafter, with reference to the accompanying drawings of the present invention will be described in more detail.
도 1a 내지 도 1g는 본 발명의 일실시예에 따른 CMOS 박막 트랜지스터를 제조하기 위한 공정을 순서적으로 나타내는 공정도이다. 1A to 1G are flowcharts sequentially illustrating a process for manufacturing a CMOS thin film transistor according to an exemplary embodiment of the present invention.
도 1a에서와 같이, N형 박막 트랜지스터 영역(10a)과 P형 박막 트랜지스터 영역(10b)을 구비한 기판(10) 상에 폴리 실리콘 막을 증착한 후, 제 1 마스크(도시하지 않음)를 기판(10) 상에 위치시켜 폴리 실리콘막을 식각하여 N형 박막 트랜지스터 영역(10a)과 P형 박막 트랜지스터 영역(10b)에 각각 폴리 실리콘 패턴(11a, 11b)을 형성한다. N형 박막 트랜지스터의 채널 영역과 P형 박막 트랜지스터의 채널 영역의 폭은 동일하게 형성한다. As shown in FIG. 1A, after depositing a polysilicon film on a substrate 10 having an N-type thin film transistor region 10a and a P-type thin film transistor region 10b, a first mask (not shown) is applied to the substrate (not shown). 10, the polysilicon film is etched to form polysilicon patterns 11a and 11b in the N-type thin film transistor region 10a and the P-type thin film transistor region 10b, respectively. The channel region of the N-type thin film transistor and the channel region of the P-type thin film transistor are formed to have the same width.
이때, 폴리 실리콘 패턴(11a, 11b)을 형성하는 경우, 결정립 경계의 수를 조정한다. 본 발명에서는 폴리 실리콘 패턴은 레이저를 사용하여 비정질 실리콘을 결정화시켜 폴리 실리콘막을 형성하며, 바람직하기로는 SLS(Sequential Laser Solidification)방법으로 형성한다. At this time, when the polysilicon patterns 11a and 11b are formed, the number of grain boundaries is adjusted. In the present invention, the polysilicon pattern is formed by crystallizing the amorphous silicon using a laser to form a polysilicon film, preferably by the SLS (Sequential Laser Solidification) method.
레이저를 사용하여 비정질 실리콘을 결정화시키는 경우 결정립 사이의 경계인 결정립 경계가 형성되며, 이러한 결정립 경계가 디바이스를 제작하는 경우 P형 박막 트랜지스터와 N형 박막 트랜지스터의 전류 이동도 및 문턱 전압에 영향을 미치게 된다. Crystallization of amorphous silicon using a laser forms grain boundaries, which are boundaries between grains, and these grain boundaries affect the current mobility and threshold voltages of P-type and N-type thin film transistors when devices are manufactured. .
즉, 상기 결정립 경계의 경우 전하 캐리어(electric charge carrier)에 대하여 트랩(trap)으로 작용하는 것으로 알려져 있다. 특히, 상기 폴리 실리콘이 SLS에 의하여 제조되는 경우 결정립 성장 방향과 거의 수직하게 형성되는 "프라이머리" 결정립 경계의 수는 TFT 특성에 직접 또는 간접적으로 치명적인 영향을 줄 수 있다. In other words, it is known that the grain boundary acts as a trap for an electric charge carrier. In particular, when the polysilicon is manufactured by SLS, the number of “primary” grain boundaries formed almost perpendicular to the grain growth direction can have a direct or indirect fatal effect on the TFT properties.
따라서, 본 발명에서는 P형 박막 트랜지스터의 액티브 채널 영역에 포함되는 "프라이머리" 결정립 경계와 N형 박막 트랜지스터의 액티브 채널 영역에 포함되는 "프라이머리" 결정립 경계의 수 조절함으로써 N형 박막 트랜지스터의 문턱 전압의 절대값과 P형 박막 트랜지스터의 문턱 전압의 절대값의 차이를 거의 없도록 하였다. Therefore, in the present invention, the threshold of the N-type thin film transistor is controlled by controlling the number of “primary” grain boundaries included in the active channel region of the P-type thin film transistor and the “primary” grain boundaries included in the active channel region of the N-type thin film transistor. There is almost no difference between the absolute value of the voltage and the absolute value of the threshold voltage of the P-type thin film transistor.
본 발명에서는 이와 같이, N형 박막 트랜지스터의 액티브 채널 영역에 포함되는 "프라이머리" 결정립 경계의 수가 P형 박막 트랜지스터의 액티브 채널 영역에 포함되는 "프라이머리" 결정립 경계의 수보다는 최소한 1 이상 커야 한다. In the present invention, the number of "primary" grain boundaries included in the active channel region of the N-type thin film transistor should be at least one greater than the number of "primary" grain boundaries included in the active channel region of the P-type thin film transistor. .
그리고, P형 박막 트랜지스터에 포함되는 "프라이머리" 결정립 경계는 2 이하인 것이 바람직하며, 더욱 바람직하기로는 "프라이머리" 결정립 경계가 포함되지 않는 것이 바람직하다. The "primary" grain boundary included in the P-type thin film transistor is preferably 2 or less, and more preferably, the "primary" grain boundary is not included.
따라서, P형 박막 트랜지스터에 포함되는 "프라이머리" 결정립 경계의 수와 N형 박막 트랜지스터에 포함되는 "프라이머리" 결정립 경계의 수가 달리 형성되어야 하므로 먼저, N형 박막 트랜지스터 영역에만 마스크를 오픈한 후 레이저를 조사하여 비정질 실리콘을 결정화시킨 다음 마스크를 이동시켜 N형 박막 트랜지스터 영역만을 오픈한 후 레이저를 조사하여 비정질 실리콘을 결정화시킨다. Therefore, the number of "primary" grain boundaries included in the P-type thin film transistor and the number of "primary" grain boundaries included in the N-type thin film transistor should be formed differently. The laser is irradiated to crystallize the amorphous silicon, and then the mask is moved to open only the N-type thin film transistor region, and then the laser is irradiated to crystallize the amorphous silicon.
이와는 반대로 P형 박막 트랜지스터를 결정화시킨 다음 N형 박막 트랜지스터를 결정화시켜도 무방하다.On the contrary, the P-type thin film transistor may be crystallized and then the N-type thin film transistor may be crystallized.
도 3은 "프라이머리" 결정립 경계를 나타내는 도면이다. 도 3을 참조하면, 본 발명에서 "결정립 크기"라 함은 확인될 수 있는 결정립 경계 사이의 거리를 말하며, 통상 오차 범위에 속하는 결정립 경계 사이의 거리라고 정의하며, 본 발명에서 사용되는 "프라이머리" 결정립 경계는 다결정 실리콘의 결정립의 성장 방향과 거의 수직으로 형성되는 결정립 경계를 말한다. 3 shows a "primary" grain boundary. Referring to FIG. 3, the term "grain size" in the present invention refers to a distance between grain boundaries that can be identified, and is defined as a distance between grain boundaries generally belonging to an error range, and is used in the present invention. "Grain boundaries are grain boundaries that are formed almost perpendicular to the growth direction of the grains of polycrystalline silicon.
폴리 실리콘 패턴을 형성한 다음, 도 1b에 도시된 바와 같이, N형 박막 트랜지스터에 도전성을 주기 위하여 N형 박막 트랜지스터의 채널 영역(10a)의 폴리 실리콘 패턴(11a)을 노출시킨 후 패턴된 포토레지스트(12)를 마스크로 사용하여 N형 도판트로 채널 도핑을 시행한다. After forming the polysilicon pattern, as shown in FIG. 1B, the polysilicon pattern 11a of the channel region 10a of the N-type thin film transistor is exposed to provide conductivity to the N-type thin film transistor, and then the patterned photoresist is exposed. Channel doping is performed with an N-type dopant using (12) as a mask.
본 발명에서는 통상의 N형 박막 트랜지스터의 구조를 가질 수도 있고, LDD(Lightly Doped Drain) 구조 또는 오프-셋 구조를 가질 수도 있으며, 특정 구조에 한정되는 것은 아니다. 다만, 본 실시예에서는 설명의 편의를 위하여 LDD 구조를 갖는 CMOS 박막 트랜지스터에 관하여 이하 공정을 설명한다. In the present invention, it may have a structure of a conventional N-type thin film transistor, may have a lightly doped drain (LDD) structure or an off-set structure, but is not limited to a specific structure. However, in the present embodiment, for convenience of description, the following steps will be described with respect to the CMOS thin film transistor having the LDD structure.
이어서, 도 1c에 도시된 바와 같이, 포토레지스트(12)를 제거하고 상기 기판 (10)에 게이트 절연막(13)을 형성하고, 그 상부에 게이트 전극 물질을 증착한다. 이어서, 상기 기판(10) 상에 마스크를 사용하여 게이트 전극 물질을 식각형 N형 박막 트랜지스터 및 P형 박막 트랜지스터의 게이트 전극(14a, 14b)을 해당 영역에 형성한다. 다음으로, LDD 구조를 형성하기 위하여, 상기 N형 박막 트랜지스터 영역(10a)의 폴리 실리콘 패턴(11a)으로 N형의 저농도 불순물을 이온주입하여 게이트전극(14a)의 양측에 저농도 소오스/드레인 영역(15)을 형성한다. Subsequently, as shown in FIG. 1C, the photoresist 12 is removed, a gate insulating layer 13 is formed on the substrate 10, and a gate electrode material is deposited thereon. Subsequently, a gate electrode material is formed on the substrate 10 by using a mask to form etched N-type thin film transistors and gate electrodes 14a and 14b of P-type thin film transistors in the corresponding regions. Next, in order to form the LDD structure, ion-implanted N-type low concentration impurities into the polysilicon pattern 11a of the N-type thin film transistor region 10a and low concentration source / drain regions on both sides of the gate electrode 14a 15).
계속해서 도 1d에 도시된 바와 같이, 저농도 소오스/드레인 영역(15)이 형성된 기판(10) 전면에 포토레지스트를 도포한 후, 포토리소그래피 공정을 수행함으로써 N형 박막 트랜지스터 영역(10a)으로의 불순물 이온주입을 방지함과 동시에 P형 박막 트랜지스터의 소오스/드레인 영역 형성을 위한 마스크를 형성하고 이 마스크를 사용하여 P형 박막 트랜지스터 영역(10b)의 폴리 실리콘 패턴(11b)으로 고농도의 P형 불순물을 이온주입하여 P형 박막 트랜지스터의 고농도 소오스/드레인 영역(17)을 형성한다. Subsequently, as shown in FIG. 1D, after the photoresist is applied to the entire surface of the substrate 10 on which the low concentration source / drain regions 15 are formed, impurities to the N-type thin film transistor region 10a are performed by performing a photolithography process. While preventing ion implantation, a mask for forming a source / drain region of a P-type thin film transistor is formed, and the mask is used to form a high concentration of P-type impurities into the polysilicon pattern 11b of the P-type thin film transistor region 10b. Ion implantation forms a high concentration source / drain region 17 of the P-type thin film transistor.
이어서, 도 1e에 도시된 바와 같이, 상기 마스크를 제거한 다음 다시 기판(10) 상에 포토레지스트를 도포한 후, 포토리소그래피 공정을 수행함으로써 N형 박막 트랜지스터의 게이트 전극 및 상기 P형 박막 트랜지스터 영역(10a)으로의 불순물 이온주입을 방지하기 위하여 마스크(18)를 형성한다. 다음으로, 상기 마스크(18)를 이용하여 N형의 고농도 불순물을 상기 N형 박막 트랜지스터 영역(10a)의 폴리 실리콘 패턴(11a)으로 이온주입하여 고농도 소오스/드레인 영역(19)을 형성한다. Subsequently, as shown in FIG. 1E, after removing the mask and applying photoresist on the substrate 10 again, a photolithography process is performed to perform the gate electrode and the P-type thin film transistor region of the N-type thin film transistor ( A mask 18 is formed to prevent impurity ion implantation into 10a). Next, an N-type high concentration impurity is ion-implanted into the polysilicon pattern 11a of the N-type thin film transistor region 10a using the mask 18 to form a high concentration source / drain region 19.
다음으로, 도 1f에 도시된 바와 같이, 상기 마스크(18)를 제거한 후, 기판(10) 전면에 층간 절연막(20)을 형성한다. 이어서, 상기 기판(10) 상에 마스크를 위치시켜 N형 박막 트랜지스터 및 P형 박막 트랜지스터의 소오스/드레인 영역(17, 19)이 노출되도록 층간 절연막(20)을 식각하여 N형 박막 트랜지스터 영역(10a) 및 P형 박막 트랜지스터 영역(10b)에 각각 콘택홀(21a, 21b)을 형성한다.Next, as shown in FIG. 1F, after removing the mask 18, an interlayer insulating film 20 is formed on the entire surface of the substrate 10. Subsequently, by placing a mask on the substrate 10, the interlayer insulating layer 20 is etched so that the source / drain regions 17 and 19 of the N-type thin film transistor and the P-type thin film transistor are exposed, thereby etching the N-type thin film transistor region 10a. ) And the contact holes 21a and 21b are formed in the P-type thin film transistor region 10b, respectively.
마지막으로, 도 1g에 도시된 바와 같이, 기판(10) 전면에 소오스/드레인 전극 형성을 위한 도전성 금속물질을 증착한 후, 마스크를 이용하여 상기 도전성 금속 물질을 식각하여 N형 박막 트랜지스터와 P형 박막 트랜지스터의 소오스/드레인 전극(22a, 22b)을 각각 형성한다. Finally, as shown in FIG. 1G, after depositing a conductive metal material for forming a source / drain electrode on the entire surface of the substrate 10, the conductive metal material is etched using a mask to form an N-type thin film transistor and a P-type. Source / drain electrodes 22a and 22b of the thin film transistor are formed, respectively.
이로써, LDD 구조를 갖는 N형 박막 트랜지스터와 통상적인 구조를 갖는 P형 박막 트랜지스터를 구비하는 CMOS 박막 트랜지스터를 제작하였다. Thus, a CMOS thin film transistor including an N-type thin film transistor having an LDD structure and a P-type thin film transistor having a conventional structure was produced.
도 2a 및 도 2b는 도 1g의 LDD 구조를 갖는 P형 박막 트랜지스터 및 N형 박막 트랜지스터의 액티브 채널 영역 내에 포함되는 "프라이머리" 결정립 경계의 수에 따른 전류 이동도 및 문턱 전압의 변화를 나타내는 그래프이다. 2A and 2B are graphs illustrating changes in current mobility and threshold voltages depending on the number of “primary” grain boundaries included in active channel regions of the P-type thin film transistor and the N-type thin film transistor having the LDD structure of FIG. 1G. to be.
도 2a에서 알 수 있는 바와 같이, N형 박막 트랜지스터 및 P형 박막 트랜지스터의 경우 "프라이머리" 결정립 경계의 수가 적을수록 전류 이동도가 우수함을 알 수 있고, N형 박막 트랜지스터와 P형 박막 트랜지스터를 비교한 경우 동일한 "프라이머리" 결정립 경계가 포함된 경우 N형 박막 트랜지스터가 P형 박막 트랜지스터보다 전류 이동도가 우수함을 알 수 있다. As can be seen in FIG. 2A, in the case of the N-type thin film transistor and the P-type thin film transistor, the smaller the number of “primary” grain boundaries, the better the current mobility. In comparison, when the same "primary" grain boundary is included, it can be seen that the N-type thin film transistor has better current mobility than the P-type thin film transistor.
또한, 도 2b에서 알 수 있는 바와 같이, "프라이머리" 결정립 경계가 채널 영역에 적게 포함될수록 N형 박막 트랜지스터의 문턱 전압의 절대값의 차이와 P형 박막 트랜지스터의 문턱 전압의 절대값의 차이가 작아지는 것을 알 수 있으며, 동일한 "프라이머리" 결정립 경계가 포함하는 경우 P형 박막 트랜지스터의 문턱 전압의 절대값이 N형 박막 트랜지스터의 문턱 전압의 절대값보다 큰 것을 알 수 있고, 그래프의 기울기의 절대값에서도 P형 박막 트랜지스터가 큰 것을 알 수 있다. Also, as can be seen in FIG. 2B, as the "primary" grain boundary is included in the channel region, the difference between the absolute value of the threshold voltage of the N-type thin film transistor and the absolute value of the threshold voltage of the P-type thin film transistor is increased. When the same "primary" grain boundary is included, it can be seen that the absolute value of the threshold voltage of the P-type thin film transistor is greater than the absolute value of the threshold voltage of the N-type thin film transistor. It can be seen that the P-type thin film transistor is large even in the absolute value.
따라서, P형 박막 트랜지스터보다 N형 박막 트랜지스터의 액티브 채널 영역에는 "프라이머리" 결정립 경계는 반드시 적게 포함되어야 하며, 최소한 1 이상 차이가 나는 것이 바람직하다. Therefore, the "primary" grain boundary must be included in the active channel region of the N-type thin film transistor rather than the P-type thin film transistor, and it is preferable that there is at least one difference.
한편, 도 2b를 참조하면, P형 박막 트랜지스터에 포함되는 "프라이머리" 결정립 경계의 수가 2일 때의 문턱 전압의 절대값이 4이고, N형 박막 트랜지스터에 포함되는 "프라이머리" 결정립 경계의 수가 6일 때 문턱 전압의 절대값이 약 3.5로 문턱 전압의 절대값의 차이가 거의 없음을 알 수 있다. Meanwhile, referring to FIG. 2B, the absolute value of the threshold voltage when the number of “primary” grain boundaries included in the P-type thin film transistor is 2 is 4, and the “primary” grain boundaries included in the N-type thin film transistor are shown. When the number is 6, it can be seen that the absolute value of the threshold voltage is about 3.5 and there is almost no difference in the absolute value of the threshold voltage.
본 발명에서와 같이 N형 박막 트랜지스터의 액티브 채널 영역 내에 포함되는 다결정 실리콘의 "프라이머리" 결정립 경계의 수가 P형 박막 트랜지스터의 액티브 채널 영역에 포함되는 폴리 실리콘의 "프라이머리" 결정립 경계의 수보다 많은 CMOS 박막 트랜지스터는 디스플레이 디바이스에 사용되면, 바람직하기로는 능동 소자형 LCD 또는 유기 전계 발광 소자에 사용된다. As in the present invention, the number of "primary" grain boundaries of polycrystalline silicon included in the active channel region of the N-type thin film transistor is greater than the number of "primary" grain boundaries of polysilicon included in the active channel region of the P-type thin film transistor. Many CMOS thin film transistors are used in display devices, preferably in active element type LCDs or organic electroluminescent devices.
이상과 같이 본 발명에서와 같이, COMS 박막 트랜지스터에 포함되는 N형 박막 트랜지스터와 P형 박막 트랜지스터의 액티브 채널 영역 내의 "프라이머리" 결정립 경계의 수를 달리함으로써 문턱 전압의 절대값 및 전류 이동도를 제어할 수 있으므로 전기적 특성이 향상된 CMOS 박막 트랜지스터를 제공할 수 있다. As described above, the absolute value and the current mobility of the threshold voltage are changed by varying the number of "primary" grain boundaries in the active channel region of the N-type thin film transistor and the P-type thin film transistor included in the COMS thin film transistor. The controllability can provide a CMOS thin film transistor with improved electrical characteristics.
도 1a 내지 도 1g는 본 발명의 일실시예에 따른 CMOS 박막 트랜지스터를 제조하기 위한 공정을 순서적으로 나타내는 공정도이다. 1A to 1G are flowcharts sequentially illustrating a process for manufacturing a CMOS thin film transistor according to an exemplary embodiment of the present invention.
도 2a 및 도 2b는 도 1g의 LDD 구조를 갖는 P형 박막 트랜지스터 및 N형 박막 트랜지스터의 액티브 채널 영역 내에 포함되는 "프라이머리" 결정립 경계의 수에 따른 전류 이동도 및 문턱 전압의 변화를 나타내는 그래프이다. 2A and 2B are graphs illustrating changes in current mobility and threshold voltages depending on the number of “primary” grain boundaries included in active channel regions of the P-type thin film transistor and the N-type thin film transistor having the LDD structure of FIG. 1G. to be.
도 3은 "프라이머리" 결정립 경계를 나타내는 도면이다. 3 shows a "primary" grain boundary.
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