KR100517257B1

KR100517257B1 - 메모리어레이테스트회로

Info

Publication number: KR100517257B1
Application number: KR1019970062994A
Authority: KR
Inventors: 데이비드 알. 브라운; 쇼지 와다
Original assignee: 텍사스 인스트루먼츠 인코포레이티드; 가부시끼가이샤 히다치 세이사꾸쇼
Priority date: 1996-11-27
Filing date: 1997-11-26
Publication date: 2005-11-28
Anticipated expiration: 2017-11-26
Also published as: KR19980042770A

Abstract

메모리 셀 어레이(100)을 테스팅하기 위한 회로가 제공된다. 이 회로는 어레이에 결합된 테스트 회로(104)를 포함하며, 데이타 출력 라인(106) 및 결함 신호 출력 라인(108)을 포함한다. 쉬프트 레지스터(110)은 복수의 래치, 클럭 신호 입력(114), 및 출력 라인(116)을 포함하며, 테스트 회로의 결함 신호 출력 라인에 접속된다. 이 회로는 3-상태 출력 버퍼 드라이버(118)을 포함하며, 출력 버퍼 드라이버는 데이타 입력 라인, 결함 신호 입력 라인, 및 데이타 출력 라인을 포함한다. 버퍼 드라이버의 결함 신호 라인은 쉬프트 레지스터(110)의 출력 라인에 접속된다. 어레이에서 결함있는 메모리 셀을 검출할 때에, 테스트 회로는 테스트 회로의 결함 신호 출력 라인(116) 상에 결함 신호를 생성한다. 다음으로, 결함 신호는 쉬프트 레지스터로 보내져 버퍼 드라이버(118)이 상기 결함 신호에 응답하여 고임피던스 상태에 들어가도록 유발한다. 쉬프트 레지스터(110)은 시스템 또는 이 테스트 회로를 사용하는 테스트 장비의 원하는 레이턴시(latency)에 따른 다른 개수의 래치를 포함한다.

Description

메모리 어레이 테스트 회로{MEMORY ARRAY TEST CIRCUIT AND METHOD}

본 발명은 메모리 집적 회로에 관한 것으로, 보다 구체적으로는, 다이내믹 랜덤 액세스 메모리 집적 회로에 관한 것이다.

다이내믹 랜덤 액세스 메모리는 컴퓨터 및 데이타의 임시 저장 장소를 필요로하는 다른 전자 기계들에 사용된다. 이들 회로는 반도체의 주어진 면적에 대해 가장 높은 메모리 셀 밀도, 저장 데이타의 비트당 저렴한 상대적 비용, 및 비교적 높은 속도를 제공한다는 점에서 다른 유형의 메모리 회로에 비해 이점을 가진다. DRAM은 100MHz를 넘는 클럭 속도를 갖는 현대의 마이크로프로세서를 사용하는 시스템 설계자들의 요구에 부응하기 위해 크기와 속도 모두에서 증가해 왔다. 사실상, 각각의 새로운 세대의 DRAM과 더불어, 집적 회로상의 메모리 셀의 수는 4배씩 증가한다. 더 많고 더 빠른 데이타를 요구하는 시스템을 수용하기 위한 노력에서, 업계는 데이타 전송, 어드레스, 및 제어 신호를 클럭 신호와 동기화시키는 DRAM으로 전향했다.

메모리의 기능을 외부 클럭에 묶어 두는 것은 데이타 전송을 빠르게 하고 데이타 입력 및 출력을 동기화하기 위해서는 바람직하지만, DRAM 내에 데이타를 저장하거나 데이타를 회수하기 위해 액세스되어야 하는 회로의 복잡성과 크기는 메모리 회로가 고주파 클럭의 매 싸이클마다 응답하는 것을 어렵게 만든다. 이 문제에 대한 해결은 주어진 싸이클 수만큼 메모리 동작을 지연시키는 것이지만, 결국은 시스템 설계자가 바라는대로 클럭 싸이클 상에서 데이타를 저장하거나 데이타를 회수하는 메모리를 가지는 것이다. 동기 DRAM에서의 이러한 지연은 "레이턴시(latency)"라 불린다. 메모리 회로의 레이턴시가, 컴퓨터 시스템이 기초하고 있는 마이크로프로세서의 동작 주파수에 따라, 예를 들어, 1, 2, 또는 3 클럭 싸이클씩 시스템 설계자에 의해 선택가능한 것이 일반적인 설계 관행이다.

DRAM은 어드레싱가능한 행과 열로된 셀 어레이 내에 정보를 저장한다. 이들 장치들을 제조하는 동안에, 하나 이상의 결함이 발생되거나 메모리 회로의 적절한 동작을 방해할 수 있다. 결함은 무작위로 분산되어 있을 수도 있다. 이러한 유형의 결함은 회로 다이 상에서 분석 및 교정될 수 있는 반면, 다른 결함들의 경우는 회로가 파기되어야 한다. 이러한 결함들을 발견하기 위한 메모리 회로의 테스트는 장치의 최종적인 비용의 상당한 비중을 차지할 수 있으며, 메모리 회로의 용량이 증가함에 따라 문제는 복잡해진다. 따라서, 이러한 회로들을 테스트하기 위한 효율적인 기술을 만들기 위해 업계는 상당한 노력을 기울여야 한다.

전통적인 테스트 방법은 메모리 셀 어레이에, 예를 들어, 완전히 하이값 내지 완전히 로우값과 같은 알고 있는 정보를 기입하여, 셀의 출력이 셀 내에 기입된 알고 있는 완전히 하이 값 또는 완전히 로우값과 다르다면, 그 차이가 검출되는 방식으로, 셀로부터 판독된 데이타를 비교하는 것이 특징이다. 이와 같은 2-스테이트 테스트 방법에서, 테스트 데이타 출력은 하이 또는 로우로서, 하나는 모든 셀 데이타가 동일하다는 것을 가리키고, 다른 하나는 최소한 하나의 셀이 다른 데이타를 생성했음을 가리킨다. 이러한 2-스테이트 접근법의 문제점은 어떤 종류의 결함 패턴은 발견되지 않을 수 있다는 것이다. 예를 들어, 어레이 내에 기입된 테스트 데이타가 모두 1(하이)이고, 어레이로부터 판독된 데이타가 모두 0(로우)이었다면, 이러한 간단한 2-스테이트 비교기 접근법은 모두 동일한 데이타가 생성되었기 때문에 셀에 대해 "합격" 판정을 내릴 것이다. 즉, 이러한 간단한 2-스테이트 접근법은 데이타에서의 차이점만 주목한다. 모든 데이타가 틀린 경우, 모든 데이타가 동일하기만 하면 합격 판정을 내릴 것이다.

이후에 설명되는 테스트 기술은 이러한 패턴 민감성을 최소화하도록 발전되었다. M.Kumanoya등의 "A Reliable 1-Mbit DRAM with a Multi-Bit-Test Model", IEEE J. of Solid-State Circuits, vol.SC-20, no.5, Oct.1985.을 참조하라. 이러한 초기 3-스테이트 접근법에서, 동일한 데이타(모두 하이 또는 로우)가 메모리 셀 어레이 내에 기입되었다. 다음으로, 복수의 데이타 비트가 어레이로부터 샘플링되어 모든 입력이 하이이면 하이 신호를 출력하고, 모든 입력이 로우이면 로우 신호를 출력하도록 설계된 AND 논리에 주어진다. 만일, 2-스테이트에서와 같이, 모든 데이타가 동일하다면, 하이 또는 로우이고, 메모리 셀은 합격되어 결함이 없는 것으로 간주된다. 그러나, 만일, 한 비트가 다르다면, AND 논리의 출력은 고-임피던스 상태에 놓인다. 따라서, 이러한 접근법은 통상의 단일 셀 결함 뿐만 아니라 전체 1이 생성되어야 하는 때에 전체 0이 어레이에 의해 생성되는 때와 같이, 단순한 2-스테이트 기술에서는 검출되지 않는 패턴 결함도 검출할 수 있다.

동기 DRAM은, 테스트 모드가 트리거되고 난 뒤, 시스템, 마이크로프로세서, 또는 테스트 장치가 특정 싸이클 수가 경과한 후에 테스트 데이타가 출력될 것을 기대한다는 점에서 테스팅 절차를 복잡하게 한다. 테스트 데이타 출력의 타이밍의불확실성은 결함을 잘못 표시하여, 결함있는 데이타를 만드는 메모리를 합격시키는 결과를 낳을 수 있다. 테스트 회로에 레이턴시 제어를 구현하는 방법에 대한 필요성이 업계에 대두된다.

본 발명의 제1 양호한 실시예에 따라, 메모리 셀 어레이를 테스트하기 위한 회로가 공개된다. 회로는 어레이에 결합된 테스트 회로를 포함하며, 데이타 출력 라인과 결함 신호 출력 라인을 포함한다. 복수의 래치를 포함하는 쉬프트 레지스터, 클럭 신호 입력, 출력 라인이 테스트 신호의 결함 신호 출력 라인에 접속된다. 회로는 3-스테이트 출력 버퍼 드라이버를 포함하는데, 이 버퍼 드라이버는 데이타 입력 라인, 결함 신호 입력 라인, 및 데이타 출력 라인을 포함한다. 버퍼 드라이버의 결함 신호 라인은 쉬프트 레지스터의 출력 라인에 접속된다. 어레이 내의 결함있는 메모리 셀을 검출하자마자, 테스트 회로는 테스트 회로의 결함 신호 출력 라인 상에 결함 신호를 출력한다. 다음으로, 결함 신호는 쉬프트 레지스터로 보내져 버퍼 드라이버가 결함 신호에 응답하여 고임피던스 상태가 되도록 한다. 쉬프트 레지스터는 시스템 또는 테스트 회로를 사용하는 테스트 장비의 원하는 레이턴시 가변성에 따라 다수의 래치를 포함한다. 쉬프트 레지스터 내에 2개의 래치를 사용하여, 1 싸이클의 레이턴시를 위해서는 어떤 것도 구동시키지 않고, 2 싸이클의 레이턴시를 위해서는 하나의 래치를 구동시키며, 3 싸이클의 레이턴시를 위해서는 양쪽 모두의 래치를 구동시킴으로써, 예를 들어, 1, 2, 또는 3 싸이클의 레이턴시가 달성될 수 있다.

회로의 이점은 메모리 셀 어레이의 테스트 결과가 메모리 셀 어레이를 포함하는 시스템이나 테스트 장비에 의해 기대되는 때에 테스트 회로의 출력에 나타나도록 레이턴시의 적절한 선택을 통해 동기화될 수 있다는 것이다.

도 1은 본 발명의 제1 실시예의 일반화된 블럭도이다. 다이어그램은 메모리 셀 어레이(100)에 대한 테스트 회로를 위한 설계를 나타낸다. 테스트 회로는 전형적으로 메모리 셀 어레이가 제조되는 바로 그 반도체 다이 상에 위치한다. 어레이의 테스팅의 일부로서, 데이타가 특정 패턴으로 [전형적으로 전체 하이(논리 1) 또는 전체 로우(논리 0)] 어레이 내에 기입된다. 데이타가 어레이(100)로부터 라인(102)을 통해 라인(106)으로 판독된다. 비교기 회로(104)는 라인(106)에 데이타를 압축시켜 놓는다. 라인(108)은 어레이(100)로부터 판독된 비트들 중 하나가 기대되는 값과 다를 때(모두 1 또는 0) 비교기로부터의 3-스테이트 결함 신호를 운반한다. 쉬프트 레지스터 블럭(110)은 데이타 경로 내의 레이턴시를 제어하는 반면, 쉬프트 레지스터(112)는 3-스테이트 경로 내의 레이턴시를 제어한다. 쉬프트 레지스터는 라인(114) 상의 클럭 신호와 연계하여 동작한다. 당업자라면 레이턴시를 구현하기 위해 쉬프트 레지스터 대신에 다른 형태의 프로그램가능한 지연 회로가 사용될 수 있다는 것을 이해할 것이다. 이와 같은 회로의 예가 도 20에 도시되어 있다. 데이타 경로와 3-스테이트 경로 내의 데이타가 각각 쉬프트 레지스터(110 및 112)에서 원하는 레이턴시 기간을 겪은 후에, 데이타는 라인(116)을 따라 출력 회로 블럭(118)으로 보내진다. 출력 회로 블럭(118)은, 라인(120)을 따라 쉬프트 레지스터(112)로부터 3-스테이트 결함 신호가 출력되는 경우에 데이타 출력을 디스에이블 시키는 회로를 포함한다.

도 2는 도 1에 도시된 회로의 기능을 도시하고 있는 타이밍도이다. 라인(a)는 도 1의 라인(114) 상의 클럭 신호이다. 라인(b) 상에서 판독 명령이 주어져 라인(102) 상에 데이타를 어레이 바깥으로 클러킹해내도록 한다. 라인(c)는 어레이로부터 판독될 데이타이다. 라인(d)는 비교기 회로 블럭(104)의 출력이다. 라인(e)는 도 1의 회로의 라인(108) 상의 3-스테이트 결함 신호를 나타낸다. 라인(f)는 (한 싸이클 지연된, 즉, 이 타이밍도에 대해서는 레이턴시 기간이 "1"인) 라인(116) 상의 쉬프트 레지스터(110)의 출력이다. 라인(g)는 쉬프트 레지스터(112)의 출력이며, 역시 한 싸이클 지연된다. 출력 회로 블럭(118)의 출력이 라인(h)에 도시되어 있으며, 여기서, 3-스테이트 결함 신호의 효과는 라인(116)을 따라 출력 회로 블럭(118)에 보내지는 데이타 스트림의 디스에이블링에 의해 명백해진다. 쉬프트 레지스터(112) 내에 3-스테이트 결함 신호를 원하는 레이턴시 기간동안 보류함으로써, 회로는 신호가 전송된 때의 디스에에이블된 출력에 대해 시스템이나 테스트 장비가 준비하는 것을 보장한다. 만일, 어떠한 이유로, 시스템이나 테스트 장비에 의해 기대되는 때가 아닌 때에 3-스테이트 결함 신호에 의해 출력이 디스에이블된다면, 결함이 검출되지 않을 수 있다.

도 2의 라인(h)는 테스트 회로의 출력이 도 2의 라인(g) 상의 지연된 3-스테이트 결함 신호 "T"에 의해 출력이 디스에이블되는 때 중간 전압 레벨에 있는 것을 도시하고 있다. 중간 전압은 회로 블럭(118)의 출력에 도 19에 도시된 바와 같은 비교적 작은 시상수를 갖는 회로를 부하로서 추가함으로써 달성된다. 도 19의 회로는 결함 신호 "T"가 버퍼 드라이버의 입력에 나타날 때 (예를 들어 도 18에 도시된) 버퍼 드라이버의 출력을 대략 1.4볼트의 중간 전압으로 만든다. 작은 시상수를 갖는 부하 회로는 그 출력이 한 싸이클 내에 중간 레벨을 달성하도록 하는 것이 바람직하다.

테스트 방법의 보다 상세한 설명이 64Mb 동기 DRAM을 참조하여 아래에 주어질 것이다. 당업자는 이 방법이 설명되는 것과는 다른 메모리 구성과 용량에도 동일하게 적용가능하다는 것을 이해할 것이다. 본 명세서에서 설명되는 테스트 방법은 단순 2-스테이트 테스트 동작 뿐만 아니라 3-스테이트 테스트 동작의 2개 모드를 포함한다.

도 3은 3개의 테스트 모드 각각을 나타내는 단순화된 블럭도이다. 메모리 어레이는 8개의 섹션으로 분할된다. 주 증폭기(300)들 각각은 8개 섹션 중 한 섹션 내의 특정 셀로부터 데이타 비트를 제공한다. 단지 4개의 주 증폭기 블럭(300)이 도 3에 도시되어 있다. 그러나, 회로는 메모리 어레이의 나머지 4개 섹션에 대해 복제되어 있음을 이해해야 한다. 테스트 모드에서 판독 동작 중에, 주 증폭기(300) 내의 데이타는 라인 MOTJ(301)을 따라 비교기 회로(302)로 보내진다. 비교기 회로(302)는 테스트 동작의 3개의 동작 모드, 즉, 신속 3-스테이트 테스트, 완전 3-스테이트 레이저 프로브 테스트, 및 단순 2-상태 테스트 모두에 대해 동일하다. 3-스테이트 레이저 프로브 테스트는 도 3에 회로(304)로 표시되어 있다. 신속 3-상태 테스트는 회로(306)으로 표시되어 있다. 그리고, 단순 2-스테이트 테스트는 회로(308)로 표시되어 있다. 어떤 테스트 회로가 사용자에 의해 선택되더라도, 테스트 출력은 원하는 레이턴시를 생성하는 쉬프트 레지스터를 포함하는 IDOLT 회로 블럭(310)에 보내진다. 다음으로, 데이타는 DDOC 회로(312)로 가는데, 이 회로는 만일 결함 신호 DOCKB가 3-스테이트 테스트 모드(304 또는 306) 중 하나에 의해 출력된다면 3-스테이트 출력 버퍼를 고임피던스 상태로 둔다. 만일, 어떠한 결함 신호도 회로(304 또는 306)에 의해 생성되지 않거나, 2-스테이트 테스트 회로(308)이 사용된다면, 시스템이나 사용자가 원하는 3개의 테스트 모드 중 임의의 모드로부터 수신된 [라인 TCMP(309) 상의] 데이타를 전송할 수 있도록 출력 버퍼가 인에이블된다. 본 명세서에서 도시된 회로는 메모리 어레이의 작동 회로와 병렬인 전용 테스트 회로임을 이해해야 한다. 이러한 병렬 접근법을 사용함으로써, 메모리 회로의 정규 동작에 사용되는 데이타 경로 내에 어떠한 신호 지연도 도입되지 않는다.

도 4는 도 3의 요소(304, 306, 및 308)에 도시된 비교기 회로의 보다 상세한 도면이며, 전체 64Mb 어레이를 포함하는 메모리 셀의 8개 섹션에 대한 테스트 회로의 1/2만을 나타낸다. 라인(400, 402, 404, 및 406) 각각은 도 3을 참조하여 앞서 기술된 메모리 셀 어레이의 4개 섹션의 주 증폭기로부터의 8개 데이타 라인을 가리킨다. 이들 라인은 도 3의 라인 MOTJ(301)에 대응한다. 블럭(410)은 MOT 라인(400, 402, 404, 및 406) 상의 데이타 비교를 위한 제1 단이다. 앞서 보았던 블럭(410)을 포함하는 회로는 3개의 테스트 모드 회로 모두에 공통이다. 블럭(410) 이후에 나타나는 회로는 2개의 3-스테이트 테스트 모드, 즉, 레이저 프로브 테스트 회로와 신속 테스트 회로로 분할된다. 단순 2-단 테스트를 위한 회로는 이후에 명확히 설명되는 바와 같이 각각의 3-스테이트 테스트 회로에 포함된다.

블럭(420)은 레이저 프로브 테스트 전용 회로인 반면, 블럭(430)은 신속 테스트 전용 회로이다. 이들 테스트는 신속 테스트 회로가 레이저 테스트 회로에서 수행되는 것보다 적은 회로로써 블럭(410)으로부터의 데이타를 압축한다는 점만 제외하고는 유사하다. 이 차이는 각각의 블럭(430)에 들어가는 라인(432)의 개수와 블럭(420)에 대한 입력 라인(422)의 개수를 비교해 볼 때, 명백해진다. 사용자가 어떠한 테스트 회로 비교기를 사용하더라도, 각각의 회로의 출력은 3-스테이트 라인 TRIS0와 데이타 라인 TCMP0 모두를 포함하는 출력 라인(440)에 결합된다. 이들 출력은 비교되어 레이턴시 구현과 결함 검출시에 데이타의 디스에이블링을 위해 도 3에 도시된 IDOLT(310)과 DDOC(312)에 보내진다. "T2ST"로 참조되는 라인(450) 상에 적당한 신호를 제공함으로써 2-스테이트 테스트 회로의 선택이 이루어진다. "TPRW"라 참조되는 라인(452)은 신속 테스트 회로(430)으로의 전력을 제어하여 메모리 회로가 테스트 모드에 있지 않을 때에는 전력을 절약하기 위해 전원-오프되도록 한다.

도 5는 도 4에 도시된 블럭(410)의 개략도이다. 라인(500)은 도 4에 도시된 라인(400, 402, 404, 및 406) 세트들 중 하나이다. 라인(500)을 포함하는 8개의 데이타 라인은 원 데이터(true data) 회로 블럭(510)과 그 상보형, 즉 바아 데이터(complementary, or bar, data) 회로 블럭(520)으로 발송된다. 데이타를 원 데이타와 상보형 데이타로 분할하면 테스트에 대한 잉여를 제공하여, 단지 원 데이타만 비교되고 테스팅될 때보다 확실한 테스팅 절차를 낳게 된다.

도 6은 도 5에 도시된 원 데이타 회로 블럭(510)의 개략도이다. 4개 라인(610) 상의 데이타는 도 5의 상보형 데이타 라인(512)의 하나에 대응하는 출력 라인(612) 상의 단일 비트의 데이타로 압축된다. 유사하게, 도 7은 도 5에 도시된 상보형 데이타 회로 블럭(520)의 개략도이다. 4개 라인(710) 상의 데이타는 도 5의 상보형 데이타 라인(512)의 하나에 대응하는 출력 라인(712) 상의 단일 비트의 데이타로 압축된다. 도 7의 논리 회로는 출력 라인(712) 상에 라인(612) 상의 데이타의 상보형을 출력한다. 이것은 물론 라인(610 및 710) 상의 모든 데이타가 동일하다고 가정한 것이다. 이것은 어레이 테스팅에 있어서 전형적인 경우에 해당한다. 만일 라인들 중 하나가 다른 데이타를 포함하면, 그 사실은 후속된 회로에서 검출되어, 메모리 어레이 내의 결함이 시스템이나 테스트 장비에 표시될 것이다.

도 8은 도 4에 도시된 레이저 테스트 회로 블럭(420) 중 하나의 개략도이다. 블럭(410)으로부터의 원 데이타는 원 데이타 회로 블럭(830)으로 들어가고, 블럭(410)으로부터의 상보형 데이타 블럭은 라인(822)을 통해 상보형 데이타 블럭(840)으로 들어간다. 다음으로, 블럭(830)의 출력은 라인(832)을 따라 3-스테이트 결함 신호 드라이버 회로 블럭(850)과 2-스테이트 신호 드라이버 회로 블럭(870)으로 보내진다. 블럭(840)의 출력은 라인(840)을 따라 3-스테이트 결함 신호 드라이버 회로 블럭(850), 3-스테이트 데이타 드라이버 회로 블럭(860), 및 2-스테이트 신호 드라이버 회로 블럭(870)으로 보내진다. 라인(852) 상의 신호는 블럭(850 및 860) 내의 3-스테이트 테스트 회로 중 어느 것이 사용될 것인지, 또는 블럭(870) 내의 단순 2-스테이트 회로가 사용될 것인지의 여부를 제어한다. 라인(862)는 3-스테이트 결함 신호 출력인 반면, 라인(864)는 데이타 출력이다. TPTLSN 라인(854)은 메모리 회로가 테스트 모드에 있지 않을 때 드라이버 회로(850, 860, 및 870)가 전력을 절약하도록 턴오프 되는 것을 허용한다.

도 9는 도 8에 도시된 블럭(830 및 840)의 논리 회로의 개략도이다. 라인(922) 상의 데이타 입력은 NOR 게이트(924) 및 인버터(926)을 사용하여 간단하게 압축된다. 출력 라인(928)은 도 8의 라인(832 및 842)에 대응한다.

도 10은 도 8의 3-스테이트 결함 신호 드라이버 회로 블럭의 개략도이다. 입력(1022)은 도 8의 원 및 상보형 데이타 라인(832 및 842)에 대응한다. 신호는 그 출력이 드라이버 버퍼(1030)의 입력이 되는 NAND 게이트(1024)에 의해 하나의 신호로 압축된다. 드라이버 버퍼(1030)는 라인 T2ST(1040)과 TPT(1041)상의 적절한 신호에 의해 디스에이블되어 노드 N1에 논리 1을 생성하고 트랜지스터 MP1과 MN1을 턴오프한다. 이 기능은, 예를 들어, 만일, 시스템이나 테스트 장비가 단순 2-스테이트 테스트 모드를 원하고, 드라이버 버퍼(1030)을 디스에이블시키기 위해 라인(1040) 상에 적절한 신호가 놓일 때 사용된다. 출력 드라이버 버퍼(1030)가 인에이블될 때, 라인(1032) 상에 라인(1026) 상의 신호의 역을 생성한다는 것을 이해할 수 있을 것이다.

도 11은 도 8에 도시된 3-스테이트 데이타 드라이버 회로 블럭(860)의 개략도이다. 라인(1142)는 도 8의 라인(842)에 대응한다. 버퍼 드라이버(1130)은 상술한 드라이버(1030)과 동일한 방식으로 기능한다.

도 12는 도 8의 2-스테이트 신호 드라이버 회로 블럭(870)의 개략도이다. 라인(1232 및 1242)는 각각 라인(832 및 842)에 대응한다. 블럭(1250)은 라인(1232 및 1242) 상의 신호를 버퍼 드라이버(1260)의 입력이 되는 단일 신호로 압축하는 배타적 OR 게이트이다. 버퍼 드라이버(1260)은 드라이버(1030 및 1130)과 유사한 기능을 한다.

도 13은 도 4에 도시된 신속 테스트 회로 블럭(430) 중 하나의 개략도이다. 라인(1332)는 도 4의 라인(432)에 대응한다. 논리 회로 블럭(1340)은 4개의 원 데이타 입력 라인 상의 신호와 4개의 보원 데이타 입력 라인 상의 신호를 각각 라인(1342 및 1352) 상에 단일 원 데이타 출력과 단일 상보형 데이타 출력으로 압축한다. 라인(1342 및 1352)는 3-스테이트 결함 신호 드라이버 회로 블럭(1350)과 2-스테이트 신호 드라이버 회로 블럭(1370)으로 인도된다. 라인(1352), 즉, 상보형 데이타 라인도 3-스테이트 데이타 드라이버 회로 블럭(1360)으로 간다. 라인(1362) 상의 신호는 블럭(1350 및 1360)내의 3-스테이트 테스트 회로들 중 하나가 사용될 것인지의 여부, 또는 블럭(1370) 내의 단순 2-스테이트 회로가 사용될 것인지의 여부를 제어한다. 라인(1372)는 판독/기입 테스트 신호를 운반하고, 이것은 메모리 회로가 테스트 모드에 있지 않을 때, 드라이버 회로 블럭으로의 전원을 차단한다. 라인(1382)는 3-스테이트 결함 신호 출력인 반면, 라인(1384)는 데이타 출력이다. 3-스테이트 결함 신호 드라이버 회로 블럭(1350), 3-스테이트 데이타 신호 드라이버 블럭(1360), 및 단순 2-스테이트 회로 블럭(1370)은 도 10, 11, 및 12를 각각 참조하여 상술한 블럭(850, 860, 및 870)과 동일하다.

도 14는 도 13의 논리 회로 블럭(1340)의 개략도이다. 라인(1432)는 도 13의 라인(1332)에 대응하고, 라인(1442)는 라인(1342 또는 1352)에 대응한다.

도 4를 다시 참조하면, TRIS0 및 TRIS1 3-스테이트 신호 라인(440)은 NAND 게이트에 의해 더 압축된다. 다음으로 신호는 반전된다. NAND 게이트는 도 3에서 요소(305)로 도시되어 있고, 인버터는 요소(307)로 도시되어 있다. 이들 요소는 레이저 프로브 테스트 회로(304)와 신속 테스트 회로(306) 모두의 출력에 나타나는 것으로 도시되어 있는데, 이는, 실제 회로 개략도인 도 4에서 출력들이 3-스테이트 회로에서는 일반적인 라인(440)상에 결합되어 있기 때문이다. 인버터(307)을 탈출한 후에, 3-스테이트 신호는 도 15에 기술된 회로로 진입한다.

도 15는 도 3에 도시된 IDOLT 쉬프트 레지스터 블럭(310)의 개략도이다. 도 15의 회로는, 사용자 또는 시스템이 1, 2 또는 3 클럭 싸이클의 레이턴시를 선택할 수 있도록 허용하여, 시스템 또는 테스트 장비가 이와 같은 신호를 기대할 때 3-스테이트 결함 신호 발생이 동기화되는 것을 보장하는 2개의 래치(1502 및 1504)를 포함한다. 라인(1500)은 도 3의 인버터(307)의 출력에 대응한다. 래치(1502 또는 1504)의 동작은 시스템 클럭 신호의 에지에 의해 제어된다. 시스템은 클럭 신호의 에지와 동기화된 펄스를 라인(1510) 상에 전송함으로써 제1 래치(1502)를 턴온한다. 래치(1504)는 MOEJB 및 MOEJ로 참조되는 라인(1520) 상에서 도 15의회로로 들어가는 도 16의 회로로부터의 펄스에 의해 제어된다. 라인(1512)는 인입 데이타에 대해 래치를 경계시키는 신호를 운반한다.

래치(1502 및 1504) 모두를 턴오프하여 데이타가 이를 통해 흘러가도록 함으로써 한 싸이클의 레이턴시가 달성된다. 어레이로부터 데이타를 추출하는 것과 관련되어 있는 지연 싸이클 때문에, 레이턴시는 1이며 0이 아니다. 제1 래치(1502)를 턴오프하고 제2 래치(1504)를 오프로 유지한채 데이타가 이를 통해 흘러가도록 허용함으로써 2싸이클의 레이턴시가 달성된다. 제1 래치를 턴온하게 되면 여분의 한 싸이클 동안이나 총 2개 싸이클 동안 3-스테이트 결함 신호를 저장하게 되는 결과를 초래한다. 양쪽 래치 모두를 턴온하면 여분의 2개 싸이클 동안이나 3개 싸이클 동안 3-스테이트 결함 신호를 저장하게 되는 결과를 초래한다. 일단 3-스테이트 결함 신호가 원하는 레이턴시 기간동안 저장되면, 신호는 도 17에 도시된 출력 인에이블 회로로 보내진다.

도 16은 제2 래치(1504)를 턴온하는 신호 MOEJB와 MOEJ를 생성하기 위한 회로의 개략도이다. 3싸이클의 레이턴시를 구현하기 위한 시스템 신호는 라인(1602) 상에 운반되고, 래치(1504)의 작동은 라인(1604) 상의 클럭 신호에 의해 동기화된다.

도 17은 도 3의 DDOC 회로 블럭(312)이다. 3-스테이트 결함 신호는 라인(1702)을 따라 회로로 들어간다. 2개의 3-스테이트 결함 신호 라인(1702)이 도시되어 있는데, 이는 메모리 회로가 2개의 출력을 가지기 때문이다. 하나는 이 테스트 모드 전용의 메모리 어레이의 각각의 반쪽을 위한 것이다. 3-스테이트 결함 신호는 라인(1704)을 따라 NOR 게이트(1710)로 진행하고, 그 다음 인버터(1712)로 진행한다.

도 17에 도시된 DDOC 회로의 출력은 도 3에 도시된 DOCKB 신호이다. 메모리 어레이의 결함의 검출시에, 3-스테이트 결함 신호, 즉, DOCKB 신호는 도 17의 회로에 의해 생성되어 도 2의 타이밍도를 참조하여 기술된 바와 같이 메모리 회로로부터의 데이타 출력을 디스에이블한다. 출력의 디스에이블링은 (도 18에 도시된) 3-스테이트 출력 버퍼를 고 임피던스 상태로 만듦으로써 달성된다. 도 17의 회로에 의해 생성된 DOCKB 신호는 버퍼(1800)을 고임피던스 상태에 두는 라인(1802) 상의 트리거링 신호이다. DOCKB 신호가 없을 시에, 즉, 어떠한 메모리 셀 결함도 검출되지 않을 때에, DOCKB 신호는 3-스테이트 출력 버퍼(1800)의 고임피던스 상태를 활성화시키지 않는 상태에 있다. 다음으로, 출력 버퍼(1800)은 어레이로부터 회수된 데이타(전형적으로 모두 1s 또는 0s)를 출력하고 도 3 내지 도 17을 참조하여 기술된 비교기 회로에 의해 압축된다. 비교기 회로로부터의 데이타는 라인(1804) 상의 버퍼로 들어가서 라인(1806) 상에 반전된 후에 나간다. 즉, 만일 비교기 회로가 "합격"을 생성하면, 출력 회로는 테스트용 어레이 내에 로딩된 데이타에 따라 하이 또는 로우 신호를 생성한다. 만일, 비교기 회로가 "결함"을 생성하면, 출력 회로는 "고임피던스" 상태를 생성한다. 즉, 합격 상태에서 하이나 로우로되는 것과는 달리 "3-스테이트" 또는 부동 상태가 된다.(전류를 끌어들이거나 전류원이 되지 않는다) 출력은 합격 데이타 또는 결함 신호가 시스템 또는 테스트 장비에 의해 기대되는 때에 출력에 나타나도록 도 15의 레이턴시 제어 회로에 의해 동기화된다.

도 19는 버퍼 드라이버가 3-스테이트 또는 고임피던스 상태에 있을 때 출력을 특정 전압에 강제적으로 맞추는 버퍼 드라이버의 출력[예를 들어, 도 18의 라인(1806)]을 위한 부하 회로이다. 부하 회로는 전형적으로 테스트 장비에서 오프-칩되지만, 예를 들어, 대안적으로 메모리 회로가 제조되는 다이 상에 위치할 수도 있다. 부하는 특히 회로가 얼마나 빨리 라인(1900) 상의 전압에 반응할 수 있는가를 결정하는 시상수에 따라 다르지만, 여러 가지 형태일 수 있다. 버퍼 드라이버의 출력은 라인(1900)에 접속된다. 고임피던스 상태의 버퍼 드라이버의 원하는 전압은 노드(1902)에 위치한다. 노드(1902) 상의 전형적인 중간 전압은 1.4 볼트이다. 저항(1904)과 커패시터(1906)는 원하는 부하 특성과 시상수를 나타내도록 선택된다. 예를 들어, 저항(1904)은 대략 50 오옴일 수 있는 반면, 커패시터(1906)은 대략 50 ㎊일 수 있다. 이러한 소자 값의 선택은, 부하 회로가 버퍼 드라이버의 출력을 현대의 빠른 마이크로프로세서에 사용되는 가장 빠른 클럭 싸이클내에서조차 중간 전압 레벨로 강제하도록 허용한다.

도 20은 상술한 쉬프트 레지스터를 사용하지 않고 레이턴시 싸이클을 구현하는데 사용될 수 있는 프로그래머블 지연 회로의 한 예이다. 데이타는 회로 블럭(2000)에 의해 지시된 시퀀스대로 위치(0)으로부터 위치(7)까지 판독된다. 회로 블럭(2000)은 데이타를 출력 노드(2004)로 통과시키도록 패스 트랜지스터(2002)를 구동시키는 시퀀스를 선택하기 위해 카운터나 다른 디코더 회로를 포함할 수 있다. 위치(0)으로부터 위치(7)까지 데이타를 연속적으로 풀어놓기 위해 단순히 회로 블럭(2000) 내에 카운터를 포함함으로써, 도(20)의 회로는 쉬프트 레지스터로서 동작하도록 만들어질 수 있다. 이들 동작은 회로 블럭(2000)으로의 클럭 신호를 입력하여 동기화될 수 있다. 다른 형태의 프로그램가능한 지연 회로는 데이타 전송의 시퀀싱을 허용하는 멀티플렉서와 디멀티플렉서를 포함한다.

비록 본 발명이 예시적 실시예를 참조하여 기술되었지만, 이 설명은 제한적 의미로 이해되어서는 안된다. 예시적 실시예들의 다양한 수정과 조합이 당업자에게는 명백할 것이다. 예를 들어, 레이턴시 싸이클의 수는 도 15의 회로 내에 추가 래치를 삽입함으로써 증가될 수 있다. 또한, 도 1에 도시된 실시예에서, 쉬프트 레지스터(12)로 도시된 프로그램가능한 지연 회로는 도시된 바와 같은 비교기와 출력 버퍼 드라이버 사이가 아니라 메모리 셀 어레이와 비교기 사이에 위치할 수 있다. 따라서, 첨부된 청구 범위는 이와 같은 어떠한 수정과 실시예도 포함한다.

메모리 셀 어레이의 테스트 결과가 메모리 셀 어레이를 포함하는 시스템이나 테스트 장비에 의해 기대되는 때에 테스트 회로의 출력에 나타나도록 레이턴시의 적절한 선택을 통해 동기화될 수 있는 회로가 제공된다.

도 1은 제1 양호한 실시예 회로의 일반화된 블럭도.

도 2는 도 1의 회로에 대한 타이밍도.

도 3은 3개의 테스트 회로를 도시하는 일반화된 블럭도.

도 4는 도 3에 도시된 회로의 개략도.

도 5는 도 4의 일반화된 회로 블럭의 개략도.

도 6은 도 5의 일반화된 회로 블럭의 상세도.

도 7은 도 5의 일반화된 회로 블럭의 상세도.

도 8은 도 4의 일반화된 회로 블럭의 상세도.

도 9 내지 도 12는 도 8의 일반화된 회로 블럭의 상세도.

도 13은 도 4의 일반화된 회로 블럭의 상세도.

도 14는 도 13의 일반화된 회로 블럭의 상세도.

도 15는 도 3의 일반화된 회로 블럭(310)의 상세도.

도 16은 도 15의 제2 래치(1504)에 대한 제어 회로의 개략도.

도 17은 도 3의 일반화된 회로 블럭(312)의 개략도.

도 18은 출력 버퍼 드라이버의 개략도.

도 19는 버퍼 드라이버의 출력을 위한 부하 회로도.

도 20은 프로그래머블 지연 회로의 한 예시도.

<도면의 주요 부분에 대한 부호의 설명>

100 : 메모리 셀 어레이

104 : 비교기

110, 112 : 쉬프트 레지스터

118 : 출력 버퍼 드라이버

Claims

메모리 셀 어레이를 테스트하기 위한 회로에 있어서,

상기 어레이에 결합되며, 데이타 출력 라인 및 결함 신호 출력 라인을 포함하는 테스트 회로;

상기 테스트 회로의 상기 결함 신호 출력 라인에 접속되며, 클럭 신호 입력과 출력 라인을 포함하는 프로그램가능한 지연 회로; 및

데이타 입력 라인, 상기 프로그램가능한 지연 회로의 상기 출력 라인에 접속된 결함 신호 입력 라인, 및 데이타 출력 라인을 포함하는 출력 버퍼 드라이버

를 포함하며,

상기 어레이 내의 결함있는 메모리 셀의 검출 시에, 상기 테스트 회로는 상기 테스트 회로의 상기 결함 신호 출력 라인 상에 결함 신호를 생성하고, 상기 결함 신호는 상기 프로그램가능한 지연 회로로 들어가 상기 버퍼 드라이버가 상기 결함 신호에 응답하여 고임피던스 상태가 되도록 하는 것

을 특징으로 하는 메모리 셀 어레이를 테스트하기 위한 회로.
제1항에 있어서, 상기 프로그램가능한 지연 회로는 쉬프트 레지스터인 것을 특징으로 하는 메모리 셀 어레이를 테스트하기 위한 회로.
제2항에 있어서, 상기 쉬프트 레지스터는 2개의 래치를 포함하는 것을 특징으로 하는 메모리 셀 어레이를 테스트하기 위한 회로.
제1항에 있어서, 상기 버퍼 드라이버는 3-스테이트 버퍼 드라이버인 것을 특징으로 하는 메모리 셀 어레이를 테스트하기 위한 회로.
제1항에 있어서, 부하를 더 포함하며, 상기 부하는 고임피던스 상태가 되는 상기 버퍼 드라이버에 응답하여, 상기 버퍼 드라이버의 상기 데이타 출력 라인 상의 전압을 중간 전압 레벨로 강제로 맞추는 것을 특징으로 하는 메모리 셀 어레이를 테스트하기 위한 회로.
제3항에 있어서, 상기 쉬프트 레지스터 내의 상기 래치는 상기 클럭 신호 입력 상의 클럭 신호의 소정 수의 싸이클 동안 상기 결함 신호를 지연시키기 위해 활성화 또는 비활성화될 수 있는 것을 특징으로 하는 메모리 셀 어레이를 테스트하기 위한 회로.
제2항에 있어서, 상기 쉬프트 레지스터는 2개의 래치를 포함하고, 상기 래치의 각각의 활성화는 상호 독립적이며, 외부 입력에 응답하여 1, 2, 또는 3 싸이클의 상기 버퍼 드라이버를 달성하는데 있어서 상기 결함 신호의 지연을 생성하는 것을 특징으로 하는 메모리 셀 어레이를 테스트하기 위한 회로.
메모리 셀 어레이를 테스트하기 위한 회로에 있어서,

상기 어레이에 결합되며, 데이타 입력 라인과 결함 신호 출력 라인을 포함하는 테스트 회로;

상기 테스트 회로의 상기 결함 신호 출력 라인에 결합되며, 복수의 래치, 클럭 신호 입력, 및 출력 라인을 포함하는 쉬프트 레지스터; 및

데이타 입력 라인, 상기 쉬프트 레지스터의 상기 출력 라인에 결합되어 있는 결함 신호 입력 라인, 및 데이타 출력 라인을 포함하는 3-스테이트 출력 버퍼 드라이버

를 포함하며,

상기 어레이 내의 결함있는 메모리 셀의 검출시에, 상기 테스트 회로는 상기 테스트 회로의 상기 결함 신호 출력 라인 상에 결함 신호를 생성하며, 상기 결함 신호는 상기 쉬프트 레지스터로 들어가서 상기 버퍼 드라이버가 상기 결함 신호에 응답하여 고임피던스 상태가 되도록 하는

것을 특징으로 하는 메모리 셀 어레이를 테스트하기 위한 회로.
제8항에 있어서, 상기 쉬프트 레지스터 내의 상기 래치는 상기 클럭 신호 입력 상의 클럭 신호의 소정 수의 싸이클 동안 상기 결함 신호를 지연시키기 위해 활성화 또는 비활성화될 수 있는 것을 특징으로 하는 메모리 셀 어레이를 테스트하기 위한 회로.
제8항에 있어서, 상기 쉬프트 레지스터는 2개의 래치를 포함하고, 상기 래치의 각각의 활성화는 상호 독립적이며, 외부 입력에 응답하여 1, 2, 또는 3 싸이클의 상기 버퍼 드라이버를 달성하는데 있어서 상기 결함 신호의 지연을 생성하는 것을 특징으로 하는 메모리 셀 어레이를 테스트하기 위한 회로.