KR100515025B1

KR100515025B1 - Semiconductor apparatus having combined test and ground pin

Info

Publication number: KR100515025B1
Application number: KR1019970060282A
Authority: KR
Inventors: 이승권
Original assignee: 삼성전자주식회사
Priority date: 1997-11-15
Filing date: 1997-11-15
Publication date: 2005-12-01
Anticipated expiration: 2017-11-15
Also published as: KR19990040006A

Abstract

본 발명은 반도체 장치에 관한 것으로서, 구체적으로는 테스트/접지 겸용 핀을 구비하는 반도체 장치에 관한 것으로, 종래에 별도의 테스트 핀을 구비하던 반도체 장치의 경우 출력 구동부의 접지 핀을 테스트 핀과 겸용하여 사용케 하여 별도의 테스트 핀을 구비하지 않아도 된다. 그러므로 반도체 장치의 핀 수를 감소할 수 있어 패키지 사이즈를 보다 작게 할 수 있다. 그리고 패키지 사이즈의 증가를 막기 위해 별도의 테스트 핀을 구비하지 않던 반도체 장치에서는 접지 핀을 테스트/접지 겸용 핀으로 구성하므로서 테스트 시간을 줄일 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device having a test / ground pin. In the case of a semiconductor device having a conventional test pin, the ground pin of the output driver may be combined with the test pin. It does not have to be equipped with a separate test pin. Therefore, the pin count of the semiconductor device can be reduced, and the package size can be made smaller. In addition, the semiconductor device, which did not have a separate test pin to prevent an increase in the package size, reduces the test time by configuring the ground pin as a test / ground pin.

Description

Semiconductor device with a test / ground pin {SEMICONDUCTOR APPARATUS HAVING COMBINED TEST AND GROUND PIN}

본 발명은 반도체 장치에 관한 것으로서, 구체적으로는 테스트/접지 겸용 핀을 구비하는 반도체 장치에 관한 것이다.TECHNICAL FIELD This invention relates to a semiconductor device. Specifically, It is related with the semiconductor device provided with the test / grounding pin.

반도체 장치는 여러 단계의 공정을 진행하여 완성된다. 이 단계 중에서 반도체 장치를 테스트 하는 단계가 있으며, 이 테스트 단계는 매우 중요한 부분으로, 완성된 반도체 장치의 원가를 결정하는 중요한 한 요소가 되고 있다.The semiconductor device is completed by going through several steps. Among these stages is the testing of semiconductor devices, which is a very important part, which is an important factor in determining the cost of the finished semiconductor device.

반도체 장치를 테스트하는 과정 중에서 완성된 회로가 정상적으로 동작하는가를 테스트하는 과정이 있다. 이 테스트를 위해 반도체 장치에 별도의 테스트 모드 변환 회로와, 상기 테스트 모드 변환 회로에 모드 변환 신호를 입력할 수 있는 별도의 테스트 핀을 구비하는 경우가 있다. 예를 들어, 상기 테스트 핀에 로우레벨(Low Level)의 전압을 인가하는 경우는 정상적인 동작 모드로 반도체 장치가 동작하게 되며, 하이레벨(High Level)의 전압을 인가하는 경우는 테스트 모드로 동작하게 할 수 있다.In the process of testing a semiconductor device, there is a process of testing whether a completed circuit operates normally. For this test, a semiconductor device may have a separate test mode conversion circuit and a separate test pin for inputting a mode conversion signal to the test mode conversion circuit. For example, when a low level voltage is applied to the test pin, the semiconductor device operates in a normal operation mode. When a high level voltage is applied, the semiconductor device operates in a test mode. can do.

한편, 핀 수가 많은 반도체 장치의 경우는 별도의 테스트 핀을 구비하여도 크게 무리가 없다. 그러나 핀 수가 적거나, 패키지 사이즈가 작아야 하는 경우에는 반도체 장치에 별도의 테스트 핀을 구비하는 것은 무리였다. 이런 경우에는 반도체 장치를 정상적으로 동작시켜 가면서 해당되는 테스트를 수행하였다. 이런 경우, 테스트 시간이 증가되는 문제점이 있어 왔다.On the other hand, in the case of a semiconductor device having a large number of pins, even if a separate test pin is provided, there is no problem. However, in the case where the number of pins is small or the package size should be small, it is unreasonable to provide a separate test pin in the semiconductor device. In this case, the test was performed while the semiconductor device was operating normally. In this case, there has been a problem that the test time is increased.

따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서 접지 핀과 테스트 핀을 겸용으로 사용 가능하도록 하여 패드와 핀 수를 감소시킬 수 있는 반도체 장치를 제공하는데 있다.Accordingly, it is an object of the present invention to provide a semiconductor device capable of reducing the number of pads and pins by making it possible to use a ground pin and a test pin as a combination to solve the above problems.

상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 정상 동작 모드와 테스트 모드로 동작 가능하고 테스트/접지 겸용 핀을 구비하는 반도체 장치는: 외부 출력을 위한 출력 구동 수단의 접지 단자에 연결되는 테스트/접지 겸용 패드와; 상기 출력 구동 수단의 접지 단자와 상기 테스트/접지 겸용 패드의 연결 노드에 연결되어, 상기 테스트/접지 겸용 패드에 테스트 모드 설정 신호가 입력되면 이를 해당되는 내부 회로로 입력하는 패스를 제공하고, 상기 테스트/접지 겸용 패드에 접지 전압이 입력되어 정상 동작하는 경우 상기 출력 구동 수단의 동작에 따라 발생되는 잡음이 내부 회로로 유입되는 것을 차단하는 잡음 입력 차단 수단을 포함한다.According to a feature of the present invention for achieving the object of the present invention as described above, a semiconductor device operable in a normal operation mode and a test mode and provided with a test / ground pin is: grounding of the output drive means for external output A test / ground combination pad connected to the terminal; A path connected to a ground terminal of the output driving means and a connection node of the test / grounding pad, and when a test mode setting signal is input to the test / grounding pad, a pass for inputting the test mode setting signal to a corresponding internal circuit; And a noise input blocking means for blocking noise generated by the operation of the output driving means from being introduced into the internal circuit when the ground voltage is input to the / ground pad.

이 실시예에 있어서, 상기 잡음 입력 차단 수단은 소정의 잡음 마진을 확보하기 위한 슈미트 트리거와; 상기 잡음 마진 보다 높은 레벨로 입력되는 잡음을 차단하기 위한 필터를 포함한다.In this embodiment, the noise input blocking means comprises: a Schmitt trigger for securing a predetermined noise margin; And a filter for blocking noise input at a level higher than the noise margin.

이상과 같은 본 발명에 의하면, 상기 테스트/접지 겸용 패드로 전원전압이 인가되면, 이는 해당되는 내부 회로로 입력되어 반도체 장치가 테스트 모드로 동작하게 된다. 그리고 정상 동작 모드에서는 상기 테스트/접지 겸용 패드에 접지전압이 인가된다. 이때 상기 출력 구동 수단의 동작에 따라 발생되는 잡음은 상기 잡음 입력 차단 수단에 의해 내부로의 유입이 차단된다.According to the present invention as described above, when a power supply voltage is applied to the test / ground pad, it is input to the corresponding internal circuit so that the semiconductor device operates in the test mode. In the normal operation mode, a ground voltage is applied to the test / ground pad. At this time, the noise generated in accordance with the operation of the output driving means is blocked from entering the interior by the noise input blocking means.

(실시예)(Example)

이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 테스트/접지 겸용 핀을 구비하는 리모트 콘트롤 IC의 회로 구성을 보여주는 도면이다.1 is a diagram illustrating a circuit configuration of a remote control IC having a test / grounding pin according to an embodiment of the present invention.

도 1을 참조하여, 리모트 콘트롤 IC는 리모트 콘트롤 IC 회로(10)와, 출력 구동부(30)와, 출력 패드(40)를 포함하여 구성된다. 상기 리모트 콘트롤 IC 회로(10)로부터 출력되는 출력 구동 신호(12)는 상기 출력 구동부(30)로 제공된다. 상기 출력 구동부(30)는 상기 출력 구동 신호(12)의 입력에 의해 구동되는 NMOS 트랜지스터(NM1)로 구성된다. 상기 NMOS 트랜지스터(NM1)의 타단은 저항 R1에 연결되어 있고, 상기 저항(R1)의 타단은 접지에 연결된다. 상기 NMOS 트랜지스터(NM1)의 일단은 상기 출력 패드(40)에 연결되며, 상기 출력 패드(40)는 출력핀(미도시됨)과 연결되어 이를 통해 리모트 콘트롤 신호 REM_OUT가 외부로 출력된다.Referring to FIG. 1, the remote control IC includes a remote control IC circuit 10, an output driver 30, and an output pad 40. The output drive signal 12 output from the remote control IC circuit 10 is provided to the output driver 30. The output driver 30 is composed of an NMOS transistor NM1 driven by an input of the output drive signal 12. The other end of the NMOS transistor NM1 is connected to a resistor R1, and the other end of the resistor R1 is connected to ground. One end of the NMOS transistor NM1 is connected to the output pad 40, and the output pad 40 is connected to an output pin (not shown) so that the remote control signal REM_OUT is output to the outside.

상기 리모트 콘트롤 IC는 접지와 테스트 겸용의 테스트/접지 패드(50)를 구비하며 이는 상기 출력 구동부(30)와 상기 저항 R1이 연결된 노드 n1에 연결된다. 상기 테스트/접지 패드(50)는 외부의 테스트/접지 핀(미도시됨)과 연결되어 있으며, 이에 전원전압 VDD을 인가하면 테스트 모드로 동작되게 된다. 이때, 인가된 전원전압 VDD은 테스트 모드 설정 신호로서 상기 리모트 콘트롤 IC 회로(10)의 내부로 인가된다. 그러므로 상기 리모트 콘트롤 IC 회로(10)는 테스트 모드로서 동작하게 된다. 그리고 상기 테스트/접지 핀(미도시됨)을 접지전압 GND으로 연결하게 되면 정상적인 동작을 하게 된다.The remote control IC has a test / ground pad 50 for both ground and test, which is connected to a node n1 to which the output driver 30 and the resistor R1 are connected. The test / ground pad 50 is connected to an external test / ground pin (not shown). When the power supply voltage VDD is applied thereto, the test / ground pad 50 is operated in a test mode. At this time, the applied power supply voltage VDD is applied to the inside of the remote control IC circuit 10 as a test mode setting signal. Therefore, the remote control IC circuit 10 operates as a test mode. When the test / ground pin (not shown) is connected to the ground voltage GND, normal operation is performed.

그런데 정상 동작 시에는 상기 테스트/접지 패드(50)에는 접지전압 GND이 인가되게 되고, 상기 출력 구동부(30)의 NMOS 트랜지스터(NM1)는 고전류(High Current)에 의해 구동되므로 이에 따라 잡음(noise)이 발생될 수 있게 된다. 그러므로 발생된 잡음은 다시 상기 리모트 콘트롤 IC 회로(10)로 유입되어 오동작 할 수 있게 된다. 그러므로 상기 리모트 콘트롤 IC 회로(10)에 유입될 수 있는 잡음을 차단하기 위해 상기 노드 n1과 상기 리모트 콘트롤 IC 회로(10) 사이에 잡음 입력 차단부(20)가 구성된다.However, in the normal operation, the ground voltage GND is applied to the test / ground pad 50, and the NMOS transistor NM1 of the output driver 30 is driven by a high current, thus noise. Can be generated. Therefore, the generated noise flows back into the remote control IC circuit 10 so that it can malfunction. Therefore, a noise input blocker 20 is configured between the node n1 and the remote control IC circuit 10 to block noise that may enter the remote control IC circuit 10.

상기 잡음 입력 차단부(20)는 슈미트 트리거(Schmitt Trigger)(24)와, 필터(22)로 구성된다. 일차적으로 상기 슈미트 트리거(24)는 충분한 잡음 마진 레벨(Noise Margin Level)을 확보하고, 이 잡음 마진보다 높은 레벨의 잡음이 입력되는 경우에 이차적으로 상기 필터(22)를 통해 특정 시간 이하의 펄스 폭(Pulse Width)을 갖는 입력을 차단하게 된다. 그러므로 잡음에 의한 오동작을 방지한다.The noise input blocking unit 20 includes a Schmitt Trigger 24 and a filter 22. First, the Schmitt trigger 24 secures a sufficient noise margin level, and when the noise of a level higher than this noise margin is input, the second pulse width is less than a certain time through the filter 22. Cut off the input with (Pulse Width). Therefore, it prevents malfunction due to noise.

이상과 같은 본 발명에 의하면, 종래에 별도의 테스트 핀을 구비하던 반도체 장치의 경우 출력 구동부의 접지 핀을 테스트 겸용으로 사용케 하여 별도로 테스트 핀을 구비하지 않아도 된다. 그러므로 반도체 장치의 핀 수를 감소할 수 있어 패키지 사이즈를 보다 작게 할 수 있다. 그리고 패키지 사이즈의 증가를 막기 위해 별도의 테스트 핀을 구비하지 않던 반도체 장치에서는 접지 핀을 테스트/접지 겸용 핀으로 구성하므로 그 테스트 시간을 줄일 수 있는 효과도 있다.According to the present invention as described above, in the case of a semiconductor device having a separate test pin in the prior art, it is not necessary to provide a test pin separately by using the ground pin of the output driver as a test combined use. Therefore, the pin count of the semiconductor device can be reduced, and the package size can be made smaller. In addition, the semiconductor device, which did not have a separate test pin to prevent an increase in the package size, has the effect of reducing the test time since the ground pin is configured as a test / ground pin.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings

10 : 리모트 콘트롤 IC 회로 20 : 잡음 입력 차단부10: remote control IC circuit 20: noise input blocking unit

30 : 출력 구동부 40 : 출력 패드30: output driver 40: output pad

50 : 테스트/접지 겸용 패드50: Combined Test / Ground Pads

Claims

Output drive means 30 for external output;

An internal circuit for controlling the output drive means;

A test / grounding pad (50) connected to the ground terminal of the output driving means; And

A noise input blocking means (20) connected between the ground terminal of the output driving means (30) and the connection node (n1) of the test / grounding pad (50) and the internal circuit (10),

The noise input blocking unit 20 inputs the test mode setting signal to the internal circuit 10 when a test mode setting signal is input to the test / grounding combined pad 50, and the test / grounding combined pad 50. When the ground voltage is input to the semiconductor device comprising a test / ground pin, characterized in that the noise generated by the operation of the output drive means 30 to block the flow into the internal circuit.

The method of claim 1,

The noise input blocking means 20

A Schmitt trigger 24 for securing a predetermined noise margin;

And a test pin (22) for both of the noise input to a level higher than the noise margin.