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KR100514314B1 - 면설치형 전자회로유닛 - Google Patents

면설치형 전자회로유닛 Download PDF

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Publication number
KR100514314B1
KR100514314B1 KR10-2003-0004277A KR20030004277A KR100514314B1 KR 100514314 B1 KR100514314 B1 KR 100514314B1 KR 20030004277 A KR20030004277 A KR 20030004277A KR 100514314 B1 KR100514314 B1 KR 100514314B1
Authority
KR
South Korea
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insulating substrate
electronic circuit
circuit unit
bare chip
electrode
Prior art date
Application number
KR10-2003-0004277A
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English (en)
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KR20030064307A (ko
Inventor
오사다시게루
스즈키다케오
Original Assignee
알프스 덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 알프스 덴키 가부시키가이샤 filed Critical 알프스 덴키 가부시키가이샤
Publication of KR20030064307A publication Critical patent/KR20030064307A/ko
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Publication of KR100514314B1 publication Critical patent/KR100514314B1/ko

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Abstract

본 발명은 높은 Q가 얻어짐과 동시에, 소형의 면설치형의 전자회로유닛을 제공하는 것이다.
본 발명의 면설치형의 전자회로유닛에 있어서, 절연기판(1)은 끝부(端部)가 제 2 랜드부(3)에 접속된 도전패턴으로 이루어지는 인덕턴스소자(7)를 가지고, 베어 칩(8)이 절연기판(1)상에 겹쳐져, 제 1 전극(9)과 제 1 랜드부(2), 및 제 2 전국(10)과 제 2 랜드부(3)가 서로 접속되었기 때문에, 인덕턴스소자(7)가 베어 칩(8)의 하면에 위치한 상태가 되어, 인덕턴스소자와 반도체회로와의 사이의 접속도체의 길이를 매우 짧게 할 수 있고, 특히 고주파에 있어서는 높은 Q의 전자회로유닛을 제공할 수 있다.

Description

면설치형 전자회로유닛{SURFACE MAUNTING TYPE ELECTRONIC CIRCUIT UNIT}
본 발명은 휴대 전화기 등에 사용하기 적합한 면설치형의 전자회로유닛에 관한 것이다.
종래의 전자회로유닛은 절연기판상에 저항, 콘덴서, 및 코일형상의 인덕턴스소자 등의 전기부품이 탑재됨과 동시에, 이 전기부품이 탑재된 개소 이외의 절연기판상에 있어서, 반도체회로를 형성한 베어 칩이 탑재된 구성으로 되어 있다.
종래의 전자회로유닛에 있어서, 전기부품은 베어 칩면으로부터 떨어진 위치에 탑재하지 않으면 안 되고, 따라서 인덕턴스소자를 포함하는 전기부품과 반도체회로를 접속하는 접속도체가 길어져, 특히 고주파에 있어서는 Q가 저하한다는 문제가 있다.
또 전기부품이 절연기판상으로부터 노출되어 있기 때문에, 대형이 된다는 문제가 있다.
따라서 본 발명은 높은 Q가 얻어짐과 동시에, 소형의 면설치형의 전자회로유닛을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위한 제 1의 해결수단으로서, 반도체회로가 형성된 판형상의 베어 칩과, 이 베어 칩에 겹쳐지는 판형상의 절연기판을 구비하고, 상기 베어 칩의 하면에는, 상기 반도체회로에 접속된 복수의 제 1 전극과, 상기 반도체회로에 접속된 적어도 2개의 제 2 전극이 설치되고, 상기 절연기판은 상기 제 1 전극에 대응하여 상면에 설치된 복수의 제 1 랜드부와, 상기 제 2 전극에 대응하여 상면에 설치된 적어도 2개의 제 2 랜드부와, 적어도 일부가 상기 제 1 랜드부에 접속된 상태에서, 하면에 설치된 도전패턴으로 이루어지는 복수의 외부접속용의 단자부와, 끝부가 상기 제 2 랜드부에 접속된 도전패턴으로 이루어지는 인덕턴스소자를 가지고, 상기 베어 칩이 상기 절연기판상에 겹쳐져, 상기 제 1 전극과 상기 제 1 랜드부, 및 상기 제 2 전극과 상기 제 2 랜드부가 서로 접속된 구성으로 하였다.
또 제 2의 해결수단으로서, 상기 제 1 전극이 상기 베어 칩의 외주변을 따라 배치됨과 동시에, 상기 제 2 전극이 상기 베어 칩의 중앙부에 배치되고, 상기 제 1 랜드부가 상기 절연기판의 외주변을 따라 배치됨과 동시에, 상기 제 2 랜드부가 상기 절연기판의 중앙부에 배치된 구성으로 하였다.
또 제 3의 해결수단으로서, 상기 절연기판은 절연박판이 적층되어 형성된 구성으로 하였다.
또 제 4의 해결수단으로서, 상기 인덕턴스소자가 소용돌이형상으로 형성된 구성으로 하였다.
또 제 5의 해결수단으로서, 소용돌이형상의 상기 인덕턴스소자는, 적어도 서로 교차하는 개소가 접촉하지 않도록 두께방향이 다른 면에 형성된 구성으로 하였다.
또 제 6의 해결수단으로서, 상기 단자부는 상기 제 1 랜드부보다 큰 면적으로 형성된 구성으로 하였다.
또 제 7의 해결수단으로서, 상기 단자부는 상기 절연기판의 하면의 전체에 분산되어 배치된 구성으로 하였다.
또 제 8의 해결수단으로서, 상기 절연기판내에는 후막, 또는 박막에 의해 저항, 또는/ 및 콘덴서가 형성된 구성으로 하였다.
본 발명의 면설치형의 전자회로유닛의 도면을 설명하면, 도 1은 본 발명의 면설치형의 전자회로유닛의 제 1 실시예에 관한 것으로, 개요를 나타내는 정면도, 도 2는 본 발명의 면설치형의 전자회로유닛의 제 1 실시예에 관한 것으로, 뒤집은 상태의 분해사시도, 도 3은 본 발명의 면설치형의 전자회로유닛의 제 1 실시예에 관한 것으로, 절연기판의 사시도이다.
또 도 4는 본 발명의 면설치형의 전자회로유닛의 제 2 실시예에 관한 것으로, 절연기판의 사시도, 도 5는 본 발명의 면설치형의 전자회로유닛의 제 3 실시예에 관한 것으로, 절연기판의 사시도, 도 6은 본 발명의 면설치형의 전자회로유닛의 제 4 실시예에 관한 것으로, 절연기판을 뒤집은 상태의 사시도이다.
다음에, 본 발명의 면설치형의 전자회로유닛의 제 1 실시예에 관한 구성을 도 1 내지 도 3에 의거하여 설명하면, 세라믹 등으로 형성되어, 사각형의 판형상으로 이루어지는 절연기판(1)은 복수매의 절연박판이 적층되어 형성되어 있다.
이 절연기판(1)의 상면(1a)에는, 절연기판(1)의 외주변을 따라 설치된 도전패턴으로 이루어지는 복수의 제 1 랜드부(2)와, 절연기판(1)의 중앙부에 설치된 2개의 제 2 랜드부(3)가 형성되어 있다.
그리고 제 1, 제 2 랜드부(2, 3)는 비교적 작은 면적으로 형성된 상태로 되어 있다.
또 절연기판(1)의 하면(1b)에는 하면의 전체에 분산된 상태에서, 도전패턴으로 이루어지는 복수의 외부접속용으로서의 단자부(4)가 형성되어 있다.
그리고 이 단자부(4)는, 제 1, 제 2 랜드부(2, 3)보다 큰 면적으로 형성됨과 동시에, 단자부(4)의 적어도 일부는 제 1 랜드부(2)와 접속도체(5)에 의해 접속된구성으로 되어 있다.
또한 이 절연기판(1)의 적층 사이에는 배선패턴(6)이 설치됨과 동시에, 여기서는 도시 생략하나, 후막, 또는 박막에 의해 저항이나 콘덴서가 형성되고, 이 저항이나 콘덴서는 배선패턴(6)과 접속도체(5)에 의해 단자부(4)에 접속되어, 소망의전기회로가 형성되어 있다.
도전패턴으로 형성된 인덕턴스소자(7)는 소용돌이형상을 이루어, 절연기판(1)의 중앙부에 형성되고, 그 양쪽 끝부는 각각 제 2 랜드부(3)에 접속되며, 이 인덕턴스소자(7)는, 예를 들면 동조용 코일로서 사용된다.
이 인덕턴스소자(7)는 도 3에 나타내는 바와 같이, 전체가 절연기판(1) 내에 배치되고, 제 1 도체(7a)는 하나의 층간에 형성됨과 동시에, 이 제 1 도체(7a)는 접속체(7b)를 거쳐 한쪽의 제 2 랜드부(3)에 접속되어 있다.
또 제 2 도체(7c)는 제 1 도체(7a)를 형성한 층간과 다른 층간에 형성됨과 동시에, 제 2 도체(7c)의 한쪽 끝은 접속체(7d)를 거쳐 제 1 도체(7a)에, 또 제 2 도체(7c)의 다른쪽 끝은 접속체(7e)를 거쳐 다른쪽의 제 2 랜드부(3)에 접속되어 있다.
그 결과, 제 1 도체(7a)와 제 2 도체(7c)는 일부가 교차하도록 되어 있으나, 그 교차하는 개소는 서로 접촉하지 않도록 다른 층간, 즉 두께방향이 다른 면에 형성된 상태로 되어 있다.
반도체회로(도시 생략)가 형성된 베어 칩(8)은 판형상을 이루고, 이 베어 칩(8)의 하면(8a)에는 베어 칩(8)의 외주변을 따라 배치된 복수의 제 1 전극(9)과, 베어 칩(8)의 중앙부에 배치된 2개의 제 2 전극(10)이 형성되어 있다.
또 이 제 1, 제 2 전극(9, 10)에는 반도체회로가 접속된 상태로 되어 있다.
그리고 제 1, 제 2 전극(9, 10)은 제 1, 제 2 랜드부(2, 3)와 동등한 크기로, 비교적 작은 면적으로 형성됨과 동시에, 제 1, 제 2 전극(9, 10)은 제 1, 제 2 랜드부(2, 3)에 대향(대응)한 상태로 형성되어 있다.
이와 같은 구성을 가지는 베어 칩(7)은 제 1, 제 2 전극(9, 10)을 제 1, 제 2 랜드부(2, 3)에 대향한 상태에서, 절연기판(1) 상에 겹쳐지고, 제 1 전극(9)과 제 1 랜드부(2), 및 제 2 전극(10)과 제 2 랜드부(3)가 서로 납땜되어 접속된다.
그 결과, 2개의 제 2 전극(10)에는 절연기판(1)에 형성된 인덕턴스소자(7)가 접속됨과 동시에, 제 1 전극(9)에는 제 1 랜드부(2)가 접속되어, 반도체회로가 절연기판(1)의 하면(1b)에 설치된 단자부(4)에 도출되도록 되어, 이와 같은 구성에 의해 면설치형의 전자회로유닛이 형성되어 있다.
이와 같은 면설치형의 전자회로유닛은 도 1에 나타내는 바와 같이, 단자부(4)가 머더기판(11)상에 탑재되어, 단자부(4)가 머더기판(11)에 설치된 배선패턴(12)에 납땜되어, 면설치되도록 되어 있다.
또 도 4는 본 발명의 면설치형의 전자회로유닛의 제 2 실시예를 나타내고, 이 제 2 실시예의 구성을 설명하면, 인덕턴스소자(7)의 제 1 도체(7a)는 한쪽의 제 2 랜드부(3)에 접속된 상태에서, 절연기판(1)의 상면(1a)에 노출하여 형성됨과 동시에, 제 2 도체(7c)는 층간에 형성되어, 한쪽 끝이 접속체(7d)를 거쳐 제 1 도체(7a)에 접속되고, 또 다른쪽 끝이 접속체(7e)를 거쳐 다른쪽의 제 2 랜드부(3)에 접속되어 있다.
그 결과, 제 1 도체(7a)와 제 2 도체(7c)는 일부가 교차하도록 되어 있으나, 그 교차하는 개소는 서로 접촉하지 않도록 두께방향이 다른 면에 형성된 상태로 되어 있다.
또한 그 밖의 구성은, 상기 제 1 실시예와 동일하므로, 동일부품에 동일번호를 붙이고, 여기서는 그 설명을 생략한다.
또 도 5는 본 발명의 면설치형의 전자회로유닛의 제 3 실시예를 나타내고, 이 제 3 실시예의 구성을 설명하면, 인덕턴스소자(7)의 제 1 도체(7a)는 양쪽의 제 2 랜드부(3)에 접속된 상태에서, 절연기판(1)의 상면(1a)에 노출하여 형성된다.
그리고 이 제 1 도체(7a)는 일부분이 절단된 상태로 되어 있고, 이 절단부를 연결하는 제 2 도체(7c)는 제 1 도체(7a)와 교차한 상태에서 층간에 형성되어, 제 2 도체(7c)의 양쪽 끝이 각각 접속체(7d, 7e)를 거쳐 제 1 도체(7a)에 접속되어 있다.
그 결과, 제 1 도체(7a)와 제 2 도체(7c)는 일부가 교차하도록 되어 있으나, 그 교차하는 개소는 서로 접촉하지 않도록 두께방향이 다른 면에 형성된 상태로 되어 있다.
또한 그 밖의 구성은, 상기 제 2 실시예와 동일하므로, 동일부품에 동일번호를 붙이고, 여기서는 그 설명을 생략한다.
또 도 6은 본 발명의 면설치형의 전자회로유닛의 제 4 실시예를 나타내고, 이 제 4 실시예의 구성을 설명하면, 인덕턴스소자(7)의 제 2 도체(7c)가 절연기판(1)의 하면(1b)에 형성된 것이다.
또한 그 밖의 구성은, 상기 제 3 실시예와 동일하므로, 동일부품에 동일번호를 붙이고, 여기서는 그 설명을 생략한다.
또 절연기판은 적층이 아닌 단판이어도 좋고, 또 인덕턴스소자는 소용돌이형상 이외의 것을 사용하여도 좋다.
또 소용돌이형상의 인덕턴스소자는 상기 실시예 외, 여러가지의 형상을 적용할 수 있는 것은 물론이다.
본 발명의 면설치형의 전자회로유닛은 반도체회로가 형성된 판형상의 베어 칩과, 이 베어 칩에 겹쳐지는 판형상의 절연기판을 구비하고, 베어 칩의 하면에는 반도체회로에 접속된 복수의 제 1 전극과, 반도체회로에 접속된 적어도 2개의 제 2 전극이 설치되고, 절연기판은 제 1 전극에 대응하여 상면에 설치된 복수의 제 1 랜드부와, 제 2 전극에 대응하여 상면에 설치된 적어도 2개의 제 2 랜드부와, 적어도 일부가 제 1 랜드부에 접속된 상태에서, 하면에 설치된 도전패턴으로 이루어지는 복수의 외부접속용의 단자부와, 끝부가 제 2 랜드부에 접속된 도전패턴으로 이루어지는 인덕턴스소자를 가지고, 베어 칩이 절연기판상에 겹쳐져, 제 1 전극과 제 1 랜드부, 및 제 2 전극과 제 2 랜드부가 서로 접속되었기 때문에, 인덕턴스소자가 베어 칩의 하면에 위치한 상태가 되어, 인덕턴스소자와 반도체회로와의 사이의 접속도체의 길이를 매우 짧게 할 수 있고, 특히 고주파에 있어서는 높은 Q의 전자회로유닛을 제공할 수 있다.
또 도전패턴으로 형성된 인덕턴스소자가 베어 칩과 대향한 상태로 배치되어 있기 때문에, 종래에 비하여 스페이스펙터가 좋고, 박형이고, 소형인 것이 얻어진다.
또 제 1 전극이 베어 칩의 외주변을 따라 배치됨과 동시에, 제 2 전극이 베어 칩의 중앙부에 배치되고, 제 1 랜드부가 절연기판의 외주변을 따라 배치됨과 동시에, 제 2 랜드부가 절연기판의 중앙부에 배치되었기 때문에, 다수 필요한 제 1 전극과 제 1 랜드부를 콤팩트하게 배치할 수 있음과 동시에, 중앙부의 빈 개소에는 제 2 전극과 제 2 랜드부를 형성할 수 있어, 전체로서 소형의 전자회로유닛을 제공할 수 있다.
또 절연기판은 절연박판이 적층되어 형성되었기 때문에, 인덕턴스소자 등의 전기부품이 적층사이를 이용하여 배치할 수 있어, 박형이고, 소형인 것이 얻어진다.
또 인덕턴스소자가 소용돌이형상으로 형성되었기 때문에, 소형의 인덕턴스소자가 얻어진다.
또 소용돌이형상의 인덕턴스소자는 적어도 서로 교차하는 개소가 접촉하지 않도록 두께방향이 다른 면에 형성되었기 때문에, 도체간의 절연이 간단하고, 확실함과 동시에, 인덕턴스소자가 박형이고, 소형인 것이 얻어진다.
또 단자부는 제 1 랜드부보다 큰 면적으로 형성되었기 때문에, 머더기판에의 납땜이 확실한 것이 얻어진다.
또 단자부는 절연기판의 하면의 전체에 분산되어 배치되었기 때문에, 큰 면적의 단자부를 다수 배치할 수 있다.
또 절연기판내에는 후막, 또는 박막에 의해 저항, 또는/ 및 콘덴서가 형성되었기 때문에, 종래에 비하여 박형이고, 소형의 전자회로유닛을 제공할 수 있다.
도 1은 본 발명의 면설치형의 전자회로유닛의 제 1 실시예에 관한 것으로, 개요를 나타내는 정면도,
도 2는 본 발명의 면설치형의 전자회로유닛의 제 1 실시예에 관한 것으로, 뒤집은 상태의 분해사시도,
도 3은 본 발명의 면설치형의 전자회로유닛의 제 1 실시예에 관한 것으로, 절연기판의 사시도,
도 4는 본 발명의 면설치형의 전자회로유닛의 제 2 실시예에 관한 것으로, 절연기판의 사시도,
도 5는 본 발명의 면설치형의 전자회로유닛의 제 3 실시예에 관한 것으로, 절연기판의 사시도,
도 6은 본 발명의 면설치형의 전자회로유닛의 제 4 실시예에 관한 것으로, 절연기판을 뒤집은 상태의 사시도이다.
※ 도면의 주요 부분에 있어서의 부호의 설명
1 : 절연기판 1a : 상면
1b : 하면 2 : 제 1 랜드부
3 : 제 2 랜드부 4 : 단자부
5 : 접속도체 6 : 배선패턴
7 : 인덕턴스소자 7a : 제 1 도체
7b : 접속체 7c : 제 2 도체
7d : 접속체 7e : 접속체
8 : 베어 칩 8a : 하면
9 : 제 1 전극 10 : 제 2 전극
11 : 머더기판 12 : 배선패턴

Claims (8)

  1. 반도체회로가 형성된 판형상의 베어 칩과, 이 베어 칩에 겹쳐지는 판형상의 절연기판을 구비하고, 상기 베어 칩의 하면에는, 상기 반도체회로에 접속된 복수의 제 1 전극과, 상기 반도체회로에 접속된 적어도 2개의 제 2 전극이 설치되고, 상기 절연기판은 상기 제 1 전극에 대응하여 상면에 설치된 복수의 제 1 랜드부와, 상기 제 2 전극에 대응하여 상면에 설치된 적어도 2개의 제 2 랜드부와, 적어도 일부가 상기 제 1 랜드부에 접속된 상태에서, 하면에 설치된 도전패턴으로 이루어지는 복수의 외부접속용의 단자부와, 끝부가 상기 제 2 랜드부에 접속된 도전패턴으로 이루어지는 인덕턴스소자를 가지고, 상기 인덕턴스소자는 상기 2 개의 제 2 랜드부를 둘러싸도록 소용돌이 형상으로 형성되고, 상기 베어 칩이 상기 절연기판상에 겹쳐져, 상기 제 1 전극과 상기 제 1 랜드부, 및 상기 제 2 전극과 상기 제 2 랜드부가 서로 접속된 것을 특징으로 하는 면설치형의 전자회로유닛.
  2. 제 1항에 있어서,
    상기 제 1 전극이 상기 베어 칩의 외주변을 따라 배치됨과 동시에, 상기 제 2 전극이 상기 베어 칩의 중앙부에 배치되고, 상기 제 1 랜드부가 상기 절연기판의 외주변을 따라 배치됨과 동시에, 상기 제 2 랜드부가 상기 절연기판의 중앙부에 배치된 것을 특징으로 하는 면설치형의 전자회로유닛.
  3. 제 1항에 있어서,
    상기 절연기판은 절연박판이 적층되어 형성된 것을 특징으로 하는 면설치형의 전자회로유닛.
  4. 삭제
  5. 제 4항에 있어서,
    소용돌이형상의 상기 인덕턴스소자는, 적어도 서로 교차하는 개소가 접촉하지않도록 두께방향이 다른 면에 형성된 것을 특징으로 하는 면설치형의 전자회로유닛.
  6. 제 1항에 있어서,
    상기 단자부는 상기 제 1 랜드부보다 큰 면적으로 형성된 것을 특징으로 하는 면설치형의 전자회로유닛.
  7. 제 6항에 있어서,
    상기 단자부는 상기 절연기판의 하면의 전체에 분산되어 배치된 것을 특징으로 하는 면설치형의 전자회로유닛.
  8. 제 1항에 있어서,
    상기 절연기판내에는 후막, 또는 박막에 의해 저항, 또는/ 및 콘덴서가 형성된 것을 특징으로 하는 면설치형의 전자회로유닛.
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