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KR100513819B1 - Cmos 회로를 위한 삼각형 그리드 기반의 테이블 모델링 및 인터폴레이팅 방법 - Google Patents

Cmos 회로를 위한 삼각형 그리드 기반의 테이블 모델링 및 인터폴레이팅 방법 Download PDF

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KR100513819B1
KR100513819B1 KR1019980012586A KR19980012586A KR100513819B1 KR 100513819 B1 KR100513819 B1 KR 100513819B1 KR 1019980012586 A KR1019980012586 A KR 1019980012586A KR 19980012586 A KR19980012586 A KR 19980012586A KR 100513819 B1 KR100513819 B1 KR 100513819B1
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안드레스 알 틴
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매그나칩 반도체 유한회사
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Abstract

본 발명에 의하면 집적회로 셀 모델의 정확도를 개선시키거나 테이블에 요구되는 포인트들의 수를 감소시키기 위해 비선형 테이블 모델들을 구성하고 인터폴레이팅하기 위한 방법이 제공된다. 본 발명의 이러한 방법은 CMOS 회로들의 고유의 동작에 정확하게 근사하는 비선형 테이블 모델을 구현한다. 그 방법은 지연 표면을 지정하고 셀 지연값들의 인터폴레이션을 위하여 삼각형 그리드를 이용한다. 삼각형 지연 표면 세그먼트는 테이블에서 3개의 인접값들에 의해 정의된다. 인터폴레이션은 3개의 인접 테이블값들에 의해 그려진 삼각형 표면 세그먼트를 위한 근사치를 이용한다.

Description

ＣＭＯＳ 회로를 위한 삼각형 그리드 기반의 테이블 모델링 및 인터폴레이팅 방법{TRIANGULAR GRID BASED TABLE MODEL AND INTERPOLATION FOR CMOS CIRCUITS}
본 발명은 집적회로 설계에 관한 것으로서, 특히 집적회로 셀을 위한 정확한 타이밍 모델에 관한 것이다.
집적회로 셀을 위한 타이밍 모델 및 지연 계산은 특정 용도를 위한 집적회로(application specific integrated circuit)(이하, "ASIC"라 함) 또는 특정 용도를 위한 표준 제품(application specific standard product)(이하, "ASSP"라 함) 집적회로(integrated circuit)(이하, "IC"라 함)의 설계 및 구현을 위해 요구된다. 특성화된 정확한 타이밍 모델들은 실리콘에서의 ASIC 또는 ASSP가 기능 및 타이밍 사양에 정합하도록 보증하는데 요구된다. 이전의 타이밍 모델은 아래의 [수학식 1]에서 예시된 바와 같이 출력 용량성 부하(output capacitance load)의 함수인 간단한 슬로프-인터셉트(slope-intercept) 모델로서 구현되었다.
Tdelay = Tint + KCload
전술한 바와 같은 [수학식 1]은 CMOS 게이트 동작의 간단한 1차(first order) 분석에 기반을 둔 것이다.
이들 모델들은 ASIC 또는 ASSP의 설계 및 검증 프로세스를 구현하고 특성화하기에 용이하였다. 하지만, 이들 선형 모델들의 정확도는 2차 효과의 결과적인 탁월성 및 프로세스 피처 사이즈(feature size)(예를 들어, 서브-마이크론)에서의 감소로 인해 제한되게 되었다.
서브-마이크론 CMOS 게이트 지연은 아래의 [수학식 2]에서 예시된 바와 같이 입력 슬루 레이트(slew rate) 및 출력 용량성 부하의 비선형 함수이다.
Tdelay = f(Tslew, Cload)
이러한 비선형 동작을 모델링하고 특성화하는데 이용되는 2가지 접근 방법, 즉 수학식 및 테이블이 있다.
수학식 모델은 다수의 계수를 가지는 선형(linear) 모델, 지수(exponential) 모델 또는 다항식(polynomial) 모델일 수 있다. 수학식 모델은 셀의 시뮬레이션 동작에 적합한 곡선을 기반으로 하거나 CMOS 셀의 고유의 동작을 기반으로 할 수 있다. 고유의 동작은 셀의 물리적 특성들에 상응한다. 하지만, 특별한 경우 또는 근사치가 분석에 이용될 경우를 제외하고, 회로 스위칭의 분석은 복잡하며, 배타적인 형태의 해결책을 개발하기 어렵다. 어느 경우에도, 수학식 모델은 다수의 계수들을 필요로 하며, 특성화하기 어렵다. 또한, CMOS 셀의 고유의 동작을 모델링하는데 이용된 근사치는 모델 정확도를 제한할 수 있거나 모든 집적회로 셀 타입들에 대해 유효하지 않을 수 있다.
비선형 동작을 특성화하고 모델링하는 다른 접근 방법은 다양한 입력 슬루(slew) 레이트 및 출력 부하값에 기반을 둔 소정 셀 지연값의 매트릭스(matrix)인 비선형 테이블 모델을 이용하는 것이다. 특정 입력 슬루 및 출력 부하값에 대한 셀 지연값은 소정의 셀 지연값들사이에서 인터폴레이션하므로써 계산된다. 이것은 본질적으로 셀 동작에 적합한 비선형 곡선이며, 소정의 셀 지연값이 충분하다면 정확할 수 있다. 하지만, 충분한 값들을 제공하기 위해서는, 여전히 설계 프로세스에서 모델의 특성화 및 구현에 영향을 주는 다수의 소정의 셀 지연값들이 요구된다. 이러한 단점에도 불구하고, 비선형 모델은 더 일반적이고 포터블(portable)한 접근 방법이기 때문에, 서브-마이크론 집적회로의 설계를 위한 전자식 설계 자동화(electronic design automation)(이하, "EDA"라 함) 툴(tools)에 의해 이용되는 일반적인 접근 방법이다. 그럼에도 불구하고 이러한 비선형 모델의 효율적인 이용을 위해서는, 모델들에서 값들의 전체 수의 제한이 요구된다. 결론적으로, 정확도가 불리한 영향을 받는다.
도1은 직사각형 그리드에 기반을 둔 인터폴레이션을 위한 비선형 테이블 모델(100)을 도시한다. 인터폴레이션은 아래의 [수학식 3]을 이용한 4개의 인접 테이블값에 의해 그려진 직사각형 지연 표면 세그먼트(rectangular delay surface segment)(110)를 위한 근사치를 이용한다.
Z = A + Bx + Cy + Dxy
직사각형 기반 그리드의 하나의 단점은 테이블 모델에서 충분한 수의 값들이 이용되지 않는 경우에 직사각형 지연 표면 세그먼트(110)를 위한 수학식이 CMOS 셀들의 전체 동작 범위에 걸쳐 유효하지 않다는 것이다. 그래서, 충분한 수의 값들이 이용되지 않으면 모델 부정확도가 증가하거나, 또는 충분한 수의 값들이 이용되면 설계 시간에 불리한 영향을 주게 된다.
결론적으로, 이전 레벨의 정확도를 유지하면서 보다 적은 포인트들을 이용하거나 또는 더 높은 정확도를 제공하기 위해 이전 모델과 같은 동일한 수의 포인트들을 이용하는 셀 모델이 요구된다. 본 발명은 이러한 요구를 만족시킨다.
본 발명은 지연 표면을 지정하고 셀 지연의 인터폴레이션을 위한 삼각형 그리드를 이용한 비선형 테이블 모델을 포함한다. 이 모델은 정확하게 CMOS 회로들의 고유의 동작에 근사한다. 이러한 모델은 동일한 수의 값들을 이용한 직사각형 그리드-기반 테이블 모델보다 더 정확하거나 테이블을 위해 요구되는 값들의 수를 감소시키기 위해 이용될 수 있어 셀 특성화 노력을 절감할 수 있다.
또한, 본 발명은 셀 지연값을 정확하게 결정하기 위한 방법을 제공한다. 이것은 결정될 셀 지연값을 포함하지 않는 영역의 효과를 최소화하는 소정의 포인트들을 선정함으로써 달성된다.
본 발명의 다른 장점 및 특징들은 본 발명 및 그 실시예의 상세한 설명과, 세부사항이 본 명세서의 일부분으로서 충분히 개시되어 있는 첨부 도면 및 특허청구범위로부터 자명해질 것이다.
비록 본 발명이 다양한 형태의 실시예로 가능하지만, 본 발명의 개시는 도면에서 도시되고, 특정 실시예에서 상세하게 설명될 것이며, 본 발명의 원칙들의 예시로서 고려되어야 하고, 전술한 바와 같은 특정 실시예에 제한되지 않는다.
본 발명은 집적회로 셀 모델의 정확도를 개선시키거나 테이블에 필요한 포인트들의 수를 감소시키기 위해 비선형 테이블 모델로 구성하고 인터폴레이팅하기 위한 방법이다. 본 발명의 이러한 방법은 CMOS 회로들의 고유의 동작에 정확하게 근사하는 비선형 테이블 모델을 구현한다. 그 방법은 지연 표면을 지정하고 셀 지연값의 인터폴레이션을 위해 삼각형 그리드를 이용한다. 본 발명의 하나의 중요한 장점은 이러한 삼각형 그리드가 CMOS 회로들의 고유의 동작을 보다 가깝게 나타낸다는 것이다. 인터폴레이션을 위한 삼각형 그리드-기반 테이블 모델(200)은 도2에 도시되어 있다.
도2를 참조하면, 각 삼각형 지연 표면 세그먼트(210)는 테이블에서 3개의 인접 테이블값(215)에 의해 정의된다. 인터폴레이션은 아래의 [수학식 4]를 이용한 3개의 인접 테이블값(215)에 의해 나타난 삼각형 지연 표면 세그먼트(210)에 대한 근사치를 이용한다.
Z = A + Bx + Cy
[수학식 4]는 선형이지만, 동일 갯수 또는 다른 갯수의 계수를 가지는 지수수학식 또는 다항식이 이용될 수 있다. 다른 형태의 수학식 또는 다항식을 이용하면 다른 레벨의 정확도가 제공되게 된다.
본 발명의 방법은 셀 지연 표면을 더 정확하게 나타내기 위하여 직사각형 그리드-기반 테이블에서 이용된 것과 동일한 개수의 값(115)을 이용하여 표면 세그먼트(210)의 개수를 2배 증가시킨다. 대안으로, 직사각형 그리드-기반 테이블에서와 동일한 레벨 정확도를 제공하기 위하여 도2에 도시된 삼각형 그리드-기반 테이블 모델(200)에서의 테이블값(215)의 개수가 감소될 수 있다. 또한, 이러한 삼각형 구조 및 인터폴레이션 방법은 CMOS 셀의 지연 동작과 일치한다.
테이블값(215)은 바람직하게도 다음과 같이 결정된다. SPICE 시뮬레이션과 같은 회로 특성 시뮬레이션은 파형을 생성하기 위하여 입력 슬루 시간 Tslew 및 다양한 출력 부하 Cload를 이용한다. 대안으로, 테스트 칩으로부터 측정된 파형들이 이용될 수 있다. 이때 파형들은 Tdelay를 결정하기 위하여 셀 입력 및 출력사이의 셀 지연을 측정하기 위하여 이용된다. 변수 Cload와 Tslew 및 그에 대응하는 지연 Tdelay를 포함하는 테이블이 생성된다. 예를 들어, 아래의 [표 1]을 참조하라.
Tslew, ns Cload, pf
0.008 0.232 1.332 4.080 8.007 16.000
0.0100.1500.5001.000 0.0790.4431.3522.650 0.1450.5091.4182.716 0.2810.8321.7413.039 0.6221.1732.5503.848 1.1091.6603.0375.004 2.0992.6504.0275.995
[표 1]에서의 값으로부터, [수학식 4]에 대한 계수들은 각 표면 세그먼트에 대해 계산된다. 특히, [수학식 4]는 Tslew, Cload 및 Tdelay에 대한 3개의 다른 세트들의 값들에 대해 동시에 해결된다. 다른 계수들은 이들 세트들의 다른 조합들을 위해 계산된다. 이때 이들 계수들은 [표 1]에 포함되지 않는 값 Tslew 및 Cload들의 세트에 대해 Tdelay의 다른 값들을 인터폴레이팅하기 위해 이용된다.
예를 들어, Tslew 및 Cload에 대한 입력값들이 각각 0.010 ∼ 0.150과 0.008 ∼ 0.232사이에서 변동하면, 세트(Tslew, Cload, Tdelay)에 의해 각각 정의된 어느 3개의 포인트가 인터폴레이팅 셀 지연 표면 세그먼트를 정의하게 되는지에 관한 결정이 이루어진다. 3개의 포인트들이 결정되면, [수학식 4]에 대한 관련 계수들은 입력 Tslew 및 Cload와 함께 이용되며 셀 지연 Tdelay를 계산하기 위해 [수학식 4]에서 이용된다.
CMOS 회로들의 지연 동작은 2개의 구분 동작 영역, 즉 빠른 입력 슬로프(past input slope) 및 느린 입력 슬로프(slow input slope)를 가지며, 각각의 영역에 상이한 동작 및 모델이 존재한다. 컴퓨터 이용 설계(Computer-Aided Design)에 관한 IEEE 보고서, CAD-6, no. 2(3/87)에서 Hedenstierna와 Jeppson에 의한 "CMOS Circuit Speed and Buffer Optimization" 명칭의 논문에는 이들 2개의 구분 동작 영역들에 대해 설명되어 있으며, 이 논문은 본 명세서에 참조로써 병합되어 있다. 전술된 이러한 논문에서와 같이 트랜지스터는 입력 스위칭 동안 포화 영역 및 선형 영역에서 동작하게 된다. 이들 영역은 아래의 [수학식 5] 및 [수학식 6]에 의해 규정된다.
Tslew 〈 K Cload(빠른 입력 슬로프)
Tslew 〉K Cload(느린 입력 슬로프)
따라서, 생성된 [표 1]은 느린 슬로프값 및 빠른 슬로프값 모두를 나타낸다.
Tslew = K Cload
전술한 바와 같은 [수학식 7]은 삼각형 그리드로 유익하게 구현될 수 있는 테이블 모델에서의 경계를 정의한다. 이 경계는 테이블을 CMOS 회로에 대한 동작 영역 즉 느린 입력 슬로프 또는 빠른 입력 슬로프에 정합되는 2개의 구분 영역으로 나눈다. 이것은, 인터폴레이션 에러가 영역들의 교차점에서 발생되거나 추가값을 요구하기 때문에 직사각형 그리드 방법으로는 실제로 이용할 수 없다. 또한, [수학식 7]은 정확한 모델링을 위한 삼각형 그리드 기반의 테이블에서의 포인트, 특히 [수학식 5]와 [수학식 6]에 의해 정의된 영역들의 교차점을 정의하기 위하여 이용된다. 이러한 경계에 속하거나 또는 경계의 수 퍼센트내에 속한 지연 포인트들을 선정하는 것은 한 영역의 다른쪽 영역에 대한 영향을 제거함으로써 지연 결정의 정확도를 최적화시킨다.
예를 들어, 도4a는 Cload 및 Tslew의 다양한 소정값들에 대한 Tdelay 포인트(410, 420, 430, 440)의 그래프를 도시한다. 경계(450)는 [수학식 7]에 의해 결정되고, 그래프를 빠른 입력 슬로프 영역 및 느린 입력 슬로프 영역으로 나눈다. 포인트(460)는 셀에 대한 실제의 지연 Tdelay를 나타낸다. 도4b 및 도4c 뿐만 아니라 도4a는 3차원적인 것이며, 여기서 3차원은 그 도면에 수직한 방향이다. 그래서, 포인트(410, 420, 430, 440, 460)는 Cload 및 Tslew 축에 의해 정의된 평면에 존재하거나 또는 존재하지 않을 수 있다.
직사각형 그리드 모델로 포인트(460)(도4a)에 대한 Tdelay를 결정하는 것이 도4b에 도시되어 있다. 그 대응하는 계수들을 가지는 포인트(410, 420, 430, 440)를 이용하여 직사각형 표면 세그먼트(470)가 정의된다. 또한, 표면 세그먼트(470)는 2차원이거나 또는 2차원이 아닐 수 있다. 입력 Tslew 및 Cload로부터, 표면 세그먼트(470)를 교차하는 포인트(460')가 결정된다.
포인트(410, 420, 430, 440)의 위치들로 인해 표면 세그먼트(470)가 경계(450)를 가로지르고 있다는 것을 주목하라. 그래서, 표면 세그먼트(450)의 정의는 빠른 슬로프 및 느린 슬로프 영역들 모두에 의해 영향을 받는다. 전술한 바와 같은 Hedenstierna와 Jeppson에 의한 논문은 CMOS 셀이 이들 영역들 각각에 대해 상이하게 동작한다고 기재하고 있기 때문에, 포인트(460')를 포함하지 않는 영역의 영향은 도4a의 포인트(460)를 정확하게 결정하는 것을 저하시킨다.
본 발명의 바람직한 실시예를 도시하는 도4c를 참조하면, 삼각형 표면 세그먼트(480)는 Tdelay 포인트(460")를 결정하기 위해 이용된다. 삼각형 표면을 이용하면, 3개의 포인트들사이의 표면의 보다 양호한 해상도를 제공한다. 특히, 도4b에서 직사각형 표면 세그먼트(470)에 의한 포인트(440)를 이용하는 것은 도4a에서 실제 지연 포인트(460)의 정확한 결정을 저하시키는데, 그 이유는 그 포인트(440)가 위치하고 있는 영역이 포인트(460)가 위치하고 있는 영역과 상이하게 동작하는 것으로 나타나 있기 때문이다. 다시 말하면, 포인트(440)를 포함하는 영역에 대한 직사각형 표면 세그먼트(470)의 오버랩이 포인트(460)를 결정하는 정확도를 저하시킨다.
도4c로 돌아가서, 삼각형 표면 세그먼트(480)에 대한 포인트(410, 420, 430)를 이용하는 것은 포인트(440)의 이용을 제거함으로써 다른 영역의 영향을 최소화한다. 결론적으로, 포인트(460")의 결정시 다른 영역의 영향은 최소화될 것이다. 이 방법은 어떤 포인트들이 결정될 Tdelay 포인트(예를 들어, 포인트(460))를 포함하지 않는 영역으로의 오버랩 및 그 영향을 최소화하거나 제거하는지를 판단한다. 도2에 도시된 경계(220)와 같이 [수학식 7]에 의해 정의된 경계를 따라 위치되어 있는 Tdelay 값을 포함하는 [표 1]과 같은 지연 테이블을 갖는 것은, 원하는 Tdelay 포인트를 포함하지 않는 영역의 영향을 최소화한다는 것을 주목하라. 도4a 내지 도4c로부터 쉽게 판단될 수 있는 것과 같이, 본 발명은 동일한 개수의 포인트들을 가지는 직사각형 표면 세그먼트보다 더 정확하다.
본 발명의 바람직한 방법은 도3을 참조하여 설명되게 된다. 시작 블록(300)이후, [표 1]과 같은 지연 테이블이 블록(310)에서 생성된다. 이러한 테이블은 SPICE 또는 테스트 칩에서 제공되는 Tdelay, Tslew 및 Cload 값들로부터 생성된다. 이후, 지연 테이블로부터의 포인트들의 각 세트에 대하여 표면 세그먼트 계수들이 블록(320)에서 계산된다.
블록(330)에서 입력 Tslew 및 Cload 값이 제공된다. 블록(340)에서 입력 Tslew 및 Cload 값에 대한 표면 세그먼트가 결정된다. 구체적으로는, 원하는 Tdelay 값을 포함하지 않는 영역으로의 오버랩을 최소화하면서 입력 Tslew 및 Cload 값을 경계짓는 포인트들이 지연 테이블로부터 선택된다. 블록(350)에서 입력 Tslew 및 Cload 값에 대한 지연 Tdelay는 [수학식 4]를 이용하여 지연 표면 계수들로부터 계산된다. 이 방법은 블록(360)에서 종료된다.
비록 본 발명이 도면들을 참조하여 설명되지만, 전술한 실시예의 여러 변형 및 수정이 본 발명의 새로운 특징들의 사상 및 범위를 벗어나지 않고 가능하다. 예를 들어, 다른 수학식 또는 다항식이 지연 표면 세그먼트를 정의하기 위해 이용될 수 있다. 또한, 지연 표면 세그먼트를 정의하는데 이용된 포인트들의 수는 3개로 한정되지 않는다. 또한, 다양한 기하학적인 지연 세그먼트가 이용될 수 있다.
전술한 바와 같은 예시된 특정 디바이스의 제한은 의도된 것이 아니며 그 한정이 추론되어서도 아니됨을 인식할 것이다. 물론, 본 발명의 첨부된 특허청구범위는 특허청구범위내의 모든 변형들을 포함하도록 의도되어진 것이다.
본 발명의 방법은 셀 지연 특성화 및 계산의 정확도와 효율을 개선하기 위하여 EDA 및 ASIC 제공업체에 대해 특히 유용하다. 이러한 방법은 요구되는 특성화 시뮬레이션의 횟수를 감소시킬 수 있고, 비선형 모델을 이용하여 설계 툴의 효율을 개선시킬 수 있다.
도1은 셀 지연 계산을 위한 직사각형 그리드-기반 테이블 모델 및 인터폴레이션을 도시한 도면.
도2는 본 발명에 따른 셀 지연 계산을 위한 삼각형 그리드-기반 테이블 모델 및 인터폴레이션을 도시한 도면.
도3은 본 발명의 바람직한 실시예의 흐름도.
도4a 내지 도4c는 본 발명의 바람직한 실시예를 그래픽으로 도시한 도면.
*도면의 주요부분에 대한 부호의 설명
100: 비선형 테이블 모델 110, 210: 표면 세그먼트
115, 215: 테이블값 200: 삼각형 그리드-기반 테이블 모델

Claims (13)

  1. 삼각형 그리드 기반의 모델을 이용하는 단계를 포함하는 집적회로 셀 지연을 결정하는 방법.
  2. 제 1 항에 있어서,
    상기 모델이 테이블 모델인
    집적회로 셀 지연 결정 방법.
  3. 제 1 항에 있어서,
    상기 모델이 셀 지연을 인터폴레이팅하기 위해 이용되는
    집적회로 셀 지연 결정 방법.
  4. 제 1 항에 있어서,
    상기 모델이 입력 스큐 및 출력 부하값을 포함하는
    집적회로 셀 지연 결정 방법.
  5. 제 4 항에 있어서,
    상기 모델이 소정의 셀 지연값들을 포함하는
    집적회로 셀 지연 결정 방법.
  6. 제 2 항에 있어서,
    수학식 Tslew = Ks Cload가 상기 테이블 모델에서 값들을 결정하기 위해 이용되는
    집적회로 셀 지연 결정 방법.
  7. 입력 시간 및 출력 부하로부터 셀 지연을 결정하는 단계;
    상기 결정된 셀 지연, 입력 시간 및 출력 부하로부터 삼각형 지연 표면 세그먼트를 근사하는 단계; 및
    상기 근사된 삼각형 지연 표면 세그먼트로부터 셀 지연을 인터폴레이팅하는 단계
    를 포함하는 집적회로 셀 지연 결정 방법.
  8. 제 7 항에 있어서,
    상기 입력 시간이 슬루 시간을 포함하고, 상기 출력 부하가 용량성 부하를 포함하는
    집적회로 셀 지연 결정 방법.
  9. 제 7 항에 있어서,
    상기 결정하는 단계는 수학식 Tslew = Ks Cload를 포함하는
    집적회로 셀 지연 결정 방법.
  10. 셀 지연을 포함하지 않는 영역의 영향을 적어도 최소화하는 지연 표면 세그먼트를 이용하는 단계를 포함하는 셀 지연 결정 방법.
  11. 제 10 항에 있어서,
    상기 영역은 수학식 Tslew = Ks Cload에 의해 정의되는
    셀 지연 결정 방법.
  12. 제 10 항에 있어서,
    상기 표면 세그먼트는 삼각형인
    셀 지연 결정 방법.
  13. 제 11 항에 있어서,
    상기 수학식에 의해 정의된 경계에 위치한 적어도 하나의 소정 포인트를 이용하는 단계를 더 포함하는
    셀 지연 결정 방법.
KR1019980012586A 1997-04-10 1998-04-09 Cmos 회로를 위한 삼각형 그리드 기반의 테이블 모델링 및 인터폴레이팅 방법 Expired - Lifetime KR100513819B1 (ko)

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US8/833,879 1997-04-10
US08/833,879 1997-04-10

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