KR100511906B1 - Cmos inverter circuit with variable output signal transition level using floating gate transistor - Google Patents
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Abstract
본 발명은 CMOS 인버터에 있어서, 플로팅 게이트 트랜지스터를 사용하여 입력 신호에 대한 출력 신호의 천이 레벨을 조절 가능하도록 한 인버터 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an inverter circuit in which a floating gate transistor is used in a CMOS inverter to adjust a transition level of an output signal to an input signal.
본 발명의 CMOS 인버터 회로는 PMOS 플로팅 게이트 트랜지스터와 NMOS 플로팅 게이트 트랜지스터가 CMOS 형태로 연결된 CMOS 인버터부와, 상기 PMOS 플로팅 게이트 트랜지스터에 연결되어 문턱 전압을 조절하기 위한 제 1 제어부와, 상기 NMOS 플로팅 게이트 트랜지스터에 연결되어 문턱 전압을 조절하기 위한 제 2 제어부를 포함한다.The CMOS inverter circuit of the present invention includes a CMOS inverter unit in which a PMOS floating gate transistor and an NMOS floating gate transistor are connected in a CMOS form, a first controller connected to the PMOS floating gate transistor to adjust a threshold voltage, and the NMOS floating gate transistor. It is connected to the second control unit for adjusting the threshold voltage.
Description
본 발명은 CMOS 인버터(Complementary Metal Oxide Semiconductor Inverter) 회로에 관한 것으로서, 보다 구체적으로는 플로팅 게이트 트랜지스터(Floating Gate Transistor: FGT)를 이용함으로써 입력 전압에 대한 출력 전압의 천이 레벨(Transition Level)이 조절 가능한 인버터 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a CMOS inverter circuit, and more specifically, to a level of a transition level of an output voltage with respect to an input voltage by using a floating gate transistor (FGT). It relates to an inverter circuit.
PMOS 트랜지스터(P-channel MOS Transistor)와 NMOS 트랜지스터(N-channel MOS Transistor)가 직렬로 연결된 CMOS 트랜지스터는 초고밀도 집적 회로(Very Large Scale Integration: VLSI) 등의 분야에서 기본이 되는 인버터(Inverter) 회로이다.CMOS transistors in which P-channel MOS transistors and N-channel MOS transistors are connected in series are inverter circuits that are fundamental in fields such as Very Large Scale Integration (VLSI). to be.
도 1은 상기와 같은 CMOS 트랜지스터의 회로도를 나타낸 것이다. 도 1을 참조하면, CMOS 인버터는 소오스(Source) 단자에 전원 전압(Vcc)이 연결된 PMOS 트랜지스터(P1)와 소오스 단자에 접지 전원이 연결된 NMOS 트랜지스터(N1)의 게이트(Gate) 단자와 드레인(Drain) 단자가 각각 연결되고, 게이트 단자를 통하여 인가되는 입력 전압(Vin)을 반전시켜 출력 단자(Vout)로 출력한다.1 shows a circuit diagram of such a CMOS transistor. Referring to FIG. 1, a CMOS inverter has a gate terminal and a drain of a PMOS transistor P1 having a source voltage Vcc connected to a source terminal, and a NMOS transistor N1 having a ground power source connected to a source terminal. ) Terminals are connected to each other, and the input voltage Vin applied through the gate terminal is inverted and output to the output terminal Vout.
상기와 같은 구조의 CMOS 인버터의 입력 전압(Vin)에 따른 출력 전압(Vout)의 파형을 도 2에 도시하였다. 도 2를 참조하면, CMOS 인버터의 입력 전압(Vin)이 로우 상태로 인가될 때, 출력 전압(Vout)은 하이 상태로 출력되고, 입력 전압(Vin)이 하이 상태로 인가될 때는 출력 전압(Vout)이 로우 상태로 반전되어 출력되는 것을 볼 수 있다.The waveform of the output voltage Vout according to the input voltage Vin of the CMOS inverter having the above structure is shown in FIG. 2. Referring to FIG. 2, when the input voltage Vin of the CMOS inverter is applied in a low state, the output voltage Vin is output in a high state, and when the input voltage Vin is applied in a high state, the output voltage Vout is applied. ) Is shown inverted to the low state.
그런데, 입력 전압(Vin)이 로우 상태에서 하이 상태로 천이하는 중간 정도에 위치하는 경우에 출력 전압도 그에 따라 하이 상태에서 로우 상태로 천이하는 구간이 나타난다. 즉, 입력 전압(Vin)을 로우 상태로 인식하여 하이 상태의 출력 전압(Vout)을 발생시키기 위한 최대 허용 로직-0 값(Maximum allowable Logic-0 value: ViL)과 입력 전압(Vin)을 하이 상태로 인식하여 로우 상태의 출력 전압을 발생시키는 최소 허용 로직-1 값(Minimum allowable Logic-1 value: ViH) 사이 구간이 존재한다.However, in the case where the input voltage Vin is located in the middle of the transition from the low state to the high state, a section in which the output voltage also transitions from the high state to the low state appears. That is, the maximum allowable Logic-0 value (ViL) and the input voltage Vin are set to a high state to recognize the input voltage Vin as a low state and to generate a high output voltage Vout. The interval between the minimum allowable Logic-1 value (ViH) exists to generate a low output voltage.
상기 도 2와 같은 전압 변화 특성은 풀-업(Pull-up) 트랜지스터인 PMOS 트랜지스터(P1)와 풀-다운(Pull-down) 트랜지스터인 NMOS 트랜지스터(N1)의 동작 특성에 의해 결정되는데, 출력 전압이 천이하기 위한 로우 레벨(ViL)과 하이 레벨(ViH)에 대한 중간 값인 입력 레벨(Vin*)은 다음의 (수학식 1)과 같이 표현된다.The voltage change characteristic as shown in FIG. 2 is determined by the operation characteristics of the PMOS transistor P1, which is a pull-up transistor, and the NMOS transistor N1, which is a pull-down transistor. The input level Vin *, which is an intermediate value for the low level ViL and the high level ViH for this transition, is expressed by Equation 1 below.
상기에서 Vtp와 Vtn은 각각 PMOS 트랜지스터와 NMOS 트랜지스터의 문턱 전압이고, 과 는 다음과 같이 표현된다.In the above, Vtp and Vtn are threshold voltages of the PMOS transistor and the NMOS transistor, respectively. and Is expressed as
이 때, 와 은 각각 정공(Hole)과 전자(Electron)의 이동성(Mobility)을 나타내고, Tox는 트랜지스터의 게이트 산화막 두께를 나타낸다. 그리고, Wn 과 Ln은 각각 NMOS 트랜지스터의 폭(Width)과 길이(Length), Wp 와 Lp는 PMOS 트랜지스터의 폭과 길이를 나타내며, 은 유전률(Permitivity)을 나타낸다.At this time, Wow Denotes the mobility of holes and electrons, and Tox denotes the gate oxide thickness of the transistor. Wn and Ln represent the width and length of the NMOS transistor, and Wp and Lp represent the width and length of the PMOS transistor, respectively. Denotes permittivity.
상기와 같이 표현되는 입력 레벨(Vin*)은 반도체 소자가 사용되는 용도에 따라 높거나 낮은 상태로 이동시킬 필요성이 발생하는데, 상기 (수학식 1) 내지 (수학식 3)에서 보는 바와 같이, 반도체 소자의 설계가 끝나고 공정이 진행된 상태에서는 더 이상 인위적으로 변화시킬 수 없게 된다.The input level Vin * expressed as described above needs to be moved to a high or low state according to the use of the semiconductor device. As shown in Equations 1 to 3, the semiconductor After the design of the device is over, the process can no longer be artificially changed.
따라서, 크기가 각각 다른 PMOS 트랜지스터 또는 NMOS 트랜지스터를 해당하는 용도에 따라 사용하여야 하며, 입력 레벨이 사용 용도에 적합하지 않거나 불량이 발생한 경우에는 처음부터 설계를 바꾸어야 하는 문제점이 발생한다. Therefore, PMOS transistors or NMOS transistors having different sizes should be used according to the corresponding applications. If the input level is not suitable for the intended use or a defect occurs, a problem arises in that the design must be changed from the beginning.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 플로팅 게이트 트랜지스터를 사용함으로써, 입력 레벨을 자유롭게 변화시킬 수 있는 CMOS 인버터 회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a CMOS inverter circuit which can freely change an input level by using a floating gate transistor.
상기한 목적을 달성하기 위하여, 본 발명의 CMOS 인버터 회로는 PMOS 트랜지스터와 NMOS 플로팅 게이트 트랜지스터가 CMOS 형태로 연결되고, 입력 신호가 게이트 단자로 인가되고 출력 신호가 드레인 단자로부터 발생되는 CMOS 인버터부와, 상기 NMOS 플로팅 게이트 트랜지스터에 연결되어 문턱 전압(Threshold Voltage)을 조절하는 제어부로 이루어지는 것을 특징으로 한다.In order to achieve the above object, the CMOS inverter circuit of the present invention includes a CMOS inverter unit in which a PMOS transistor and an NMOS floating gate transistor are connected in a CMOS form, an input signal is applied to a gate terminal, and an output signal is generated from a drain terminal; And a control unit connected to the NMOS floating gate transistor to adjust a threshold voltage.
상기 제어부는 NMOS 플로팅 게이트 트랜지스터의 플로팅 게이트 단자에 드레인 단자가 연결된 NMOS 트랜지스터로 이루어지는 것을 특징으로 한다.The controller may include an NMOS transistor having a drain terminal connected to a floating gate terminal of the NMOS floating gate transistor.
상기 제어부는 NMOS 트랜지스터를 턴-온 시키고, 소오스 단자를 통하여 소정 전압을 NMOS 플로팅 게이트 트랜지스터의 플로팅 게이트 단자로 인가한 후에, 상기 NMOS 트랜지스터를 턴-오프 시킴으로써 문턱 전압을 조절하는 것을 특징으로 한다.The controller controls the threshold voltage by turning on the NMOS transistor, applying a predetermined voltage to the floating gate terminal of the NMOS floating gate transistor through a source terminal, and then turning off the NMOS transistor.
또 다른 실시예로서, 본 발명의 CMOS 인버터 회로는 PMOS 플로팅 게이트 트랜지스터와 NMOS 트랜지스터가 CMOS 형태로 연결되고, 입력 신호가 게이트 단자로 인가되고, 드레인 단자로부터 출력 신호가 발생하는 CMOS 인버터부와, 상기 PMOS 플로팅 게이트 트랜지스터에 연결되어 문턱 전압을 조절하는 제어부로 이루어지는 것을 특징으로 한다.In still another embodiment, a CMOS inverter circuit of the present invention includes a CMOS inverter unit in which a PMOS floating gate transistor and an NMOS transistor are connected in a CMOS form, an input signal is applied to a gate terminal, and an output signal is generated from a drain terminal. And a control unit connected to the PMOS floating gate transistor to adjust the threshold voltage.
상기 제어부는 PMOS 플로팅 게이트 트랜지스터의 플로팅 게이트 단자에 드레인 단자가 연결된 PMOS 트랜지스터로 이루어지는 것을 특징으로 한다.The controller may include a PMOS transistor having a drain terminal connected to a floating gate terminal of the PMOS floating gate transistor.
상기 제어부는 PMOS 트랜지스터를 턴-온 시키고, 소정 전압을 소오스 단자를 통하여 상기 PMOS 플로팅 게이트 트랜지스터의 플로팅 게이트 단자에 인가한 후에, 상기 PMOS 트랜지스터를 턴-오프 시킴으로써 문턱 전압을 조절하는 것을 특징으로 한다.The controller controls the threshold voltage by turning on the PMOS transistor, applying a predetermined voltage to the floating gate terminal of the PMOS floating gate transistor through a source terminal, and then turning off the PMOS transistor.
또 다른 실시예로서 본 발명의 CMOS 인버터 회로는 PMOS 플로팅 게이트 트랜지스터와 NMOS 플로팅 게이트 트랜지스터가 CMOS 형태로 연결된 CMOS 인버터부와, 상기 PMOS 플로팅 게이트 트랜지스터에 연결되어 문턱 전압을 조절하는 제 1 제어부와, 상기 NMOS 플로팅 게이트 트랜지스터에 연결되어 문턱 전압을 조절하는 제 2 제어부로 이루어지는 것을 특징으로 한다.In still another embodiment of the present invention, the CMOS inverter circuit includes a CMOS inverter unit having a PMOS floating gate transistor and an NMOS floating gate transistor in a CMOS form, a first controller connected to the PMOS floating gate transistor to adjust a threshold voltage, and And a second controller connected to the NMOS floating gate transistor to adjust the threshold voltage.
상기 제 1 제어부는 PMOS 플로팅 게이트 트랜지스터의 플로팅 게이트 단자에 드레인 단자가 연결된 PMOS 트랜지스터로 이루어지는 것을 특징으로 한다.The first controller may include a PMOS transistor having a drain terminal connected to a floating gate terminal of the PMOS floating gate transistor.
상기 제 1 제어부는 PMOS 트랜지스터를 턴-온 시키고, 소정 전압을 소오스 단자를 통하여 상기 PMOS 플로팅 게이트 트랜지스터의 플로팅 게이트 단자에 인가한 후에, 상기 PMOS 트랜지스터를 턴-오프 시킴으로써 문턱 전압을 조절하는 것을 특징으로 한다.The first control unit turns on the PMOS transistor, applies a predetermined voltage to the floating gate terminal of the PMOS floating gate transistor through a source terminal, and then adjusts the threshold voltage by turning off the PMOS transistor. do.
상기 제 2 제어부는 NMOS 플로팅 게이트 트랜지스터의 플로팅 게이트 단자에 드레인 단자가 연결된 NMOS 트랜지스터로 이루어지는 것을 특징으로 한다.The second controller may include an NMOS transistor having a drain terminal connected to a floating gate terminal of the NMOS floating gate transistor.
상기 제 2 제어부는 NMOS 트랜지스터를 턴-온 시키고, 소오스 단자를 통하여 소정 전압을 NMOS 플로팅 게이트 트랜지스터의 플로팅 게이트 단자로 인가한 후에, 상기 NMOS 트랜지스터를 턴-오프 시킴으로써 문턱 전압을 조절하는 것을 특징으로 한다.The second controller turns on the NMOS transistor, applies a predetermined voltage to the floating gate terminal of the NMOS floating gate transistor through a source terminal, and then adjusts the threshold voltage by turning off the NMOS transistor. .
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 CMOS 인버터 회로는 종래의 PMOS 트랜지스터 또는 NMOS 트랜지스터 대신에 문턱 전압이 조절 가능한 PMOS 플로팅 게이트 트랜지스터 또는 NMOS 플로팅 게이트 트랜지스터를 사용한다.The CMOS inverter circuit of the present invention uses a threshold voltage adjustable PMOS floating gate transistor or NMOS floating gate transistor instead of the conventional PMOS transistor or NMOS transistor.
도 3a는 n-채널 플로팅 게이트 트랜지스터의 단면도를 도시한 것이다. 도 3a를 참조하면, NMOS 플로팅 게이트 트랜지스터는 게이트 전극이 금속으로 이루어진 2 개의 게이트 단자로 형성되는데, 하부의 플로팅 게이트(4)는 트랜지스터의 다른 부분과 전기적으로 차단되어 있고, 그 상부의 컨트롤 게이트(5)는 종래의 MOS 트랜지스터의 게이트 단자와 동일한 동작을 한다. 그리고, 상기 플로팅 게이트(4)와 컨트롤 게이트(5)의 주위에는 산화막(6)이 형성되어 있다.3A shows a cross-sectional view of an n-channel floating gate transistor. Referring to FIG. 3A, the NMOS floating gate transistor is formed of two gate terminals of which the gate electrode is made of metal. The floating gate 4 at the bottom is electrically isolated from other parts of the transistor, and the control gate (above the top) 5) performs the same operation as the gate terminal of the conventional MOS transistor. An oxide film 6 is formed around the floating gate 4 and the control gate 5.
상기의 NMOS 플로팅 게이트 트랜지스터를 회로도를 도 3b에 도시하였다. 도 3b를 참조하면, 게이트 전극이 두 개의 선으로 표시되는 것을 볼 수 있는데, 게이트 단자에 연결된 부분이 컨트롤 게이트(C-G)이고, 그 중간에서 다른 부분과 연결되지 않은 부분이 플로팅 게이트이다.A circuit diagram of the NMOS floating gate transistor is shown in FIG. 3B. Referring to FIG. 3B, it can be seen that the gate electrode is represented by two lines. The part connected to the gate terminal is the control gate C-G, and the part not connected to the other part in the middle is the floating gate.
상기와 같은 플로팅 게이트 트랜지스터에서 플로팅 게이트 전압에 따른 전류-전압 특성을 도 4에 나타내었다. 도 4를 참조하면, 플로팅 게이트 전압을 크게 할 수록(Vfg1 > Vfg2) 전류-전압 곡선이 왼쪽으로 이동, 즉 플로팅 게이트 트랜지스터의 문턱 전압이 감소하는 것을 볼 수 있다. 결국, 플로팅 게이트 트랜지스터는 플로팅 게이트 전압을 조절함으로써 문턱 전압을 조절하는 것이 가능하고, 그에 따라 트랜지스터가 턴-온되는 입력 레벨을 변화시키는 것이 가능해진다.4 illustrates the current-voltage characteristics according to the floating gate voltage in the floating gate transistor. Referring to FIG. 4, it can be seen that as the floating gate voltage is increased (Vfg1> Vfg2), the current-voltage curve shifts to the left, that is, the threshold voltage of the floating gate transistor decreases. As a result, the floating gate transistor can adjust the threshold voltage by adjusting the floating gate voltage, thereby making it possible to change the input level at which the transistor is turned on.
플로팅 게이트 트랜지스터에서 플로팅 게이트 전압(Vfg)은 다음과 같이 표현된다.In the floating gate transistor, the floating gate voltage Vfg is expressed as follows.
상기에서, Vfg(초기치)는 플로팅 게이트 단자에 주어지는 시작 전압이고, Vg는 게이트 전압, g는 플로팅 게이트와 컨트롤 게이트 사이에 존재하는 커패시턴스(Capacitance: Cipo)와 플로팅 게이트 전체 커패시턴스(Ctotal)의 비, 즉 g = Cipo/Ctotal 을 나타낸다.In the above, Vfg (initial value) is a starting voltage given to the floating gate terminal, and Vg is a gate voltage, g is the ratio of the capacitance (Cipo) present between the floating gate and the control gate and the floating gate total capacitance (Ctotal), i.e. g = Cipo / Ctotal.
결국, 플로팅 게이트 단자에 인가되는 초기 전압을 변화시킴에 따라 플로팅 게이트 전압을 변화시키고, 그에 따라 문턱 전압도 변화된다.As a result, the floating gate voltage is changed as the initial voltage applied to the floating gate terminal is changed, and thus the threshold voltage is changed.
즉, 플로팅 게이트의 초기 전압을 높게 했을 경우에는 플로팅 게이트 전압이 증가하여, 문턱 전압이 낮아지고, 플로팅 게이트의 초기 전압을 낮게 했을 때는 플로팅 게이트 전압이 감소하여, 문턱 전압은 증가하게 된다.In other words, when the initial voltage of the floating gate is increased, the floating gate voltage is increased to lower the threshold voltage. When the initial voltage of the floating gate is lowered, the floating gate voltage is decreased and the threshold voltage is increased.
상기와 같은 플로팅 게이트 트랜지스터의 특성을 이용하여 문턱 전압을 변화시킴으로써, 입력 신호에 따라 출력 신호가 천이하는 레벨을 조절할 수 있는 CMOS 인버터 회로를 구현한다.By changing the threshold voltage using the characteristics of the floating gate transistor as described above, a CMOS inverter circuit capable of adjusting the level at which the output signal transitions in accordance with the input signal is implemented.
도 5는 본 발명의 실시예에 따른 CMOS 인버터 회로도를 도시한 것이다. 도 5를 참조하면, 본 발명의 CMOS 인버터 회로는 PMOS 트랜지스터(P51)와 NMOS 플로팅 게이트 트랜지스터(NFGT)가 직렬로 연결되어 CMOS 형태를 하고 있는 CMOS 인버터부(510)와, 상기 NMOS 플로팅 게이트 트랜지스터(NFGT)에 연결되어 문턱 전압을 조절하는 제어부로 이루어진다.5 shows a CMOS inverter circuit diagram according to an embodiment of the present invention. Referring to FIG. 5, the CMOS inverter circuit of the present invention includes a CMOS inverter unit 510 having a PMOS transistor P51 and an NMOS floating gate transistor NFGT connected in series to form a CMOS, and the NMOS floating gate transistor ( NFGT) is configured to control the threshold voltage.
상기 CMOS 인버터부(510)는 종래의 CMOS 인버터와 구성은 동일하고, NMOS 트랜지스터 대신에 NMOS 플로팅 게이트 트랜지스터(NFGT)가 대체된 형태를 한다.The CMOS inverter unit 510 has the same configuration as a conventional CMOS inverter, and has a form in which an NMOS floating gate transistor NFGT is replaced with an NMOS transistor.
상기 제어부(520)는 NMOS 플로팅 게이트 트랜지스터(NFGT)의 플로팅 게이트에 초기 전압을 인가하여 문턱 전압을 조절하기 위한 것으로서, 상기 플로팅 게이트 단자에 드레인 단자가 연결된 NMOS 트랜지스터(N51)로 이루어진다.The controller 520 adjusts the threshold voltage by applying an initial voltage to the floating gate of the NMOS floating gate transistor NFGT. The controller 520 includes an NMOS transistor N51 having a drain terminal connected to the floating gate terminal.
상기 플로팅 게이트에 초기 전압을 인가하기 위해서는, 상기 NMOS 트랜지스터(N51)의 게이트 단자(Vng)에 문턱 전압(Vtn)보다 높은 전압(Vnfg + Vtn)을 인가하여 NMOS 트랜지스터(N51)를 턴-온 시킨 상태에서 소오스 단자에 일정 크기의 소오스 전압(Vnref)을 인가하여 플로팅 게이트 단자에 전압을 제공한다. 그 후에, 게이트 전압(Vng)을 로우 상태로 만들어, 상기 NMOS 트랜지스터(N51)를 턴-오프 시킴으로써, 플로팅 게이트 단자를 플로팅 상태로 만든다.In order to apply the initial voltage to the floating gate, a voltage (Vnfg + Vtn) higher than the threshold voltage Vtn is applied to the gate terminal Vng of the NMOS transistor N51 to turn on the NMOS transistor N51. In a state, a source voltage Vnref having a predetermined magnitude is applied to the source terminal to provide a voltage to the floating gate terminal. Thereafter, the gate voltage Vng is made low and the NMOS transistor N51 is turned off, thereby making the floating gate terminal floating.
상기에서는 제어부(520)를 NMOS 트랜지스터를 이용하여 구성하였지만, 플로팅 게이트에 전압을 인가하기 위하여 다른 반도체 소자를 사용하여 구현할 수 있다.Although the controller 520 is configured using an NMOS transistor, the semiconductor device may be implemented using another semiconductor device to apply a voltage to the floating gate.
상기와 같이 NMOS 플로팅 게이트 트랜지스터의 문턱 전압을 조절한 후에, 입력 전압에 대한 출력 전압의 변화되는 파형을 도 6에 도시하였다. 이 경우에도, 높은 플로팅 게이트 전압(Vfg1)과 낮은 플로팅 게이트 전압(Vfg2)을 도 4의 경우와 동일하게 나타내었다.After adjusting the threshold voltage of the NMOS floating gate transistor as described above, the waveform of the change in the output voltage with respect to the input voltage is shown in FIG. Also in this case, the high floating gate voltage Vfg1 and the low floating gate voltage Vfg2 are shown in the same manner as in the case of FIG.
도 6을 참조하면, NMOS 플로팅 게이트 트랜지스터(NFGT)의 플로팅 게이트 전압을 증가시키면, 출력 신호가 하이 상태에서 로우 상태로 천이하는 문턱 전압을 감소시켜서 로우 레벨(ViL)과 하이 레벨(ViH)의 중간 값인 입력 레벨(Vin1*)이 작아지고, 반대로 플로팅 게이트 전압을 감소시키면, 문턱 전압이 증가하게 되어 입력 레벨(Vin2*)이 상대적으로 증가하는 것을 볼 수 있다.Referring to FIG. 6, when the floating gate voltage of the NMOS floating gate transistor NFGT is increased, the threshold voltage at which the output signal transitions from the high state to the low state is reduced so as to be halfway between the low level ViL and the high level ViH. As the value of the input level Vin1 * decreases and, conversely, when the floating gate voltage is decreased, the threshold voltage increases and the input level Vin2 * increases relatively.
따라서, 반도체 소자의 설계에 따른 제조가 모두 끝난 상태에서도 NMOS 플로팅 게이트 트랜지스터의 플로팅 게이트 단자에 인가되는 전압을 조절함으로써 문턱 전압을 변화시키고, 결국 출력 신호가 로우 상태로 천이되는 레벨을 변화시키는 것이 가능해진다.Therefore, even when all the manufacturing according to the design of the semiconductor device is finished, it is possible to change the threshold voltage by adjusting the voltage applied to the floating gate terminal of the NMOS floating gate transistor, and thus, the level at which the output signal transitions to the low state. Become.
도 7에는 본 발명의 또 다른 실시예에 따른 CMOS 인버터 회로도를 도시한 것이다. 도 7을 참조하면, 본 발명의 CMOS 인버터 회로는 PMOS 플로팅 게이트 트랜지스터(PFGT)와 NMOS 트랜지스터(N71)가 직렬로 연결되어 CMOS 형태로 이루어진 CMOS 인버터부(710)와, 상기 PMOS 플로팅 게이트 트랜지스터(PFGT)에 연결되어 문턱 전압을 조절하는 제어부(720)로 이루어진다.Figure 7 shows a CMOS inverter circuit diagram according to another embodiment of the present invention. Referring to FIG. 7, the CMOS inverter circuit of the present invention includes a CMOS inverter unit 710 having a PMOS floating gate transistor PFGT and an NMOS transistor N71 connected in series to form a CMOS, and the PMOS floating gate transistor PFGT. Is connected to the control unit 720 to adjust the threshold voltage.
상기 CMOS 인버터부(710)는 PMOS 트랜지스터와 NMOS 트랜지스터로 이루어진 종래의 CMOS 인버터에서 PMOS 트랜지스터 대신에 PMOS 플로팅 게이트 트랜지스터(PFGT)가 연결된 구조를 하고 있다.The CMOS inverter unit 710 has a structure in which a PMOS floating gate transistor PFGT is connected to a PMOS transistor instead of a PMOS transistor in a conventional CMOS inverter including a PMOS transistor and an NMOS transistor.
상기 제어부(720)는 PMOS 플로팅 게이트 트랜지스터(PFGT)의 플로팅 게이트에 드레인 단자가 연결된 PMOS 트랜지스터(P71)로 이루어져서, 상기 PMOS 플로팅 게이트 트랜지스터(PFGT)의 문턱 전압을 조절한다.The controller 720 includes a PMOS transistor P71 having a drain terminal connected to a floating gate of the PMOS floating gate transistor PFGT to adjust the threshold voltage of the PMOS floating gate transistor PFGT.
상기 제어부(720)가 문턱 전압을 조절하기 위해서는, 먼저 PMOS 트랜지스터(P71)의 문턱 전압보다 낮은 전압을 게이트 단자(Vpg)에 인가하여 상기 PMOS 트랜지스터(P71)를 턴-온 시키고, 소정 전압을 소오스 단자(Vpref)에 인가하여 플로팅 게이트에 제공함으로써, PMOS 플로팅 게이트 트랜지스터(PFGT)의 문턱 전압을 조절할 수 있다. 그 후에, 상기 PMOS 트랜지스터(P71)를 턴-오프 시켜서 PMOS 플로팅 게이트 트랜지스터(PFGT)의 플로팅 게이트를 플로팅 상태로 만든다.In order to control the threshold voltage, the controller 720 first applies a voltage lower than the threshold voltage of the PMOS transistor P71 to the gate terminal Vpg to turn on the PMOS transistor P71 and to supply a predetermined voltage. The threshold voltage of the PMOS floating gate transistor PFGT may be adjusted by applying the terminal Vpref to the floating gate. Thereafter, the PMOS transistor P71 is turned off to bring the floating gate of the PMOS floating gate transistor PFGT into a floating state.
도 5의 경우와 마찬가지로, 상기에서는 PMOS 트랜지스터(P71)를 이용하여 제어부(720)를 구성하였지만 다른 반도체 소자를 이용하여 상기 PMOS 플로팅 트랜지스터(PFGT)의 플로팅 게이트에 전압을 인가할 수 있다.As in FIG. 5, the controller 720 is configured using the PMOS transistor P71, but a voltage may be applied to the floating gate of the PMOS floating transistor PFGT using another semiconductor device.
상기와 같은 구조의 CMOS 인버터 회로의 경우는 도 6에 도시된 경우와 반대로, PMOS 플로팅 게이트 트랜지스터(PFGT)의 플로팅 게이트 전압을 증가시키면 출력 신호가 로우 상태에서 하이 상태로 천이하는 문턱 전압을 감소시켜서 입력 레벨이 작아지고, 플로팅 게이트 전압을 감소시킴으로써 문턱 전압을 증가시켜서 출력 신호가 천이하는 입력 레벨을 증가시킬 수 있다.In the case of the CMOS inverter circuit having the above structure, as shown in FIG. 6, increasing the floating gate voltage of the PMOS floating gate transistor PFGT reduces the threshold voltage at which the output signal transitions from the low state to the high state. The input level can be made smaller and the threshold voltage can be increased by decreasing the floating gate voltage to increase the input level at which the output signal transitions.
도 8은 본 발명의 또 다른 실시예에 따른 CMOS 인버터 회로도를 도시한 것이다. 도 8을 참조하면, 본 발명의 CMOS 인버터 회로는 PMOS 플로팅 게이트 트랜지스터(PFGT)와 NMOS 플로팅 게이트 트랜지스터(NFGT)가 직렬로 연결되어 CMOS 형태로 이루어진 CMOS 인버터부(810)와, 상기 PMOS 플로팅 게이트 트랜지스터에 연결되어 문턱 전압을 조절하는 제 1 제어부(820)와, 상기 NMOS 플로팅 게이트 트랜지스터에 연결되어 문턱 전압을 조절하는 제 2 제어부(830)로 이루어진다.8 shows a CMOS inverter circuit diagram according to another embodiment of the present invention. Referring to FIG. 8, the CMOS inverter circuit of the present invention includes a CMOS inverter unit 810 having a PMOS floating gate transistor (PFGT) and an NMOS floating gate transistor (NFGT) connected in series to form a CMOS, and the PMOS floating gate transistor. And a second controller 820 connected to the NMOS floating gate transistor and a second controller 830 connected to the NMOS floating gate transistor to adjust the threshold voltage.
상기 CMOS 인버터부(810)는 PMOS 트랜지스터와 NMOS 트랜지스터로 이루어진 CMOS 인버터에서, PMOS 트랜지스터와 NMOS 트랜지스터 대신에 각각 PMOS 플로팅 게이트 트랜지스터(PFGT)와 NMOS 플로팅 게이트 트랜지스터(NFGT)로 연결된 형태를 갖는다.The CMOS inverter unit 810 is connected to a PMOS floating gate transistor (PFGT) and an NMOS floating gate transistor (NFGT) in a CMOS inverter including a PMOS transistor and an NMOS transistor, respectively, instead of the PMOS transistor and the NMOS transistor.
상기 제 1 제어부(820)는 PMOS 플로팅 게이트 트랜지스터(PFGT)의 플로팅 게이트 단자에 드레인 단자가 연결된 PMOS 트랜지스터(P81)로 이루어지는데, 구성 및 동작은 상기 도 7에 도시된 제어부(720)의 구성 및 동작과 동일하다.The first control unit 820 includes a PMOS transistor P81 having a drain terminal connected to a floating gate terminal of the PMOS floating gate transistor PFGT. The configuration and operation of the first control unit 820 includes the configuration of the control unit 720 shown in FIG. Same operation.
상기 제 2 제어부(830)는 NMOS 플로팅 게이트 트랜지스터(NFGT)의 플로팅 게이트 단자에 드레인 단자가 연결된 NMOS 트랜지스터(N81)로 이루어지는데, 구성 및 동작은 상기 도 5에 도시된 제어부(520)의 구성 및 동작과 동일하다.The second control unit 830 includes an NMOS transistor N81 having a drain terminal connected to a floating gate terminal of the NMOS floating gate transistor NFGT. The configuration and operation of the second control unit 830 include the configuration of the control unit 520 shown in FIG. Same operation.
도 8과 같은 구성으로 이루어진 CMOS 인버터의 경우에는 PMOS 플로팅 게이트 트랜지스터(PFGT)와 NMOS 플로팅 게이트 트랜지스터(NFGT)의 문턱 전압을 모두 조절하는 것이 가능하기 때문에, 출력 신호(Vout)가 로우 상태에서 하이 상태로 천이하는 경우의 입력 레벨과, 하이 상태에서 로우 상태로 천이하는 경우의 입력 레벨을 모두 조절하는 것이 가능하다.In the case of the CMOS inverter having the configuration as shown in FIG. 8, since the threshold voltages of the PMOS floating gate transistor PFGT and the NMOS floating gate transistor NFGT can be adjusted, the output signal Vout is in a high state from a low state. It is possible to adjust both the input level when transitioning to the low level and the input level when transitioning from the high state to the low state.
즉, 제 1 제어부(820)에 의하여 PMOS 플로팅 게이트 트랜지스터(PFGT)의 문턱 전압을 증가 또는 감소시킴으로써, 출력 신호(Vout)가 로우 상태에서 하이 상태로 천이하는 경우의 입력 레벨을 감소 또는 증가시킬 수 있고, 제 2 제어부(830)를 이용하여 NMOS 플로팅 게이트 트랜지스터(NFGT)의 문턱 전압을 증가 또는 감소시킴으로써, 출력 신호(Vout)가 하이 상태에서 로우 상태로 천이하는 경우의 입력 레벨을 감소 또는 증가시킬 수 있다.That is, by increasing or decreasing the threshold voltage of the PMOS floating gate transistor PFGT by the first controller 820, the input level when the output signal Vout transitions from a low state to a high state can be decreased or increased. By increasing or decreasing the threshold voltage of the NMOS floating gate transistor NFGT by using the second controller 830, the input level when the output signal Vout transitions from a high state to a low state may be decreased or increased. Can be.
이상에서 자세히 설명한 바와 같이, 본 발명의 CMOS 인버터 회로에 따르면 PMOS 플로팅 게이트 트랜지스터 또는 NMOS 플로팅 게이트 트랜지스터를 사용하여 CMOS 인버터 회로를 구성함으로써, 출력 신호가 천이하는 입력 레벨을 변화시키고, 사용되는 용도에 맞게 소자를 구성할 수 있다.As described in detail above, according to the CMOS inverter circuit of the present invention, by configuring the CMOS inverter circuit using a PMOS floating gate transistor or an NMOS floating gate transistor, the input level to which the output signal transitions is changed, and according to the intended use. The device can be configured.
또한, 반도체 소자의 제조 공정이 끝난 후에도 상기와 같이 입력 레벨을 변화시킬 수 있어서 반도체 소자의 설계 공정에 충분한 마진을 확보하고, 제조 공정의 오류에 따른 불량 분석을 용이하게 할뿐만 아니라 불량에 따른 설계 수정 공정을 미연에 방지함으로써, 경제적인 비용뿐만 아니라 제조 수율도 증가시킬 수 있는 장점이 있다.In addition, the input level can be changed as described above even after the semiconductor device manufacturing process is completed, thereby ensuring sufficient margin for the semiconductor device design process, facilitating failure analysis due to errors in the manufacturing process, and designing according to the defect. By preventing the modification process in advance, there is an advantage that can increase the production yield as well as the economic cost.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.Hereinafter, this invention can be implemented in various changes in the range which does not deviate from the summary.
도 1은 종래의 CMOS 인버터 회로도,1 is a conventional CMOS inverter circuit diagram;
도 2는 종래의 CMOS 인버터 회로의 입력 전압에 대한 출력 전압의 파형도,2 is a waveform diagram of an output voltage with respect to an input voltage of a conventional CMOS inverter circuit;
도 3a는 플로팅 게이트 트랜지스터의 단면도,3A is a cross-sectional view of a floating gate transistor,
도 3b는 플로팅 게이트 트랜지스터의 회로도,3b is a circuit diagram of a floating gate transistor,
도 4는 플로팅 게이트 트랜지스터의 게이트 전류-전압의 변화 파형도,4 is a waveform diagram of variation in gate current-voltage of a floating gate transistor;
도 5는 본 발명의 일실시예에 따른 CMOS 인버터 회로에 있어서, NMOS 플로팅 게이트 트랜지스터를 이용한 경우의 회로도,5 is a circuit diagram of a case where an NMOS floating gate transistor is used in a CMOS inverter circuit according to an embodiment of the present invention;
도 6은 상기 도 5의 입력 전압에 따른 출력 전압의 파형도,6 is a waveform diagram of an output voltage according to the input voltage of FIG. 5;
도 7은 본 발명의 일실시예에 CMOS 인버터 회로에 있어서, PMOS 플로팅 게이트 트랜지스터를 이용한 경우의 회로도,7 is a circuit diagram of a case where a PMOS floating gate transistor is used in a CMOS inverter circuit according to an embodiment of the present invention;
도 8은 본 발명의 일실시예에 따른 CMOS 인버터 회로에 있어서, PMOS 플로팅 게이트 트랜지스터 및 NMOS 플로팅 게이트 트랜지스터를 이용한 경우의 회로도.8 is a circuit diagram when a PMOS floating gate transistor and an NMOS floating gate transistor are used in a CMOS inverter circuit according to an embodiment of the present invention.
(도면의 주요 부분에 대한 부호의 명칭)(Name of the code for the main part of the drawing)
510, 710, 810: CMOS 인버터부 520, 720, 820, 830: 제어부510, 710, 810: CMOS inverter unit 520, 720, 820, 830: control unit
1: 반도체 기판 2: 드레인 영역1: semiconductor substrate 2: drain region
3: 소오스 영역 4: 플로팅 게이트3: source region 4: floating gate
5: 컨트롤 게이트 6: 산화막5: control gate 6: oxide film
PFGT: PMOS 플로팅 게이트 트랜지스터PFGT: PMOS Floating Gate Transistor
NFGT: NMOS 플로팅 게이트 트랜지스터]NFGT: NMOS Floating Gate Transistor]
P1, ..., P81: PMOS 트랜지스터P1, ..., P81: PMOS transistor
N1, ..., N81: NMOS 트랜지스터N1, ..., N81: NMOS transistor
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