KR100506742B1 - Fractional-n type phase locked loop - Google Patents
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Abstract
본 발명은 디지털 MOPLL 튜너에 적용되는 프렉션널-N 분주기 타입 위상동기루프에 관한 것으로,The present invention relates to a fractional-N divider type phase locked loop applied to a digital MOPLL tuner.
본 발명은 사전에 설정된 프렉션널 분주비의 분수부에 기초해서 3차 시그마-델타(Σ△)신호를 출력하는 3차 시그마 델타 변조기(405)를 이용하고, 발진주파수의 분주 주파수(Fv) 및 기준주파수의 분주 주파수(Fr)와의 위상차에 따라, 상기 발진주파수(Fvco)를 위상 동기시키는 프렉션널-N 분주기 타입 위상동기루프를 제공하는 것을 특징으로 하며.The present invention utilizes a third-order sigma delta modulator 405 that outputs a third-order sigma-delta (ΣΔ) signal based on a fraction of the fractional fractional ratio set in advance, and the frequency division frequency (Fv) and the oscillation frequency. And a fractional-N divider type phase-locked loop for phase-synchronizing the oscillation frequency Fvco according to a phase difference with a frequency division frequency Fr of a reference frequency.
이러한 본 발명에 의하면, 3차 시그마-델타 변조기를 이용하여 구현하고, 다중 가변 분주비로 분주하도록 구현함으로서, 3차 시그마-델타 신호에 따라 발진주파수에 대해 다중 가변 분주를 수행하여 저 위상잡음 특성을 개선할 수 있고, 보다 간단하면서도 소형으로 제작 가능하다.According to the present invention, by implementing a third order sigma-delta modulator, and to divide by a multiple variable division ratio, by performing multiple variable division for the oscillation frequency according to the third order sigma-delta signal to achieve low phase noise characteristics It can be improved and made simpler and smaller.
Description
본 발명은 디지털 MOPLL 튜너에 적용되는 프렉션널-N 분주기 타입 위상동기루프에 관한 것으로, 특히 3차 시그마-델타 변조기를 이용하여 구현하고, 다중 가변 분주비로 분주하도록 구현함으로서, 3차 시그마-델타 신호에 따라 발진주파수에 대해 다중 가변 분주를 수행하여 저 위상잡음 특성을 개선할 수 있고, 보다 간단하면서도 소형으로 제작 가능하게 하는 프렉션널-N 분주기 타입 위상동기루프에 관한 것이다.The present invention relates to a fractional-N divider type phase-locked loop applied to a digital MOPLL tuner. In particular, a third order sigma-delta is implemented by implementing a third order sigma-delta modulator. The present invention relates to a fractional-N divider type phase-locked loop that can improve low phase noise characteristics by performing multiple variable divisions on an oscillation frequency according to a signal, and to enable simpler and smaller production.
일반적으로, 발진주파수(Fvco)를 생성하는 합성기(Frequency Synthesizer)는 정확도, 안정도가 높은 1개의 수정 발진기를 기준으로 하여, 그 발진 주파수를 체배, 체감 또는 혼합 등의 처리를 하여 안정된 임의의 주파수를 발진시키는 가변 발진기와, 이 가변 발진기의 발진주파수의 위상을 제어하는 위상 동기 루프(PLL:Phase Locked Loop, 이하 PLL이라 함)가 사용된다.In general, a frequency synthesizer generating an oscillation frequency (Fvco) is based on a single crystal oscillator with high accuracy and stability. A variable oscillator for oscillating and a phase locked loop (PLL: PLL) for controlling the phase of the oscillation frequency of the variable oscillator are used.
이러한 주파수 합성기에서는 디지털 TV의 수신용으로 쓰이는 디지털 MOPLL 튜너 등에 적용되는 경우에는 위상 잡음과 측대파 스퓨리어스(Sideband Spurious)와 같은 잡음특성을 채널간격(Channel Spacing)에 고려하여 만족할 수 있는 범위내에서 높은 채널 선택도 특성을 가져야 한다. 이와 같은 상기 주파수 합성기에 사용되는 PLL은 크게 정수 분주기(Integer-N) 타입 PLL과 프렉션널-N(Fractional-N) 분주기 타입 PLL로 구분되는데, 특히 프렉션널-N(Fractional-N) 분주기 타입 PLL는 저 위상잡음(Low Phase Noise) 특성 개선에 유리하다는 것이 알려져 있다.In such a frequency synthesizer, when applied to a digital MOPLL tuner used for reception of a digital TV, noise characteristics such as phase noise and sideband spurious are considered within channel spacing in consideration of high noise characteristics. Channel selectivity must be characteristic. The PLLs used in the frequency synthesizer are classified into integer-N type fractional and fractional-N frequency division type PLLs, and in particular, fractional-N division. It is known that the periodic type PLL is advantageous for improving low phase noise characteristics.
상기 프렉션널-N(Fractional-N) 분주기 타입 PLL에서는, 그 특성상 플렉션널 스퓨리어스(Fractional Spur)가 필히 발생되는데, 이러한 플렉션널 스퓨리어스(Fractional Spur)를 억제시키기 위해 가장 널리 알려진 잡음세이핑(Noise Shaping) 방법으로 시그마-델타 변조기(Discrete Sigma-Delta Modulator)가 이용되고 있으며, 상기 시그마-델타 변조기는 저주파 잡음(Low Frequency Noise)을 고주파 잡음(High Frequency Noise)으로 변환(Convert)시키므로, 플렉션널 스퓨리어스(Fractional Spur)를 PLL의 루프 대역폭(Loop Bandwidth) 밖으로 밀어내는 역할을 하는데, 이러한 시그마-델타 변조기가 적용되기 위해서는 매 분주 주기 마다 넓은 분주비 가변범위내에서 더욱 빈번이 가변되는 분주비가 요구된다. In the Fractional-N divider type PLL, a characteristic spur is necessarily generated due to its characteristics, and the most widely known noise shaping for suppressing the fractional spur is required. A sigma-delta modulator is used as a shaping method, and the sigma-delta modulator converts low frequency noise into high frequency noise, and thus, flexural It pushes the spurious out of the loop bandwidth of the PLL. In order to apply this sigma-delta modulator, the frequency division ratio is required to be changed more frequently within a wide range of division ratio in each frequency division period. .
도 1은 일반적인 주파수 합성기의 개략도이다.1 is a schematic diagram of a typical frequency synthesizer.
도 1에 도시된 일반적인 주파수 합성기는 디지털 MOPLL 튜너에 적용되는 경우, VHF-L, VHF-H 및 UHF 밴드를 포함하는 입력신호(SL,SM,SH)와 각 발진주파수를 믹싱하여 중간주파신호(IFout)를 출력하는 복수의 믹서(M1-M3)와, 상기 복수의 믹서(M1-M3)에 해당 발진주파수를 공급하는 복수의 발진주파수(VCO1-VCO3)와, 상기 복수의 발진주파수(VCO1-VCO3) 각각을 제어하기 위한 멀티밴드용 PLL(100)를 포함한다.When the general frequency synthesizer shown in FIG. 1 is applied to a digital MOPLL tuner, an intermediate frequency signal (eg, an intermediate frequency signal by mixing each oscillation frequency with the input signals SL, SM, and SH including VHF-L, VHF-H, and UHF bands) A plurality of mixers M1-M3 for outputting IFout, a plurality of oscillation frequencies VCO1-VCO3 for supplying corresponding oscillation frequencies to the plurality of mixers M1-M3, and the plurality of oscillation frequencies VCO1- VCO3) includes a multiband PLL 100 for controlling each.
이러한 일반적인 주파수 합성기에서, 복수의 밴드가 내재하는 광대역의 고주파신호 중 설정된 신호를 선택하기 위한 상기 PLL은 전파를 수신하는 수신기에서 원하는 주파수만 선택하고, 원하지 않는 주파수를 수신하지 않도록 주파수의 선택 정확도를 높이기 위해서 사용되는데, 이러한 종래의 PLL중의 일예를 도 2를 참조하여 설명한다.In such a general frequency synthesizer, the PLL for selecting a set signal among a wideband high frequency signal in which a plurality of bands are inherent selects only a desired frequency from a receiver receiving radio waves, and selects a frequency of accuracy so as not to receive an unwanted frequency. Although used to increase, one example of such a conventional PLL will be described with reference to FIG.
도 2는 종래의 프렉션널-N 분주기 타입 위상동기루프의 구성도이다.Fig. 2 is a block diagram of a conventional fractional-N divider type phase locked loop.
도 2에 도시된 종래의 프렉션널-N 분주기 타입 위상동기루프는 기준주파수 생성기(210)로부터의 기준주파수(Fref)를 기준 분주하는 기준 분주부(212)와, 입력되는 제어신호에 따라 분주비를 가변하고, 이 가변된 분주비로 전압제어발진기(VC0)의 발진주파수(Fvco)를 분주하는 프로그램가능 주파수 분주부(220)와, 상기 기준주파수(Fref)의 분주 주파수(Fr)와 상기 발진주파수(Fvco)의 분주 주파수(Fv)의 위상차를 검출하는 위상차 검출부(230)와, 상기 위상차 검출부(230)로부터의 위상차에 따라 차지 펌핑하여 위상차에 해당되는 전압을 공급하는 차지펌프(240)와, 상기 차지펌프(240)로부터의 전압을 저역 통과시켜 전압을 안정화시킨 후 튜닝전압(VT)으로 상기 전압제어발진기(VCO)로 공급하는 저역통과필터(250)를 포함한다.The conventional Fractional-N frequency divider type phase locked loop shown in FIG. 2 is divided by a reference divider 212 which divides a reference frequency Fref from the reference frequency generator 210 and a control signal input thereto. A variable frequency ratio, a programmable frequency divider 220 for dividing the oscillation frequency Fvco of the voltage controlled oscillator VC0 with the variable division ratio, the frequency division frequency Fr of the reference frequency Fref and the oscillation A phase difference detector 230 for detecting a phase difference of the frequency division frequency Fv of the frequency Fvco, a charge pump 240 for supplying a voltage corresponding to the phase difference by charge pumping according to the phase difference from the phase difference detector 230; And a low pass filter 250 which stabilizes the voltage by low-passing the voltage from the charge pump 240 and then supplies the tuning voltage VT to the voltage controlled oscillator VCO.
또한, 상기 주파수 합성기는 분주비의 가변을 위해, 상기 프로그램가능 주파수 분주부(220)에 제어신호를 2차 시그마-델타 변조기(280)가 적용되는데, 상기 2차 시그마-델타 변조기(280)는 내부에 M비트 어큐뮬레이터를 포함하여 플렉션널-N 분주비(FN=N + K/2M)중 분수부의 분자에 해당되는 K[M비트]를 입력받아서, 상기 K를 누적하면서 누적값이 분모(2M)를 초과하는 경우에 캐리를 발생하여 동작을 수행한다. 이때 발생되는 캐리를 상기 프로그램가능 주파수 분주부(220)에 제어신호로 출력한다.In addition, the frequency synthesizer is a secondary sigma-delta modulator 280 is applied to the programmable frequency divider 220 to control the frequency division ratio, the secondary sigma-delta modulator 280 is Including the M-bit accumulator and receiving K [M-bit] corresponding to the numerator of the fractional-N division ratio (FN = N + K / 2 M ), the cumulative value is accumulated while the K is accumulated. In case of exceeding 2 M ), carry is generated and operation is performed. The carry generated at this time is output to the programmable frequency divider 220 as a control signal.
이러한 상기 M비트 어큐뮬레이터에서 발생하는 주기적인 제어 신호에 따라, 상기 프로그램 가능 주파수 분주부(220)에서의 분주비는 'N' 혹은 'N+1'로 선택되는데, 이와 같이 발진주파수의 분주비가 하나의 주기를 가지고 N에서 N+1로 바뀌게 되면, 그 주기안에서의 평균치 분주비는 정수가 아닌 소수점 까지 포함된 분주비가 나온다. According to the periodic control signal generated by the M-bit accumulator, the division ratio of the programmable frequency divider 220 is selected to be 'N' or 'N + 1'. Thus, the division ratio of the oscillation frequency is one. If you change from N to N + 1 with the period of, the average division ratio in that period is divided by the decimal point, not the integer.
이러한 과정에서, 상기 프로그램가능 주파수 분주부(220)에서 평균치 분주비가 분수 형태가 되므로, 이러한 프로그램가능 주파수 분주부(220)를 포함하는 PLL를 프렉션널-N(Fractional-N) 분주기 타입 PLL이라 한다. 즉, 프렉션널-N(Fractional-N) 분주기 타입 PLL에서의 분주 방식에서, 상기 프로그램 가능 분파수 분주부(220)에 이용되는 분주비 N이, 예를 들어 어떤 값으로 변경하는 경우에, 그 빈도가 주기적이라면 이에 비례하는 주파수가 발생되는데, 이것이 바로 프렉션널-N(Fractional-N) 분주기 타입 PLL이다. In this process, since the average frequency division ratio in the programmable frequency divider 220 becomes a fractional form, the PLL including the programmable frequency divider 220 is called a fractional-N divider type PLL. do. That is, in the division scheme in the fractional-N frequency division type PLL, when the division ratio N used for the programmable frequency division division 220 changes to a certain value, for example, If the frequency is periodic, a proportional frequency is generated, which is a Fractional-N divider type PLL.
한편, 종래의 프렉션널-N(Fractional-N) 분주기의 분주 방법은, 가변되는 분주비를 이용하여 발진주파수(Fvco)를 분주하는 방법으로서, 필요한 분주비(Divide Ratio)들을 미리 계산하여 설정해 둔 상태에서, 원하는 분주비를 일정한 순서에 따라 선택하여 분주하는 방법이다. 이에 대해서는 도 3을 참조하여 설명한다.On the other hand, the conventional Fractional-N (Fractional-N) frequency divider is a method of dividing the oscillation frequency (Fvco) by using a variable division ratio, the required division ratios (Calculate the Divide Ratio) in advance In this state, the desired dispensing ratio is selected and dispensed in a certain order. This will be described with reference to FIG. 3.
도 3은 종래의 프로그램가능 주파수 분주부의 구성도이다.3 is a block diagram of a conventional programmable frequency divider.
도 3에 도시된 종래의 프로그램가능 분주부는 펄스 스왈로 신호에 따른 펄스 스왈로 분주 방식으로, 상기 발진주파수(Fvco)를 사전에 고정된 4 또는 5 분주하는 투 모듈러스 카운터(TMC:Two Modulus Counter)(221)와, 상기 투 모듈러스 카운터(221)로부터의 주파수를 결정되는 분주비로 분주하는 메인 카운터(222)와, 상기 2차 시그마-델타 변조기(280)로부터의 제어신호에 따라 사전에 설정된 4개의 분주비(FN,FN+1,FN-1,FN+2)중 하나를 선택하고, 이 선택된 분주비중 2개의 LSB(Least Significant Bit)는 펄스 스왈로 비트로 할당하고, 그 나머지 비트를 분주비로 할당하여 상기 메인 카운터(320)에 제공하는 멀티플렉서(223)와, 상기 멀티플렉서(223)에 의해 할당된 펄스 스왈로 비트에 따라 상기 투 모듈러스 카운터(221)의 출력신호를 카운트하여 펄스 스왈로 신호를 투 모듈러스 카운터(221)에 공급하는 펄스 스왈로 카운터(224)를 포함한다.The conventional programmable divider shown in FIG. 3 is a two-modulus counter (TMC) for dividing the oscillation frequency (Fvco) in advance by four or five in a pulse swirl manner in accordance with a pulse swirl signal. 221, a main counter 222 which divides the frequency from the two modulus counter 221 at a frequency division ratio determined, and 4 previously set according to a control signal from the secondary sigma-delta modulator 280 One of the division ratios (FN, FN + 1, FN-1, FN + 2) is selected, and two LSBs (Least Significant Bits) of the selected division ratios are allocated as pulse swirl bits, and the remaining bits are divided into division ratios. The output signal of the two modulus counter 221 is counted according to the multiplexer 223 to be allocated to the main counter 320 and the pulse swirl bit allocated by the multiplexer 223 to generate a pulse swirl signal. Two Modulus Counter (22 And a pulse swallow counter 224 for supplying 1).
예를 들어, 상기 멀티플렉서(223)에서 선택된 분주비가 10비트의 FN[9:0]이라면, 이중 2개의 LSB인 FN[1:0]은 펄스 스왈로 비트로 할당되어 상기 펄스 스왈로 카운터(224)로 공급되고, 나머지 FN[9:2]는 분주비로 할당되어 상기 메인 카운터(222)로 공급된다.For example, if the division ratio selected by the multiplexer 223 is a 10-bit FN [9: 0], two LSBs, FN [1: 0], are allocated as pulse swallow bits to the pulse swallow counter 224. The remaining FN [9: 2] is supplied to the main counter 222 with an allocation ratio.
그런데, 이러한 종래의 프렉션널-N 분주기 타입 PLL에서는, 매 분주주기 마다 선택된 분주비가 변경되는 구조이지만, 천이노이즈(Transient Noise)의 발생으로 인하여 노이즈 플로어(Noise floor)를 높일 수 있을 뿐만 아니라, 사전에 설정된 네 개의 분주비중 하나를 선택하는 멀티플렉서의 필요성으로 인하여 칩 면적도 커지게 되는 문제점이 있다.By the way, in the conventional Fractional-N divider type PLL, although the selected division ratio is changed every division period, the noise floor is not only increased due to the generation of transition noise, There is a problem in that the chip area is also increased due to the need for a multiplexer to select one of four preset division ratios.
또한, 2차 시그마-델타 변조기를 사용하는 것만으로는 프렉션널 스퓨리어스(Fractional Spur)를 PLL의 인밴드(In-Band)에서 제거하기 어렵다는 단점이 있다.In addition, it is difficult to remove fractional spurs from the in-band of the PLL only by using a second sigma-delta modulator.
이러한 단점을 해결하기 위해서, 2차 시그마 델타 변조기에 대신에, 3차 시그마-델타 변조기를 사용하는 기술이 연구 및 개발되어야 하는 필요성이 있으며, 이러한 3차 시그마-델타 변조기를 적용하기 위해서는 종래의 프렉션널-N 분주기 타입 PLL 구조에는 적용하기 어렵기 때문에, 새로운 프렉션널-N 분주기 타입 PLL이 구현되어야 한다.In order to solve this drawback, there is a need to research and develop a technique using a third-order sigma-delta modulator instead of a second-order sigma-delta modulator. Because it is difficult to apply to a shunt-N divider type PLL structure, a new fractional-N divider type PLL must be implemented.
본 발명은 상기한 문제점을 해결하기 위해 제안된 것으로, 그 목적은 3차 시그마-델타 변조기를 이용하여 구현하고, 다중 가변 분주비로 분주하도록 구현함으로서, 3차 시그마-델타 신호에 따라 발진주파수에 대해 다중 가변 분주를 수행하여 저 위상잡음 특성을 개선할 수 있고, 보다 간단하면서도 소형으로 제작 가능하게 하는 프렉션널-N 분주기 타입 위상동기루프를 제공하는데 있다. The present invention has been proposed to solve the above problems, the object of which is implemented by using a third order sigma-delta modulator, by implementing a multiple variable division ratio, by the oscillation frequency according to the third order sigma-delta signal The present invention provides a fractional-N frequency divider type phase locked loop that can improve low phase noise characteristics by performing multiple variable division and enables simpler and smaller manufacturing.
상기한 본 발명의 목적을 달성하기 위해서, 본 발명의 프렉션널-N 분주기 타입 위상동기루프는In order to achieve the above object of the present invention, the fractional-N divider type phase locked loop of the present invention
사전에 설정된 프렉션널 분주비의 분수부에 기초해서 3차 시그마-델타신호를 출력하는 3차 시그마 델타 변조기를 이용하고, 발진주파수의 분주 주파수 및 기준주파수의 분주 주파수와의 위상차에 따라, 상기 발진주파수를 위상 동기시키는 프렉션널-N 분주기 타입 위상동기루프에 있어서,The oscillation using a third-order sigma-delta modulator that outputs a third-order sigma-delta signal based on a fraction of the fractional fractional ratio set in advance, and according to a phase difference between the frequency division frequency of the oscillation frequency and the frequency division frequency of the reference frequency In a fractional-N frequency divider type phase locked loop for phase-locking frequency,
상기 3차 시그마 델타 변조기로부터의 3차 시그마-델타신호, 제1,제2 밴드 선택신호를 포함하는 밴드선택신호, 발진주파수의 분주 주파수의 레벨을 이용하여, 상기 발진주파수의 분주 주파수가 하이레벨일 경우에는 상기 시그마-델타신호에 의한 3차 다중 가변 분주비에 해당되는 분주 제어신호를 출력하고, 상기 발진주파수의 분주 주파수가 로우레벨일 경우에는 상기 밴드선택신호에 따라 사전에 설정된 분주비에 해당되는 분주 제어신호를 출력하는 디코더; The frequency division frequency of the oscillation frequency is high level by using the level of the frequency division frequency of the oscillation frequency and the band selection signal including the third sigma-delta signal from the third sigma delta modulator, the first and second band selection signals In the case of the present invention, a division control signal corresponding to the third-order multiple variable division ratio by the sigma-delta signal is output. When the division frequency of the oscillation frequency is low level, the division control ratio is set in advance according to the band selection signal. A decoder for outputting a corresponding division control signal;
상기 발진주파수를 사전에 설전된 분주비로 분주하는 프리스케일러; 및A prescaler for dividing the oscillation frequency at a previously set division ratio; And
상기 디코더로부터의 분주 제어신호에 의한 3차 다중 가변 분주비 또는 사전에 설정된 분주비로 상기 프리스케일러로부터의 주파수를 1차 분주하고, 사전에 설정된 프렉션널 분주비의 정수에 의한 분주비로 상기 1차 분주된 주파수를 2차 분주하는 프로그램 가능 주파수 분주부 The first frequency is divided by the third multiple variable division ratio by the division control signal from the decoder or the preset division ratio, and the first division is performed by the division ratio by an integer of a preset fractional division ratio. Programmable frequency divider divides frequency second
를 포함하는 것을 특징으로 한다.Characterized in that it comprises a.
이하, 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 본 발명에 참조된 도면에서 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the drawings referred to in the present invention, components having substantially the same configuration and function will use the same reference numerals.
도 4는 본 발명에 따른 프렉션널-N 분주기 타입 위상동기루프의 구성도이다.4 is a block diagram of a fractional-N divider type phase locked loop according to the present invention.
도 4를 참조하면, 본 발명의 프렉션널-N 분주기 타입 위상동기루프는 기준주파수 발진기(210)와, 상기 기준주파수 발진기(210)로부터의 기준주파수(Vref)를 기준 분주하는 기준분주부(220)와, 상기 기준분주부(220)에 의해 기준주파수의 분주 주파수(Fr)와 발진주파수의 분주 주파수(Fv)와의 위상차 검출하는 위상차 검출부(240)와, 상기 위상차 검출부(240)로부터의 위상차 정보에 따라 전류를 펌핑하여 상기 위상차에 해당되는 전압을 출력하는 차지펌퍼(250)와, 상기 차지펌퍼(250)의 출력전압을 저역통과시켜 전압제어발진기(VCO)에 튜닝전압(VT)을 공급하는 저역통과필터(260)를 포함한다.Referring to FIG. 4, the fractional-N frequency divider type phase locked loop according to the present invention includes a reference frequency divider 210 and a reference frequency divider for dividing a reference frequency Vref from the reference frequency oscillator 210. 220, a phase difference detector 240 for detecting a phase difference between the frequency division frequency Fr of the reference frequency and the frequency division frequency Fv of the oscillation frequency by the reference division unit 220, and the phase difference from the phase difference detection unit 240. Charge pump 250 outputs a voltage corresponding to the phase difference by pumping a current according to the information, and supplies a tuning voltage VT to a voltage controlled oscillator VCO by low-passing the output voltage of the charge pump 250. A low pass filter 260 is included.
또한, 본 발명의 프렉션널-N 분주기 타입 위상동기루프는 이러한 위상동기루프에서, 상기 발진주파수의 분주 주파수(Fv)를 제공하기 위해서, 밴드선택신호(SBS)와, 상기 프렉션널-N 생성기(403)로부터 프렉션널 분주비(FN=IN/2M=N+K/2M)의 정수(N)와, 3차 시그마 델타 변조기(405)로부터 3차 시그마-델타(Σ△)신호에 기초해서 상기 전압제어발진기(260)로부터의 발진주파수(Fvco)를 프렉션널-N 분주(FN)하여 상기 위상차 검출부(230)로 제공하도록 이루어진다.In addition, the fractional-N divider type phase-locked loop of the present invention uses a band selection signal (SBS) and the fractional-N generator in order to provide the frequency division frequency (Fv) of the oscillation frequency in the phase-locked loop. From (403) to the integer (N) of the fractional division ratio (FN = IN / 2 M = N + K / 2 M ) and from the third sigma delta modulator 405 to the third sigma-delta (ΣΔ) signal. On the basis of this, the oscillation frequency Fvco from the voltage controlled oscillator 260 is divided into fractional-N divisions (FN) and provided to the phase difference detection unit 230.
상기 프렉션널-N 생성기(401)는 I2C 통신회로부(401)로부터 인티저-N 분주비(IN)와 채널 스텝 선택 신호(CHS-S)를 입력받고, 사전에 매핑된 채널스텝 선택신호(CHS-S)에 해당되도록 사전에 설정된 기준주파수 분주비(2m 또는 r)로 상기 인티저-N 분주비(IN)를 나누어, 하기 수학식 1과 같이 프렉션널 분주비(FN)가 구해지고, 이 프렉션널 분주비(FN)의 정수(N), 상기 프렉션널 분주비(FN)의 분수부(K/2M)의 분자(K) 및 분모(2M)를 각각 출력하도록 이루어진다.The fractional-N generator 401 receives an integer-N division ratio IN and a channel step selection signal CHS-S from an I 2 C communication circuit unit 401 and pre-maps the channel step selection signal. The integer-N division ratio (IN) is divided by a reference frequency division ratio (2 m or r) previously set to correspond to (CHS-S), and the fractional division ratio (FN) is obtained as shown in Equation 1 below. is, is made to output the molecule (K) and the denominator (2 M) of the peurek syeonneol division ratio (FN) integer (N), the peurek fountain unit (K / 2 M) of syeonneol division ratio (FN) of the.
상기 3차 시그마-델타 변조기(405)는 3개의 누산기가 캐스케이디드(cascaded)되어, 상기 발진주파수의 분주 주파수(Fv)를 클럭신호로 입력받아 이에 동기되어, 상기 프렉션널-N 생성기(403)로부터 상기 프렉션널 분주비(FN)의 분수부(K/2M)의 분자(K) 및 분모(2M)를 입력받아, 상기 프렉션널 분주비(FN)의 분수부(K/2M)의 분모(2M)를 주기로 캐스코디드된 3개의 누산기가 각 입력을 누적하면서, 이 누적값이 상기 프렉션널 분주비(FN)의 분수부(K/2M)의 분모(2M)를 초과할 때 캐리(CARRY)를 발생하는 동작을 반복적으로 수행하여, 상기 캐리를 누적하여 3차 시그마-델타(Σ△)신호를 출력하도록 이루어진다.In the third sigma-delta modulator 405, three accumulators are cascaded to receive the divided frequency Fv of the oscillation frequency as a clock signal, and are synchronized with the fractional-N generator 403. ) the peurek syeonneol division ratio (FN) of the fractional part (K / 2, M) of the fractional part (K / 2 M of the molecule (K) and the denominator (2, receives the M) the peurek syeonneol division ratio (FN) from Three accumulators cascaded with a denominator (2 M ) of) accumulate each input, and this cumulative value is the denominator (2 M ) of the fractional portion (K / 2 M ) of the fractional division ratio (FN). When carry exceeds, the operation of generating a carry is repeatedly performed to accumulate the carry and output a third sigma-delta signal.
또한, 본 발명에 따른 프렉션널-N 분주기 타입 위상동기루프는 상기 3차 시그마 델타 변조기(405)로부터의 3차 시그마-델타(Σ△)신호, 제1,제2 밴드 선택신호를 포함하는 밴드선택신호(SBS), 발진주파수의 분주 주파수(Fv)의 레벨을 이용하여, 상기 발진주파수의 분주 주파수(Fv)가 하이레벨일 경우에는 상기 시그마-델타(Σ△)신호에 의한 3차 다중 가변 분주비(Σ△+제1 설정값)에 해당되는 분주 제어신호를 출력하고, 상기 발진주파수의 분주 주파수(Fv)가 로우레벨일 경우에는 상기 밴드선택신호(SBS)에 따라 사전에 설정된 분주비에 해당되는 분주 제어신호를 출력하는 디코더(410)와, 상기 발진주파수(Fvco)를 사전에 설전된 분주비(P)로 분주하는 프리스케일러(420)와, 상기 디코더(410)로부터의 분주 제어신호에 의한 3차 다중 가변 분주비(Σ△+제1 설정값) 또는 사전에 설정된 분주비로 상기 프리스케일러(420)로부터의 주파수를 1차 분주하고, 사전에 설정된 프렉션널 분주비(FN=N+K/2M)의 정수(N)에 의한 분주비(N)로 상기 1차 분주된 주파수를 2차 분주하는 프로그램 가능 주파수 분주부(430)를 포함한다.In addition, the fractional-N frequency divider type phase locked loop according to the present invention includes a third sigma-delta (ΣΔ) signal from the third sigma delta modulator 405 and a first and second band selection signal. When the frequency division frequency Fv of the oscillation frequency is high level by using the band selection signal SBS and the frequency division frequency Fv of the oscillation frequency, the third order multiplexing by the sigma-delta (ΣΔ) signal is performed. A division control signal corresponding to a variable division ratio (ΣΔ + first set value) is output, and when the frequency division frequency Fv of the oscillation frequency is low level, the division frequency set in advance according to the band selection signal SBS is set. A decoder 410 for outputting a division control signal corresponding to a ratio, a prescaler 420 for dividing the oscillation frequency Fvco at a previously set division ratio P, and a division control from the decoder 410. 3rd multiple variable division ratio (Σ △ + 1st setting value) or 4 Frequency division ratio set to the frequency received from the prescaler 420 to the first frequency divider, and pre peurek syeonneol set in the frequency division ratio (FN = N + K / 2 M), the one to the integer (N) the frequency division ratio (N) by And a programmable frequency divider 430 for dividing the second divided frequency.
상기 디코더(410)는 상기 3차 시그마 델타 변조기(405)로부터의 3차 시그마-델타(Σ△)신호, 제1 밴드 또는 제2 밴드 선택신호를 포함하는 밴드선택신호(SBS), 분주 주파수(Fv)의 레벨을 이용하여, 상기 발진주파수의 분주 주파수(Fv)가 하이레벨일 경우에는 상기 3차 시그마-델타(Σ△)신호에 기초한 다중 가변 분주비(Σ△+제1 설정값)의 범위중 하나의 분주비에 해당되도록 제1 분주 제어신호(SDC1), 제2 분주 제어신호(SDC2) 및 더블카운트 선택신호(SDCS)를 출력하고, 상기 발진주파수의 분주 주파수(Fv)가 로우레벨(0)일 경우에는 상기 밴드선택신호(SBS)에 따라 사전에 설정된 분주비에 해당되는 제1 및 제2 분주 제어신호(SDC1,SDC2)를 출력하도록 이루어진다.The decoder 410 may include a third order sigma-delta (ΣΔ) signal from the third order sigma delta modulator 405, a band selection signal SBS including a first band or a second band selection signal, and a frequency of division. By using the level of Fv), when the frequency division frequency Fv of the oscillation frequency is high level, the multiple variable division ratio (ΣΔ + first set value) based on the third order sigma-delta (ΣΔ) signal is obtained. The first division control signal SDC1, the second division control signal SDC2 and the double count selection signal SDCS are output so as to correspond to one division ratio of the range, and the division frequency Fv of the oscillation frequency is low level. In the case of (0), the first and second division control signals SDC1 and SDC2 corresponding to a preset division ratio are output according to the band selection signal SBS.
상기 프로그램 가능 주파수 분주부(430)는 다중 가변 모듈러스 카운터(431)와, 레벨 변환부(432)와, 메인 카운터(433) 및 멀티플렉서(434)를 포함한다.The programmable frequency divider 430 includes a multiple variable modulus counter 431, a level converter 432, a main counter 433, and a multiplexer 434.
상기 다중 가변 모듈러스 카운터(431)는 상기 발진주파수의 분주 주파수(Fv)가 하이레벨 동안에는 상기 제2 분주 제어신호(SDC2)를 입력받아 MVMC 모드 동작하여 상기 3차 시그마-델타(Σ△)신호에 따른 'Σ△+제1 설정값'으로 분주비가 할당되고, 상기 발진주파수의 분주 주파수(Fv)가 로우레벨 동안에는 펄스 스왈로 신호(SPS)를 입력받아 TMC 모드로 동작하여 상기 제1, 제2 분주 제어신호(SDC1,SDC2)와 더블카운트 선택신호(SDCS)에 따라 분주비가 할당되며, 상기 할당된 분주비로 상기 프리스케일러(420)로부터의 주파수를 분주하도록 이루어진다.The multi-variable modulus counter 431 receives the second division control signal SDC2 while the frequency division frequency Fv of the oscillation frequency is at a high level to operate in the MVMC mode to the third sigma-delta (ΣΔ) signal. The division ratio is allocated to 'ΣΔ + first set value' according to the above, and when the frequency division frequency Fv of the oscillation frequency is at a low level, a pulse swallow signal SPS is input to operate in the TMC mode to operate the first and second pulses. The division ratio is allocated according to the division control signals SDC1 and SDC2 and the double count selection signal SDCS, and the frequency from the prescaler 420 is divided by the allocated division ratio.
그 다음, 상기 레벨 변환부(432)는 상기 다중 가변 모듈러스 카운터(431)의 출력레벨을 풀스윙 레벨로 변환하는 상기 메인카운터(433)로 출력하도록 이루어진다.Next, the level converter 432 is configured to output the output level of the multiple variable modulus counter 431 to the main counter 433 which converts the output level into a full swing level.
상기 메인 카운터(433)는 사전에 설정된 분주비와 상기 펄스 스왈로 신호를 포함하는 분주 데이터를 입력받고, 상기 분주비로 상기 레벨 변환부(432)로부터의 주파수를 분주하고, 상기 펄스 스왈로 신호를 출력하도록 이루어진다.The main counter 433 receives division data including a preset division ratio and the pulse swallow signal, divides the frequency from the level converter 432 at the division ratio, and divides the pulse swirl signal. To output.
상기 멀티플렉서(434)는 상기 메인 카운터(433)의 출력신호(Fv)의 레벨에 따라 상기 디코더(410)의 제2 분주 제어신호(SDC2) 또는 상기 메인 카운터(433)의 펄스 스왈로 신호(SPS)를 선택적으로 상기 다중 가변 모듈러스 카운터(431)로 출력하도록 이루어지는데, 즉 상기 메인 카운터(433)의 출력신호(Fv)가 하이레벨일 경우에는 상기 디코더(410)의 제2 분주 제어신호(SDC2)를 상기 다중 가변 모듈러스 카운터(431)로 출력하고, 상기 메인 카운터(433)의 출력신호(S0)가 로우레벨일 경우에는 상기 메인 카운터(433)의 펄스 스왈로 신호(SPS)를 상기 다중 가변 모듈러스 카운터(431)로 출력하도록 이루어진다.The multiplexer 434 according to the level of the output signal (Fv) of the main counter 433, the second divided control signal (SDC2) of the decoder 410 or the pulse swirl signal (SPS) of the main counter 433. ) Is selectively output to the multiple variable modulus counter 431. That is, when the output signal Fv of the main counter 433 is high level, the second division control signal SDC2 of the decoder 410 is output. ) Is output to the multiple variable modulus counter 431, and when the output signal S0 of the main counter 433 is low level, the pulse swirl signal SPS of the main counter 433 is multiplied. Output to the modulus counter 431.
도 5는 본 발명의 다중 가변 모듈러스 카운터의 구성도이다.5 is a block diagram of a multiple variable modulus counter of the present invention.
도 4 및 도 5를 참조하면, 상기 다중 가변 모듈러스 카운터(431)는 상기 디코더(410)로부터의 제1 분주 제어신호(SDC1), 제2 분주 제어신호(SDC2) 또는 스왈로 신호(SPS)에 따라 분주비가 할당되어 이 할당된 분주비로 상기 프리스케일러(420)로부터의 주파수를 분주하는 가변 분주기(431A)와, 상기 가변 분주기(431A)의 주파수를 더블 카운트하여 2 분주하는 더블 카운터(431B)와, 상기 더블 카운트 선택신호(SDCS)에 따라, 상기 가변 분주기(431A)의 출력신호 또는 상기 더블 카운터(431B)의 출력신호를 선택하여 출력하는 출력 선택기(431C)를 포함한다.4 and 5, the multiple variable modulus counter 431 is applied to the first division control signal SDC1, the second division control signal SDC2 or the swallow signal SPS from the decoder 410. According to the division ratio, a variable divider 431A for dividing the frequency from the prescaler 420 at the allocated divider ratio, and a double counter 431B for double dividing the frequency of the variable divider 431A by two counts. And an output selector 431C for selecting and outputting an output signal of the variable divider 431A or an output signal of the double counter 431B according to the double count selection signal SDCS.
도 6은 본 발명에 따른 메인 카운터의 구성도이다.6 is a block diagram of a main counter according to the present invention.
도 4 및 도 6을 참조하면, 상기 메인 카운터(433)는 사전에 할당된 분주비의 데이터 비트 각각을 입력받도록 직렬로 연결되고, 상기 메인 카운터의 출력이 하이레벨일 경우, 연결된 분주비의 각 데이터 비트를 출력하는 복수의 TFF를 포함하고, 각 TFF는 자신에 연결된 비트보다 하위의 비트에 연결된 TFF가 모두 동시에 '0'출력일 경우에 '0'을 출력하여 할당된 분주비에 따라 상기 레벨변환부(432)로부터의 신호를 다운 카운트하도록 이루어진 TFF부(433A)와, 상기 TFF부(433A)의 복수의 TFF의 각 출력을 배타적 부정 논리합하여 다운 카운트의 종료를 검출하는 배타적 부정 논리합 연산기(433B)와, 상기 배타적 부정 논리합 연산기(433B)로부터의 다운 카운트 종료 검출시 하이레벨을 출력한 후 카운트 리세트시키는 DFF(433C)와, 사전에 펄스 스왈로 신호로 할당된 비트와 상기 TFF부(433A)의 다운 카운트 비트가 동일한 시점에서 하이레벨을 출력하는 펄스 스왈로 제어부(433D)와, 상기 펄스 스왈로 제어부(433D)로부터의 신호를 상기 레벨 변환부(432)의 출력신호에 동기하여 출력하는 DFF(433E)를 포함한다.4 and 6, the main counter 433 is connected in series to receive each of the data bits of the pre-assigned division ratio, and when the output of the main counter is high level, each of the connected division ratios A plurality of TFFs for outputting data bits, each TFF outputs "0" when all TFFs connected to the lower bits of the bits connected to it are output "0" at the same time and according to the allocated division ratio Exclusive negative OR operation for detecting the end of the down count by exclusive negative OR of the TFF section 433A configured to down count the signal from the conversion section 432 and each output of the plurality of TFFs of the TFF section 433A ( 433B), a DFF 433C for outputting a high level at the time of detecting the down count end from the exclusive negative OR operator 433B, and then resetting the count; and a bit previously assigned to a pulse swirl signal. The output signal of the level converter 432 outputs a signal from the pulse swallow controller 433D and the pulse swallow controller 433D to output a high level when the down count bits of the TFF unit 433A are the same. DFF 433E for synchronously outputting.
상기 메인 카운터(433)는 자체 출력레벨이 하이레벨일 경우, 즉 상기 다중 가변 모듈러스 카운터(431)가 MVMC모드로 동작하는 경우에는 사전에 설정된 프렉션널 분주비(N+K/2M)의 정수(N)에 사전에 설정된 제1 설정값을 빼어서 분주비(N-제2 설정값)가 할당되도록 이루어진다.The main counter 433 is an integer of a preset fractional ratio N + K / 2 M when its output level is high, that is, when the multiple variable modulus counter 431 operates in the MVMC mode. The division ratio (N-second set value) is assigned by subtracting the first set value previously set in (N).
또한, 상기 메인 카운터(433)는 자체 출력레벨이 로우레벨일 경우, 즉 상기 다중 가변 모듈러스 카운터(431)가 TMC 모드일 경우에는 사전에 설정된 프렉션널 분주비(N+K/2M)의 정수(N)를 분주비(N)로 할당되는데, 이때, 상기 다중 가변 모듈러스 카운터(431)가 TMC 모드중 제1 밴드의 분주비 선택시에는, 상기 프렉션널 분주비(N+K/2M)의 정수(N)중 0-1비트가 상기 펄스 스왈로 신호로 할당되고, 나머지 비트로 분주비가 할당되며, 또한, 상기 다중 가변 모듈러스 카운터(431)가 TMC 모드중 제2 밴드 분주비 선택시에는, 상기 프렉션널 분주비(N+K/2M)의 정수(N)중 0-2비트가 상기 펄스 스왈로 신호로 할당되고, 나머지 비트로 분주비가 할당되도록 이루어진다.In addition, the main counter 433 may have an integer of a preset fractional ratio N + K / 2 M when its output level is low, that is, when the multi-variable modulus counter 431 is in TMC mode. (N) is assigned to the division ratio (N). In this case, when the multiple variable modulus counter 431 selects the division ratio of the first band in the TMC mode, the fractional division ratio (N + K / 2 M ) is selected. In the integer N of 0-1 bits are allocated to the pulse swallow signal, the division ratio is allocated to the remaining bits, and when the multiple variable modulus counter 431 selects the second band division ratio in the TMC mode, 0-2 bits of the integer N of the fractional division ratio N + K / 2 M are allocated to the pulse swallow signal, and the division ratio is allocated to the remaining bits.
여기서, 제1 밴드는 VHF 밴드로 설정되고, 상기 제2 밴드는 UHF 밴드로 설정되는데, 상기 VHF 밴드는 VHF-L 밴드 및 VHF-H 밴드를 포함한다.Here, the first band is set to the VHF band, the second band is set to the UHF band, and the VHF band includes a VHF-L band and a VHF-H band.
이하, 본 발명의 작용 및 효과를 첨부한 도면에 의거하여 상세히 설명한다. Hereinafter, the operation and effects of the present invention will be described in detail with reference to the accompanying drawings.
도 4를 참조하여 본 발명의 프렉션널-N 분주기 타입 위상동기루프에 관련된 전체 동작을 간단히 설명하면, 먼저, 기준주파수 발진기(210)의 기준주파수는 기준분주부(220)에서 기준 주파수가 분주되어 위상차 검출부(230)로 출력되고, 또한, 전압제어발진부(260)의 발진주파수(Fvco)가 프로그래머블 분주기로 프렉션널-N 분주(FN)되어 상기 위상차 검출부(230)로 출력되며, 상기 위상차 검출부(230)는 상기 기준분주부(220)에 의해 기준주파수의 분주 주파수(Fr)와 상기 발진주파수의 분주 주파수(Fv)와의 위상차 검출하여 위상차 신호를 차지펌퍼(240)로 출력하면, 상기 차지펌프(240)는 상기 위상차 검출부(230)로부터의 위상차 신호에 따라 전류를 펌핑하여 상기 위상차에 해당되는 전압을 저역통과필터(260)로 출력한다. 그리고, 상기 저역통과필터(260)는 상기 차지펌퍼(240)의 출력전압을 저역통과시켜 전압제어발진기(260)에 튜닝전압(VT)을 공급한다.Referring to Figure 4 briefly described the overall operation of the fractional-N frequency divider type phase-locked loop of the present invention, first, the reference frequency of the reference frequency oscillator 210 is divided by the reference frequency in the reference frequency divider 220 And the oscillation frequency Fvco of the voltage controlled oscillator 260 is fractional-N divided by a programmable divider FN to be output to the phase difference detector 230, and is output to the phase difference detector 230. The charge pump 230 detects a phase difference between the frequency division frequency Fr of the reference frequency and the frequency division frequency Fv of the oscillation frequency by the reference division unit 220, and outputs a phase difference signal to the charge pump 240. In operation 240, the current is pumped according to the phase difference signal from the phase difference detector 230, and the voltage corresponding to the phase difference is output to the low pass filter 260. The low pass filter 260 low-passes the output voltage of the charge pump 240 to supply the tuning voltage VT to the voltage controlled oscillator 260.
이러한 동작에서, 본 발명의 위상도기루프는 상기 위상차 검출부(230)에 상기 전압제어발진기(260)의 발진주파수(Fvco)를 프렉션널-N 분주(FN)하여 제공하는데, 상기 발진주파수의 분주 주파수(Fv)를 제공하기 위해서, 본 발명의 프렉션널-N 분주기 타입 위상동기루프는 밴드선택신호(SBS)와, 상기 프렉션널-N 생성기(403)로부터 프렉션널 분주비(FN=IN/2M=N+K/2M)의 정수(N)와, 3차 시그마 델타 변조기(405)로부터 3차 시그마-델타(Σ△)신호에 기초해서 상기 전압제어발진기(260)로부터의 발진주파수(Fvco)를 프렉션널-N 분주(FN)하여 상기 위상차 검출부(230)로 제공한다.In this operation, the phase potter's loop of the present invention provides the phase difference detection unit 230 by providing the oscillation frequency Fvco of the voltage controlled oscillator 260 by fractional-N division (FN), the frequency division frequency of the oscillation frequency. In order to provide (Fv), the fractional-N divider type phase locked loop according to the present invention uses a band selection signal (SBS) and the fractional division ratio (FN = IN / 2) from the fractional-N generator 403. The oscillation frequency from the voltage controlled oscillator 260 based on an integer N of M = N + K / 2 M ) and a cubic sigma-delta (ΣΔ) signal from a cubic sigma delta modulator 405. Fvco) is divided into fractional-N divisions (FN) and provided to the phase difference detector 230.
상기 프렉션널-N 생성기(401)는 I2C 통신회로부(401)로부터 인티저-N 분주비(IN)와 채널 스텝 선택 신호(CHS-S)를 입력받고, 사전에 매핑된 채널스텝 선택신호(CHS-S)에 해당되도록 사전에 설정된 기준주파수 분주비(2m)로 상기 인티저-N(IN)을 나누어, 프렉션널 분주비(FN)를 생성하고, 이 프렉션널 분주비(FN=IN/2M=N+K/2M)의 정수(N), 상기 프렉션널 분주비(FN)의 분수부(K/2M )의 분자(K) 및 분모(2M)를 각 출력한다.The fractional-N generator 401 receives an integer-N division ratio IN and a channel step selection signal CHS-S from an I 2 C communication circuit unit 401 and pre-maps the channel step selection signal. The fractional frequency division ratio (FN) is generated by dividing the integer-N (IN) by a reference frequency division ratio (2 m ) set in advance so as to correspond to (CHS-S), and the fractional frequency division ratio (FN = Outputs an integer (N) of IN / 2 M = N + K / 2 M ), a numerator (K) and a denominator (2 M ) of the fractional part (K / 2 M ) of the fractional division ratio (FN), respectively. .
여기서, 본 발명의 위상 동기 루프가 디지털 MOPLL 튜너에 적용되는 경우, 상기 채널스텝은 예를 들어, 50kHz, 62.5kHz, 125kHz, 142.86kHz, 166.67kHz중의 하나로 설정되는데, 이러한 채널스텝에 해당되는 각 기준주파수 분주비(2m)가 사전에 매핑되는데, 예를 들어, 50kHz에는 20, 62.5kHz 및 125kHz에는 32, 142.86kHz에는 28, 그리고 166.67kHz에는 24로 매핑되어 있다.Here, when the phase locked loop of the present invention is applied to a digital MOPLL tuner, the channel step is set to one of 50 kHz, 62.5 kHz, 125 kHz, 142.86 kHz, and 166.67 kHz, for example, each reference corresponding to the channel step. The frequency division ratio (2 m ) is premapped, for example, 20 at 50 kHz, 32 at 62.5 kHz and 125 kHz, 28 at 142.86 kHz, and 24 at 166.67 kHz.
이러한 매칭된 상태에서, 상기 채널스텝 선택신호(CHS-S)로 사전에 매핑된 기준주파수 분주비(2m)를 선택하게 된다.In this matched state, the reference frequency division ratio 2 m previously mapped to the channel step selection signal CHS-S is selected.
또한, 상기 3차 시그마-델타 변조기(405)는 3개의 누산기가 캐스코디드(cascoded)되어, 상기 발진주파수의 분주 주파수(Fv)를 클럭신호로 입력받고 이에 동기도어, 상기 프렉션널-N 생성기(403)로부터 상기 프렉션널 분주비(FN)의 분수부(K/2M)의 분자(K) 및 분모(2M)를 입력받아, 상기 프렉션널 분주비(FN)의 분수부(K/2M)의 분모(2M)를 주기로 입력을 누적하면서, 이 누적값이 상기 프렉션널 분주비(FN)의 분수부(K/2M)의 분모(2M)를 초과할 때 캐리(CARRY)를 발생하는 동작을 반복적으로 수행하여, 상기 캐리를 누적하여 생성되는 3차 시그마-델타(Σ△)신호를 출력한다.In addition, the third sigma-delta modulator 405 has three accumulators cascoded to receive the frequency division frequency (Fv) of the oscillation frequency as a clock signal, and to synchronize the door and the fractional-N generator. 403 from the fractional part of the peurek syeonneol division ratio (FN) of the fractional part (K / 2 M) of the molecule (K) and the denominator (2 M), receiving the peurek syeonneol division ratio (FN) (K / 2 when the M is the denominator (2, while accumulating the input period of the M) the cumulative value) exceeds the denominator (2 M) of the fractional part (K / 2, M) of the peurek syeonneol division ratio (FN) carry (cARRY ) Is repeatedly performed to output a third sigma-delta (ΣΔ) signal generated by accumulating the carry.
도 4를 참조하여 본 발명에 따른 프렉션널-N 분주기 타입 위상동기루프에 대한 동작을 설명하면 다음과 같다.The operation of the fractional-N divider type phase locked loop according to the present invention will be described with reference to FIG.
도 4에서, 본 발명의 프렉션널-N 분주기 타입 위상동기루프의 디코더(410)는 상기 3차 시그마 델타 변조기(405)로부터의 3차 시그마-델타(Σ△)신호, 제1,제2 밴드 선택신호를 포함하는 밴드선택신호(SBS), 발진주파수의 분주 주파수(Fv)의 레벨을 이용하여, 상기 발진주파수의 분주 주파수(Fv)가 하이레벨일 경우에는 상기 시그마-델타(Σ△)신호에 의한 3차 다중 가변 분주비(Σ△+제1 설정값)에 해당되는 분주 제어신호를 출력하고, 상기 발진주파수의 분주 주파수(Fv)가 로우레벨일 경우에는 상기 밴드선택신호(SBS)에 따라 사전에 설정된 분주비에 해당되는 분주 제어신호를 출력한다.In Fig. 4, the decoder 410 of the fractional-N divider type phase-locked loop of the present invention is a third-order sigma-delta (ΣΔ) signal from the third-order sigma delta modulator 405, first and second. The sigma-delta (ΣΔ) when the frequency division frequency (Fv) of the oscillation frequency is a high level by using a band selection signal (SBS) including a band selection signal and the frequency division frequency (Fv) of the oscillation frequency. A division control signal corresponding to the third-order multiple variable division ratio (ΣΔ + first set value) by the signal is output, and when the division frequency Fv of the oscillation frequency is low level, the band selection signal SBS. In accordance with the present invention, a division control signal corresponding to a preset division ratio is output.
보다 구체적으로, 상기 디코더(410)에 대해서 설명하면, 상기 3차 시그마 델타 변조기(405)로부터의 3차 시그마-델타(Σ△)신호, 제1 밴드 또는 제2 밴드 선택신호를 포함하는 밴드선택신호(SBS), 분주 주파수(Fv)의 레벨을 이용하여, 상기 발진주파수의 분주 주파수(Fv)가 하이레벨일 경우에는 상기 3차 시그마-델타(Σ△)신호에 기초한 다중 가변 분주비(Σ△+제1 설정값)의 범위중 하나의 분주비에 해당되도록 제1 분주 제어신호(SDC1), 제2 분주 제어신호(SDC2) 및 더블카운트 선택신호(SDCS)를 출력하고, 상기 발진주파수의 분주 주파수(Fv)가 로우레벨(0)일 경우에는 상기 밴드선택신호(SBS)에 따라 사전에 설정된 분주비에 해당되는 제1,제2 분주 제어신호(SDC1,SDC2) 및 더블카운트 선택신호(SDCS)를 출력한다.More specifically, the decoder 410 will be described. A band selection including a third order sigma-delta (ΣΔ) signal, a first band or a second band selection signal from the third order sigma delta modulator 405 is described. By using the level of the signal SBS and the frequency division frequency Fv, when the frequency division frequency Fv of the oscillation frequency is high level, the multiple variable division ratio Σ based on the third sigma-delta (ΣΔ) signal is obtained. A first division control signal SDC1, a second division control signal SDC2, and a double count selection signal SDCS are output so as to correspond to one division ratio in the range of? + First set value, and the oscillation frequency When the frequency division frequency Fv is at the low level (0), the first and second division control signals SDC1 and SDC2 and the double count selection signal corresponding to the division ratio set in advance according to the band selection signal SBS SDCS).
예를 들어, 상기 제1 설정값이 '8'인 경우, 상기 3차 시그마 델타 변조기(405)에서 제공되는 3차 시그마-델타(Σ△)신호는 '-3'에서 '+4'까지의 가변범위내에서 입력되는 변조주기에 따라 랜덤하게 변하게 되고, 이 가변되는 3차 시그마-델타(Σ△)신호중의 하나에 상기 제1 설정값 8에 더하게 된다. 이와 같이 상기 3차 시그마 델타 변조기(405)에 의해서 변화되는 분주비로 상기 프로그램 가능 주파수 분주부(430)의 다중 가변 모듈러스 카운터(431)가 분주 동작하도록 상기 디코더(410)가 제어하게 되는데, 이에 대해서 구체적으로 설명한다.For example, when the first set value is '8', the third-order sigma-delta (ΣΔ) signal provided from the third-order sigma delta modulator 405 is '-3' to '+4'. It is randomly changed according to the modulation period input within the variable range, and is added to one of the variable third order sigma-delta (ΣΔ) signals to the first set value 8. As described above, the decoder 410 controls the multiple variable modulus counter 431 of the programmable frequency divider 430 to divide by the division ratio that is changed by the third sigma delta modulator 405. It demonstrates concretely.
본 발명의 위상 동기 루프에서, 밴드선택신호(SBS)는 VHF-L 밴드와 VHF-H 밴드에 해당되는 제1 밴드 선택신호 또는 UHF 밴드에 해당되는 제2 밴드 선택신호가 될 수 있는데, 상기 밴드선택신호(SBS)가 제1 밴드 선택신호일 경우에 대해서 설명하면 다음과 같다.In the phase locked loop of the present invention, the band selection signal SBS may be a first band selection signal corresponding to the VHF-L band and the VHF-H band or a second band selection signal corresponding to the UHF band. A case in which the selection signal SBS is the first band selection signal will be described below.
먼저, 제1 밴드 선택시에는 다중 가변 모듈러스 카운터에서의 분주비는 4또는 5로 할당되는데, 일에로 분주비 4가 할당된 경우, 본 발명에서는 3차 시그마-델타(Σ△)신호에 제1 설정값 8을 더한다. 이는 상기 다중 가변 모듈러스 카운터(Multi-Variance Modulus Counter)의 분주비 4에 3차 시그마-델타(Σ△)신호를 더한 후, 다시 추가로 4를 더 더한 결과이다. 여기서 추가로 4가 더 더해지는 것은, 예를 들어, 3차 시그마-델타(Σ△)신호가 "-3"인 경우, 상기 다중 가변 모듈러스 카운터의 분주비는 '-3+4=1'이 되므로, 실질적으로 발진주파수(Fvco)가 상기 다중 가변 모듈러스 카운터에서 다운스케일(Down scale) 되지 않은 상태에서 상기 메인 카운터로 입력되므로 이 입력 주파수는 거의 발진주파수(Fvco)와 동일하게 되므로, 상기 발진주파수(Fvco)가 높은 주파수로 동작하는 경우에는 상기 메인 카운터의 동작 스피드 한계로 인하여 메인 카운터가 입력되는 주파수를 카운트할 수 없게 되는 단점이 있어, 이를 개선하기 위해서 3차 시그마-델타(Σ△)신호에 추가로 4를 더하는 것이다.First, when the first band is selected, the division ratio in the multi-variable modulus counter is assigned to 4 or 5, and when the division ratio 4 is assigned to one day, the present invention is applied to the third sigma-delta (ΣΔ) signal. 1 Add setting value 8. This is a result of adding a third sigma-delta (ΣΔ) signal to the division ratio 4 of the multi-variance modulus counter and then adding 4 again. In addition, 4 is further added, for example, when the third sigma-delta (ΣΔ) signal is "-3", the division ratio of the multiple variable modulus counter becomes '-3 + 4 = 1'. Since the oscillation frequency Fvco is input to the main counter in a state in which the oscillation frequency Fvco is not downscaled in the multiple variable modulus counter, the input frequency is almost equal to the oscillation frequency Fvco. When the Fvco) operates at a high frequency, the main counter cannot count the input frequency due to the operating speed limit of the main counter. In order to improve this, the third sigma-delta (Σ △) signal is applied. Is to add four more.
다음, 제2 밴드 선택시에는 다중 가변 모듈러스 카운터에서의 분주비는 8또는 9로 할당되는데, 일에로 분주비 8이 할당된 경우, 본 발명에서는 3차 시그마-델타(Σ△)신호에 제1 설정값 8을 더한다. 이는 상기 다중 가변 모듈러스 카운터(Multi-Variance Modulus Counter)의 분주비 8에 3차 시그마-델타(Σ△)신호를 더한 것과 같은 결과이다. Next, when the second band is selected, the division ratio in the multi-variable modulus counter is assigned to 8 or 9. When the division ratio 8 is assigned to one day, in the present invention, the third sigma-delta (ΣΔ) signal is added to the third order. 1 Add setting value 8. This is the same result as the third-order sigma-delta (ΣΔ) signal is added to the division ratio 8 of the multi-variance modulus counter.
이러한 본 발명의 디코더(Decoder)에 의한 다중 가변 분주비(Σ△+제1 설정값)를 제어하기 위한 분주 제어신호, 및 다중 가변 분주비(Σ△+제1 설정값)를 하기 표1에 보인다.The division control signal for controlling the multiple variable division ratio (ΣΔ + first set value) by the decoder of the present invention, and the multiple variable division ratio (ΣΔ + first set value) are shown in Table 1 below. see.
그 다음, 본 발명의 프리스케일러(420)는 상기 발진주파수(Fvco)를 사전에 설전된 분주비(P)로 분주하여 프로그램 가능 주파수 분주부(430)로 출력하면(도 8의 S81), 상기 프로그램 가능 주파수 분주부(430)는 상기 디코더(410)로부터의 분주 제어신호에 의한 3차 다중 가변 분주비(Σ△+제1 설정값) 또는 사전에 설정된 분주비로 상기 프리스케일러(420)로부터의 주파수를 1차 분주하고, 사전에 설정된 프렉션널 분주비(FN=N+K/2M)의 정수(N)에 의한 분주비(N)로 상기 1차 분주된 주파수를 2차 분주하여 상기 위상차 검출부(230)로 출력한다.Then, the prescaler 420 of the present invention divides the oscillation frequency Fvco at a pre-set frequency division ratio P and outputs it to the programmable frequency division unit 430 (S81 in FIG. 8). A possible frequency divider 430 adjusts the frequency from the prescaler 420 at a third-order multiple variable division ratio (ΣΔ + first set value) or a preset division ratio by the division control signal from the decoder 410. The first frequency is divided, and the first frequency divided by the frequency division ratio (N) by a predetermined fractional frequency division ratio (FN = N + K / 2 M ) N is second-divided to divide the phase difference detection unit ( 230).
이하, 상기 프로그램 가능 주파수 분주부(430)에 대해서 구체적으로 설명한다.Hereinafter, the programmable frequency divider 430 will be described in detail.
상기 프로그램 가능 주파수 분주부(430)의 멀티플렉서(434)는 상기 메인 카운터(433)의 출력신호(Fv)의 레벨에 따라 상기 디코더(410)의 제2 분주 제어신호(SDC2) 또는 상기 메인 카운터(433)의 펄스 스왈로 신호(SPS)를 선택적으로 상기 다중 가변 모듈러스 카운터(431)로 출력하는데, 예를 들면, 상기 메인 카운터(433)의 출력신호(Fv)가 하이레벨일 경우에는 상기 디코더(410)의 제2 분주 제어신호(SDC2)를 상기 다중 가변 모듈러스 카운터(431)로 출력하고, 상기 메인 카운터(433)의 출력신호(S0)가 로우레벨일 경우에는 상기 메인 카운터(433)의 펄스 스왈로 신호(SPS)를 상기 다중 가변 모듈러스 카운터(431)로 출력한다.The multiplexer 434 of the programmable frequency divider 430 may control the second division control signal SD2 or the main counter of the decoder 410 according to the level of the output signal Fv of the main counter 433. A pulse swallow signal SPS of 433 is selectively output to the multiple variable modulus counter 431. For example, when the output signal Fv of the main counter 433 is a high level, the decoder (SPS) When the second divided control signal SD2 of 410 is output to the multiple variable modulus counter 431, and the output signal S0 of the main counter 433 is low level, the pulse of the main counter 433 is output. A swallow signal SPS is output to the multiple variable modulus counter 431.
도 9는 본 발명의 프로그램 가능 주파수 분주부의 분주비 설명 챠트이다.9 is an explanatory chart of frequency division ratios of the programmable frequency divider of the present invention.
도 9를 참조하면, 상기 프로그램 가능 주파수 분주부(430)의 다중 가변 모듈러스 카운터(431)는 상기 발진주파수의 분주 주파수(Fv)가 하이레벨 동안에는 상기 제2 분주 제어신호(SDC2)를 입력받아 MVMC 모드 동작하여 상기 3차 시그마-델타(Σ△)신호에 따른 'Σ△+제1 설정값'으로 분주비가 할당되고, 상기 발진주파수의 분주 주파수(Fv)가 로우레벨 동안에는 펄스 스왈로 신호(SPS)를 입력받아 TMC 모드로 동작하여 상기 제1, 제2 분주 제어신호(SDC1,SDC2)와 더블카운트 선택신호(SDCS)에 따라 분주비가 할당되며, 상기 할당된 분주비로 상기 프리스케일러(420)로부터의 주파수를 분주한다.Referring to FIG. 9, the multiple variable modulus counter 431 of the programmable frequency divider 430 receives the second division control signal SD2 while the frequency division frequency Fv of the oscillation frequency is high level. In the mode operation, the division ratio is allocated to 'ΣΔ + first set value' according to the third sigma-delta (ΣΔ) signal, and the pulse swirl signal (SPS) is applied while the frequency division frequency (Fv) of the oscillation frequency is low. In operation in the TMC mode, the division ratio is allocated according to the first and second division control signals SDC1 and SDC2 and the double count selection signal SDCS, and the division ratio is allocated from the prescaler 420. Divide the frequency.
한편, 상기 디코더(410)의 분주 제어신호에 따른 상기 다중 가변 모듈러스 카운터(431)의 분주비 할당에 대해서 설명하면, 상기 표1에 보인 바와 같이, 상기 제2 설정값이 8일 경우에, 다중 가변 분주비(Σ△+제1 설정값)가 8이상일 경우에는 더블카운트 선택신호(SDCS)가 '1'이고, 상기 다중 가변 분주비(Σ△+제1 설정값)가 8미만일 경우에는 더블카운트 선택신호(SDCS)가 '0'이다. 상기 제1 분주 제어신호(SDC1)가 '1'일 경우에는 분주비 4 또는 5에 해당되고, 상기 제1 분주 제어신호(SDC1)가 '0'일 경우에는 분주비 6 또는 7에 해당된다. 그리고, 상기 제2 분주 제어신호(SDC2)가 '1'일 경우에는 분주비 4,5중에 '5' 또는 6,7중의 '7'에 해당되고, 상기 제1 분주 제어신호(SDC1)가 '0'일 경우에는 분주비 4,5중에 '4' 또는 6,7중의 '6'에 해당된다.On the other hand, when the division ratio allocation of the multiple variable modulus counter 431 according to the division control signal of the decoder 410 is described, as shown in Table 1, when the second set value is 8, When the variable division ratio (ΣΔ + first set value) is 8 or more, the double count selection signal SDCS is '1', and when the multiple variable division ratio (ΣΔ + first set value) is less than 8, the double count signal is doubled. The count select signal SDCS is '0'. When the first division control signal SDC1 is '1', it corresponds to the division ratio 4 or 5, and when the first division control signal SDC1 is '0', it corresponds to the division ratio 6 or 7. When the second division control signal SDC2 is' 1 ', the second division control signal SDC2 corresponds to' 5 'in the division ratios 4 and 5 or' 7 'in the division ratio 4,5, and the first division control signal SDC1 is' If it is 0 ', it corresponds to' 4 'in the division ratio 4,5 or' 6 'in 6,7.
도 4 및 도 5를 참조하여 상기 다중 가변 모듈러스 카운터(431)에 대해서 구체적으로 설명하면 다음과 같다.The multiple variable modulus counter 431 will be described in detail with reference to FIGS. 4 and 5 as follows.
상기 다중 가변 모듈러스 카운터(431)의 가변 분주기(431A)는 상기 디코더(410)로부터의 제1 분주 제어신호(SDC1), 제2 분주 제어신호(SDC2) 또는 스왈로 신호(SPS)에 따라 분주비가 할당되어 이 할당된 분주비로 상기 프리스케일러(420)로부터의 주파수를 분주한다(도 8의 S82,S83,S84).The variable divider 431A of the multiple variable modulus counter 431 is divided according to the first division control signal SD1, the second division control signal SD2, or the swallow signal Sps from the decoder 410. A ratio is allocated to divide the frequency from the prescaler 420 at this allocated division ratio (S82, S83, S84 in Fig. 8).
그 다음, 상기 다중 가변 모듈러스 카운터(431)의 더블 카운터(431B)는 상기 더블카운트 선택신호(SDCS)에 따라 동작하여 상기 가변 분주기(431A)의 주파수를 더블 카운트하여 2 분주하여 출력 선택시(431C)로 출력한다.Then, the double counter 431B of the multiple variable modulus counter 431 operates according to the double count selection signal SDCS to double count the frequency of the variable divider 431A and divide the frequency into two to select an output. 431C).
이때, 상기 다중 가변 모듈러스 카운터(431)의 출력 선택기(431C)는 상기 더블 카운트 선택신호(SDCS)에 따라, 상기 가변 분주기(431A)의 출력신호 또는 상기 더블 카운터(431B)의 출력신호를 선택하여 출력한다.In this case, the output selector 431C of the multiple variable modulus counter 431 selects the output signal of the variable divider 431A or the output signal of the double counter 431B according to the double count selection signal SDCS. To print.
한편, 본 발명의 다중 가변 모듈러스 카운터(431)는 별도의 펄스 스왈로 카운터 없이 펄스 스왈로(Pulse Swallow)방식의 분주를 하게 되며, 즉, 상기 다중 가변 모듈러스 카운터(431)는 투 모듈러스 카운터(TMC)와 유사한 기능을 수행하면서 펄스 스왈로(Pulse Swallow)방식의 분주를 하게 된다. On the other hand, the multi-variable modulus counter 431 of the present invention is to dispense the pulse Swallow (Pulse Swallow) method without a separate pulse swirl counter, that is, the multi-variable modulus counter 431 is a two-modulus counter (TMC) Pulse Swallow dispensing while performing a function similar to).
또한, 도 9를 참조하여 구체적으로 설명하면, 본 발명의 메인 카운터(Main Counter)의 출력신호가 하이레벨일 경우, 즉 첫 번째 클럭 펄스 동안(Clock Pulse duration)에 3차 다중 가변 분주비(Σ△+제1 설정값)에 따라 발진주파수(Fvco)를 4 또는 5 분주하는 구간 뿐만 아니라 6, 7, 8, 9, 10, 11, 12, 13, 14 분주하는 구간을 만들어 줌으로써, 발진주파수(Fvco)의 분주비를 3차 시그마-델타 변조기(405)의 3차 시그마-델타(Σ△)신호에 의해 변화시킨다.In detail, referring to FIG. 9, when the output signal of the main counter of the present invention is at a high level, that is, during the first clock pulse, the third-order multiple variable division ratio Σ By generating not only the division of the oscillation frequency (Fvco) by 4 or 5, but also the division of 6, 7, 8, 9, 10, 11, 12, 13, and 14 according to Δ + 1st setting value, The division ratio of Fvco) is changed by the third-order sigma-delta (ΣΔ) signal of the third-order sigma-delta modulator 405.
또한, 본 발명의 메인 카운터(Main Counter)의 출력신호가 로우레벨일 경우, 즉 첫 번째 클럭 펄스의 다음 시간동안에, 상기 다중 가변 모듈러스 카운터(431)는 사전에 할당된 분주비에 따라 발진주파수(Fvco)를 4 또는 5 내지 8 또는 9분주하도록 하며, 이는 선택밴드가 제1 밴드일 경우에는 발진진주파수(Fvco)를 4또는 5분주하고, 선택된 밴드가 제2 밴드일 경우에는 발진진주파수(Fvco)를 8또는 9분주하게 된다.In addition, when the output signal of the main counter of the present invention is at a low level, that is, during the next time of the first clock pulse, the multiple variable modulus counter 431 may have an oscillation frequency according to a pre-assigned division ratio. Fvco) is divided into 4 or 5 to 8 or 9 divisions, which divides the oscillation frequency (Fvco) 4 or 5 when the selection band is the first band, and when the selected band is the second band, Fvco) is divided into eight or nine.
일예로, 상기 다중 가변 모듈러스 카운터(431)에 의한 13분주기는 7분주된 신호와 6번 분주된 신호의 조합으로 만들어지게 되는데, 전류 모드 로직으로 설계된 다중 가변 모듈러스 카운터(431)의 가변 분주기(431A)의 동작은, 제1 분주 제어신호(SDC1)에 의해 '4 or 5' 분주 또는 '6 or 7' 분주 중 하나가 할당되거나, 제2 분주 제어신호(SDC2)에 의해 '4 or 5' 분주 중 5, 또는 '6 or 7'분주 중 7이 할당되며, 이와 같이 할당되는 분주비로 6과 7이 연이어 할당되고, 이는 더블 카운트 선택신호에 의해 더블 카운트 동작하여 '6+7'분주비가 할당된다.For example, the 13 divider by the multi-variable modulus counter 431 is made of a combination of the 7-divided signal and the 6-divided signal, and the variable divider of the multi-variable modulus counter 431 designed by the current mode logic. In operation 431A, one of '4 or 5' divisions or '6 or 7' divisions is allocated by the first division control signal SDC1 or '4 or 5' by the second division control signal SDC2. '5 of divisions or 7 of' 6 or 7 'divisions are allocated, and 6 and 7 are allocated in succession as the division ratios allocated in this way, and this is double counted by the double count selection signal so that the' 6 + 7 'division ratio Is assigned.
다른 한편, 상기 다중 가변 모듈러스 카운터(431)는 아날로그 전류 모드 로직으로 구현되어 신호가 천이되는 하이레벨과 로우레벨의 피크대 피크 전압(Vpp)이 대략 '0.3V'이고, 이에 반해, 상기 메인 카운터(433)는 디지털 로직셀로 구현되어 신호가 천이되는 하이레벨과 로우레벨의 피크대 피크 전압(Vpp)이 대략 '4V'이므로, 상기 다중 가변 모듈러스 카운터(431)의 신호 레벨을 상기 메인 카운터(433)가 정상적으로 인식할 수 있도록 레벨 변환이 이루어져야 한다. 이에 따라, 상기 프로그램 가능 주파수 분주부(430)의 레벨 변환부(432)는 상기 다중 가변 모듈러스 카운터(431)의 출력레벨을 풀스윙 레벨로 변환하여 메인 카운터(433)로 출력한다(도 8의 S85).On the other hand, the multiple variable modulus counter 431 is implemented with analog current mode logic so that the peak-to-peak voltage (Vpp) of the high level and low level at which the signal is transitioned is approximately '0.3V', whereas the main counter Since 433 is a high-level and low-level peak-to-peak voltage Vpp, which is implemented by a digital logic cell and a signal is transitioned, the signal level of the multiple variable modulus counter 431 is determined by the main counter. Level conversion must be made for 433 to recognize it normally. Accordingly, the level converter 432 of the programmable frequency divider 430 converts the output level of the multiple variable modulus counter 431 into a full swing level and outputs it to the main counter 433 (see FIG. 8). S85).
그 다음, 상기 프로그램 가능 주파수 분주부(430)의 메인 카운터(433)는 사전에 설정된 분주비와 상기 펄스 스왈로 신호를 포함하는 분주 데이터를 입력받고, 상기 분주비로 상기 레벨 변환부(432)로부터의 주파수를 분주하고, 상기 펄스 스왈로 신호를 출력한다(도 8의 S86-S89).Next, the main counter 433 of the programmable frequency divider 430 receives divided data including a preset division ratio and the pulse swirl signal, and receives the division ratio from the level converter 432 at the division ratio. Frequency is divided and the pulse swirl signal is output (S86-S89 in FIG. 8).
동작 모드별로 설명하면, 상기 메인 카운터(433)는 상기 다중 가변 모듈러스 카운터(431)가 TMC모드로 동작하는 경우에는 사전에 설정된 프렉션널 분주비(N+K/2M)의 정수(N)에 해당되는 분주비(N)가 할당되고, 상기 다중 가변 모듈러스 카운터(431)가 MVMC모드로 동작하는 경우에는 사전에 설정된 프렉션널 분주비(N+K/2M)의 정수(N)에 사전에 설정된 제1 설정값을 빼어서 분주비(N-제2 설정값)가 할당된다.When the operation mode is described, the main counter 433 may be applied to an integer N of the predetermined fractional division ratio N + K / 2 M when the multiple variable modulus counter 431 operates in the TMC mode. When a corresponding division ratio (N) is allocated and the multiple variable modulus counter 431 operates in the MVMC mode, the division ratio (N) in advance is set in advance to an integer N of the predetermined fractional division ratio (N + K / 2 M ). The division ratio (N-second set value) is assigned by subtracting the set first set value.
구체적으로는 상기 메인 카운터(433)는 상기 다중 가변 모듈러스 카운터(431)가 TMC 모드일 경우에는 사전에 설정된 프렉션널 분주비(N+K/2M)의 정수(N)를 분주비(N)로 로딩되는데, 여기서, 상기 프렉션널 분주비(N+K/2M)의 정수(N)가 N[9:0]일 경우, 상기 다중 가변 모듈러스 카운터(431)가 TMC 모드중 제1 밴드의 분주비 선택시에는, 상기 프렉션널 분주비(N+K/2M)의 정수(N)중 2비트[1:0], 즉 두 LSB(Least Significant Bit)가 상기 펄스 스왈로 신호로 할당되고, 나머지 비트로 분주비, 즉 N[9:2]를 결정하며, 또한, 상기 다중 가변 모듈러스 카운터(431)가 TMC 모드중 제2 밴드 분주비 선택시에는, 상기 프렉션널 분주비(N+K/2M)의 정수 N[9:0]중 두 LSB[2:0]가 상기 펄스 스왈로 신호로 할당되고, 나머지 N[9:3]으로 분주비가 할당된다. 여기서, 제1 밴드는 VHF 밴드이고, 상기 제2 밴드는 UHF 밴드이다.More specifically, the main counter 433 divides the integer N of the predetermined fractional division ratio N + K / 2 M when the multiple variable modulus counter 431 is in the TMC mode. Wherein, when the integer N of the fractional division ratio N + K / 2 M is N [9: 0], the multi-variable modulus counter 431 of the first band of the TMC mode is loaded. When the division ratio is selected, two bits [1: 0] of integers N of the fractional division ratio N + K / 2 M , that is, two LSBs (Least Significant Bits) are allocated to the pulse swirl signal. The fractional ratio, N [9: 2], is determined using the remaining bits, and when the multi-variable modulus counter 431 selects the second band division ratio in the TMC mode, the fractional division ratio N + K / Two LSBs [2: 0] of the integer N [9: 0] of 2 M ) are allocated to the pulse swirl signal, and a division ratio is allocated to the remaining N [9: 3]. Here, the first band is a VHF band, and the second band is a UHF band.
이에 반해, 상기 메인 카운터(433)는 상기 다중 가변 모듈러스 카운터(431)가 MVMC 모드인 경우에는 사전에 설정된 프렉션널 분주비(N+K/2M)의 정수(N)를 분주비(N)에서 사전에 설정된 제2 설정값을 빼어서 분주비로 로딩되는데, 이때, 로딩된 분주비에 따라 메인 카운터의 분주비로 할당된다.In contrast, when the multiple variable modulus counter 431 is in the MVMC mode, the main counter 433 divides the integer N of the preset fractional division ratio N + K / 2 M into the division ratio N. Subtracts a second preset value from and is loaded at the division ratio, where it is allocated to the division ratio of the main counter according to the loaded division ratio.
도 6을 참조하면, 상기 메인 카운터(433)의 TFF부(433A)는 상기 메인 카운터의 출력이 하이레벨일 경우, 연결된 분주비의 각 데이터 비트를 해당 TFF가 출력하고, 각 TFF는 자신에 연결된 비트보다 하위의 비트에 연결된 TFF가 모두 동시에 '0'출력일 경우에 '0'을 출력하여 상기 할당된 분주비에 따라 상기 레벨변환부(432)로부터의 신호를 다운 카운트하며, 이후, 배타적 부정 논리합 연산기(433B)는 상기 TFF부(433A)의 복수의 TFF의 각 출력을 배타적 부정 논리합하여 다운 카운트의 종료를 검출하며, 그리고, DFF(433C)는 상기 배타적 부정 논리합 연산기(433B)로부터의 다운 카운트 종료 검출시 하이레벨을 출력한 후 카운트 리세트시킨다. 또한, 펄스 스왈로 제어부(433D)는 사전에 펄스 스왈로 신호로 할당된 비트와 상기 TFF부(433A)의 다운 카운트 비트가 동일한 시점에서 하이레벨을 출력하고, DFF(433E)는 상기 펄스 스왈로 제어부(433D)로부터의 신호를 상기 레벨 변환부(432)의 출력신호에 동기하여 출력한다.Referring to FIG. 6, when the output of the main counter is at a high level, the TFF part 433A of the main counter 433 outputs each data bit of the divided division ratio, and each TFF is connected to its own. When the TFFs connected to the lower bits of the bits are all '0' outputs, '0' is output, and the signal from the level converter 432 is down counted according to the allocated division ratio. The OR operator 433B exclusively ORs each output of the plurality of TFFs of the TFF unit 433A to detect the end of the down count, and the DFF 433C downs the exclusive NOR operator 433B. The count is reset after outputting the high level at the count end detection. In addition, the pulse swallow controller 433D outputs a high level when the bit previously assigned as the pulse swallow signal and the down count bit of the TFF section 433A are the same, and the DFF 433E outputs the pulse swallow. The signal from the controller 433D is output in synchronization with the output signal of the level converter 432.
예를 들면, 상기 프렉션널 분주비(N+K/2M)의 정수(N)가 N[9:0]으로 '22'일 경우에 대해서 설명하면, 상기 22 = N[9:0] = '00 0001 0110'으로 되며, 이때, 9[9:2]에 해당되는 '00 0001 01 = 5'는 메인 카운터의 분주비로 할당되고, N[1:0]에 해당되는 '10 = 2'는 스왈로 신호로 할당되며, 이때, 상기 메인 카운터를 트리거(trigger)하는 클럭(clock)은 이미 다중 가변 모듈러스 카운터(431)에서 4 또는 5로 분주 되어진 것이기에 때문에, 상기 메인 카운터에서 분주되는 분주비 5를 3(5-2)과 2로 구분하여 4와 5에 곱하게 되면, 전체 분주비가 하기 수학식 2와 같이 된다.For example, a case in which the integer N of the fractional division ratio N + K / 2 M is N [9: 0] and '22' is described, where 22 = N [9: 0] = '00 0001 0110 ', where '00 0001 01 = 5', which corresponds to 9 [9: 2], is assigned as the division ratio of the main counter, and '10 = 2 'which corresponds to N [1: 0]. It is allocated as a swallow signal, and since the clock for triggering the main counter is already divided by 4 or 5 in the multiple variable modulus counter 431, the division ratio 5 divided by the main counter is divided. When 3 is divided into 3 (5-2) and 2 and multiplied by 4 and 5, the total division ratio is expressed by Equation 2 below.
도 7은 본 발명의 메인 카운터의 다운 카운트 설명도이다.7 is an explanatory diagram of the down count of the main counter of the present invention.
도 7을 참조하면, 상기 메인 카운터(433)에 분주비 N[9:2]로 카운트가 시작되면, 상기 다중 가변 모듈러스 카운터(431)의 출력 펄스로 상기 메인 카운터(433)를 트리거하여 상기 메인카운터(433)의 TFF부(433A)가 다운 카운트 동작이 수행되는데, 이후, 상기 메인 카운터의 카운트값이 카운트 다운 되면서 '0000 0100'에서 '0000 0001'이 되는 시간동안에 상기 펄스 스왈로 제어부(433D)는 하이레벨을 출력한다.Referring to FIG. 7, when the count starts at the division ratio N [9: 2] in the main counter 433, the main counter 433 is triggered by the output pulse of the multiple variable modulus counter 431 to the main counter 433. The TFF part 433A of the counter 433 performs a down count operation. Then, while the count value of the main counter is counted down, the pulse swirl controller 433D during the time period becomes '0000 0001' to '0000 0001'. ) Outputs a high level.
도 10은 본 발명에 따른 프로그램 가능 주파수 분주부의 주요 신호 타이밍챠트이다.10 is a main signal timing chart of a programmable frequency divider according to the present invention.
도 10에서는 본 발명에 따른 프로그램 가능 주파수 분주부에 대한 시뮬레이션(Simulation)을 통해서, 발진주파수(Fvco)를 분주하는 과정에 관련된 중요 신호의 타이밍을 보이고 있다. 도 10에서, 3차 시그마-델타 변조기(405)의 출력은 디코더(410)를 통해 다중 가변 모듈러스 카운터(431)를 구동하는 제어신호가 되어, 상기 디코더(410)에서는 제1 분주 제어신호(SDC1), 제2 분주 제어신호(SDC2) 및 더블카운트 선택신호(SDCS)가 다중 가변 모듈러스 카운터로 제공되어, 상기 다중 가변 모듈러스 카운터가 동작된다. 상기 3개의 신호가 모두 하이 일때와 로우 일때에 대한 주요신호의 타이밍을 보이고 있다. 도 10에서와 같이 메인 카운터의 하이구간은 상기 다중 가변 모듈러스 카운터가 3차 시그마-델타 변조기의 제어신호에 의해 구동되어지는 구간이고, 상기 메인카운터의 로우구간은 상기 다중 가변 모듈러스 카운터가 펄스 스왈로 분주방식으로 동작하는 정상 동작(Normal Operation)구간이다.FIG. 10 shows timings of important signals related to the process of dividing the oscillation frequency Fvco through simulation of a programmable frequency divider according to the present invention. In FIG. 10, the output of the cubic sigma-delta modulator 405 becomes a control signal for driving the multiple variable modulus counter 431 through the decoder 410, and the decoder 410 receives the first divided control signal SDC1. ), A second division control signal SDC2 and a double count selection signal SDCS are provided to the multiple variable modulus counter to operate the multiple variable modulus counter. The timings of the main signals are shown when the three signals are high and low. As shown in FIG. 10, a high section of the main counter is a section in which the multiple variable modulus counter is driven by a control signal of a tertiary sigma-delta modulator, and a low section of the main counter is a pulse swirl of the multi variable modulus counter. This is the normal operation section that operates in the frequency division mode.
도 11은 본 발명의 위상 동기 루프에 의한 발진 주파수 특성도이다.11 is an oscillation frequency characteristic diagram according to a phase locked loop of the present invention.
도 11에 보인 주파수 특성은 본 발명의 위상 동기 루프가 적용된 경우의 발진주파수(Fvco)의 주파수 특성도이며, 도 11을 참조하면, 본 발명의 위상 동기 루프에 의해서 플렉션널 스퓨리어스가 밴드 밖의 고주파 대역으로 컨버트되는 것을 알 수 있다. The frequency characteristic shown in FIG. 11 is a frequency characteristic diagram of the oscillation frequency Fvco when the phase locked loop of the present invention is applied. Referring to FIG. 11, a high frequency band out of band due to the flexural spurious caused by the phase locked loop of the present invention. You can see that it is converted to
이에 따라, 3차 시그마-델타 변조기를 사용한 본 발명의 프렉션널-N 타입 위상 동기 루프에서는 간단하게 구현되면서도 저 위상 잡음(Low Phase Noise) 특성을 갖게 되고, 칩 사이즈를 줄여 IC의 경쟁성을 높일 수 있으며, As a result, the Fractional-N type phase locked loop of the present invention using a third-order sigma-delta modulator has a low phase noise characteristic even though it is simply implemented. Can and
상술한 바와 같은 본 발명에 따르면, 디지털 MOPLL 튜너에 적용되는 프렉션널-N 분주기 타입 위상동기루프에서, 3차 시그마-델타 변조기를 이용하여 구현하고, 다중 가변 분주비로 분주하도록 구현함으로서, 3차 시그마-델타 신호에 따라 발진주파수에 대해 다중 가변 분주를 수행하여 저 위상잡음 특성을 개선할 수 있고, 보다 간단하면서도 소형으로 제작 가능하게 하는 효과가 있다. According to the present invention as described above, in a fractional-N divider type phase-locked loop applied to a digital MOPLL tuner, a third-order sigma-delta modulator is implemented and implemented to divide by multiple variable division ratios. By performing multiple variable divisions on the oscillation frequency according to the sigma-delta signal, it is possible to improve low phase noise characteristics and to make it simpler and more compact.
이상의 설명은 본 발명의 구체적인 실시 예에 대한 설명에 불과하므로, 본 발명은 이러한 구체적인 실시 예에 한정되지 않으며, 또한, 본 발명에 대한 상술한 구체적인 실시 예로부터 그 구성의 다양한 변경 및 개조가 가능하다는 것을 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 쉽게 알 수 있다. Since the above description is only a description of specific embodiments of the present invention, the present invention is not limited to these specific embodiments, and various changes and modifications of the configuration are possible from the above-described specific embodiments of the present invention. It will be apparent to those skilled in the art to which the present invention pertains.
도 1은 일반적인 주파수 합성기의 개략도이다.1 is a schematic diagram of a typical frequency synthesizer.
도 2는 종래의 종래 프렉션널-N 분주기 타입 위상동기루프의 구성도이다.Fig. 2 is a block diagram of a conventional fractional-N divider type phase locked loop.
도 3은 종래의 프로그램가능 주파수 분주부의 구성도이다.3 is a block diagram of a conventional programmable frequency divider.
도 4는 본 발명에 따른 프렉션널-N 분주기 타입 위상동기루프의 구성도이다.4 is a block diagram of a fractional-N divider type phase locked loop according to the present invention.
도 5는 본 발명의 다중 가변 모듈러스 카운터의 구성도이다.5 is a block diagram of a multiple variable modulus counter of the present invention.
도 6은 본 발명의 메인 카운터의 구성도이다.6 is a configuration diagram of the main counter of the present invention.
도 7은 본 발명의 메인 카운터의 다운 카운트 설명도이다.7 is an explanatory diagram of the down count of the main counter of the present invention.
도 8은 본 발명의 프로그램 가능 주파수 분주부의 동작 흐름도이다.8 is an operation flowchart of a programmable frequency divider of the present invention.
도 9는 본 발명의 프로그램 가능 주파수 분주부의 분주비 설명 챠트이다.9 is an explanatory chart of frequency division ratios of the programmable frequency divider of the present invention.
도 10은 본 발명에 따른 프로그램 가능 주파수 분주부의 주요 신호 타이밍챠트이다.10 is a main signal timing chart of a programmable frequency divider according to the present invention.
도 11은 본 발명의 위상 동기 루프에 의한 발진 주파수 특성도이다.11 is an oscillation frequency characteristic diagram according to a phase locked loop of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on main parts of drawing
401 : I2C 통신회로부 403 : 프렉션널-N 생성기401: I 2 C communication circuit 403: Fractional-N generator
405 : 3차 시그마 델타 변조기 410 : 디코더405: third-order sigma delta modulator 410: decoder
420 : 프리스케일러 430 : 프로그램 가능 주파수 분주부420: prescaler 430: programmable frequency divider
431 : 다중 가변 모듈러스 카운터 431A : 가변 분주기431: Multi-variable modulus counter 431A: Variable divider
431B : 더블 카운터 431C : 출력 선택기431B: Double Counter 431C: Output Selector
432 : 레벨 변환부 433 : 메인 카운터432: level converting unit 433: main counter
434 : 멀티플렉서 Fvco : 발진주파수434: multiplexer Fvco: oscillation frequency
Fv : 발진주파수의 분주 주파수 Fr : 기준주파수의 분주 주파수Fv: Frequency division of oscillation frequency Fr: Frequency division of reference frequency
FN : 프렉션널 분주비[IN/2M=N+K/2M] Σ△ : 3차 시그마-델타FN: Fractional division ratio [IN / 2 M = N + K / 2 M ] Σ △: 3rd sigma-delta
SBS : 밴드선택신호 Σ△+제1 설정값 : 다중 가변 분주비SBS: Band selection signal Σ △ + 1st setting value: Multiple variable division ratio
SDC1 : 제1 분주 제어신호 SDC2 : 제2 분주 제어신호SDC1: first division control signal SDC2: second division control signal
SDCS : 더블카운트 선택신호 SPS : 펄스 스왈로 신호SDCS: Double Count Selection Signal SPS: Pulse Swallow Signal
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