[go: up one dir, main page]

KR100504433B1 - 앤티퓨즈를 이용한 메모리소자의 리페어 회로 - Google Patents

앤티퓨즈를 이용한 메모리소자의 리페어 회로 Download PDF

Info

Publication number
KR100504433B1
KR100504433B1 KR10-1999-0000346A KR19990000346A KR100504433B1 KR 100504433 B1 KR100504433 B1 KR 100504433B1 KR 19990000346 A KR19990000346 A KR 19990000346A KR 100504433 B1 KR100504433 B1 KR 100504433B1
Authority
KR
South Korea
Prior art keywords
antifuse
fuse
circuit
pad
high voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR10-1999-0000346A
Other languages
English (en)
Other versions
KR20000050453A (ko
Inventor
최진혁
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-1999-0000346A priority Critical patent/KR100504433B1/ko
Priority to TW088122912A priority patent/TW454204B/zh
Priority to US09/473,207 priority patent/US6128241A/en
Publication of KR20000050453A publication Critical patent/KR20000050453A/ko
Application granted granted Critical
Publication of KR100504433B1 publication Critical patent/KR100504433B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명은 정상셀에 결함이 발생했을 경우 앤티퓨즈를 이용하여 리던던시셀로 변환할 때 앤티퓨즈의 프로그래밍을 외부에서 고전압을 인가하여 프로그래밍하여 회로를 간단하게 구성하여 리페어 회로가 차지하는 면적을 줄일 수 있도록 한 메모리소자의 리페어 회로에 관한 것으로, 전원전압으로 프리차지시키거나 강제적으로 디스차지시키는 작동스위치부(10)와, 작동스위치부(10)와 연결되어 과전류가 흐를 경우 절연파괴가 일어나는 앤티퓨즈(AF)와, 앤티퓨즈(AF)와 접지사이에 연결되어 결함이 발생된 어드레스의 입력에 따라 턴온되어 앤티퓨즈(AF)가 프로그래밍될 수 있도록 하며 프로그래밍된 상태를 확인하기 위한 어드레스입력부(20)와, 외부에서 앤티퓨즈(AF)로 고전압을 인가하기 위한 패드(60)와, 앤티퓨즈(AF)와 작동스위치부(10)사이에 매개되어 패드(60)를 통해 인가되는 고전압이 내부회로로 인가되는 것을 차단하며 내부회로의 작동신호를 전달하기 위한 제 1버퍼단(40)과, 앤티퓨즈(AF)와 패드(60)사이에 매개되어 패드(60)에 인가되는 고전압을 전달하며 내부회로가 독립적으로 작동되도록 외부와 차단하는 제 2버퍼단(50)과, 어드레스입력부(20)의 신호에 따라 앤티퓨즈(AF)의 프로그래밍상태를 출력하는 출력부(30)로 이루어져 간단한 회로구성으로 회로면적을 줄여 집적도를 향상시킬 수 있다.

Description

앤티퓨즈를 이용한 메모리소자의 리페어 회로 {REPAIR CIRCUIT OF MEMORY DEVICE USED ANTI-FUSE}
본 발명은 메모리소자의 리페어 회로에 관한 것으로서, 보다 상세하게는 정상셀에 결함이 발생했을 경우 앤티퓨즈를 이용하여 리던던시셀로 변환할 때 앤티퓨즈의 프로그래밍을 외부에서 고전압을 인가하여 프로그래밍하여 회로를 간단하게 구성하여 리페어 회로가 차지하는 면적을 줄일 수 있도록 한 메모리소자의 리페어 회로에 관한 것이다.
메모리소자에서 수많은 미세 셀중 한 개라도 결함이 있으면 DRAM으로서 제구실을 하지 못하므로 불량품으로 처리된다. 하지만 DRAM의 집적도가 증가함에 따라 확률적으로 소량의 셀에만 결함이 발생할 확률이 높은데도 이를 불량품으로 폐기한다는 것을 수율을 낮추는 비효율적인 처리방식이다. 따라서 이 경우 미리 DRAM내에 설치해둔 리던던시 메모리셀을 이용하여 불량셀을 대체시킴으로써 수율을 높이는 방식을 채용한다. 리던던시회로를 설치함에 따라 칩의 면적이 증가하며 결함구제에 필요한 테스트의 증가등이 문제로 되지만 DRAM에서는 칩의 면적증가가 그다지 많지 않아 64K∼256K DRAM에서부터 본격적으로 채용되고 있다.
메모리셀의 리던던시회로는 서브어레이블록별로 설치하는데 스페어 ROW와 COLUMN을 미리 설치해두어 결함이 발생하여 불량으로 된 메모리셀을 ROW/COLUMN단위로 리던던시 메모리셀로 치환하는 방식이 주로 사용된다. 웨이퍼 프로세서가 종료되면 테스트를 통해서 불량 메모리셀을 골라내어 그에 해당하는 어드레스를 스페어셀의 어드레스 신호로 바꾸어 주는 프로그래밍을 내부회로에 행하며 이에 따라 실제 사용할 때에 불량라인에 해당하는 어드레스가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 된다. 이 프로그래밍 방식에는 과전류로 퓨즈를 녹여 끊어버리는 전기 퓨즈방식, 레이저빔으로 퓨즈를 태워 끊어 버리는 방식, 레이저빔으로 접합부를 단락시키는 방식, EPROM 메모리셀로 프로그래밍하는 방식 등이 있다. 이 방법들 중에 레이저로 절단하는 방법이 단순하면서도 확실하고 레이아웃도 용이하여 널리 이용되고 있으며, 퓨즈 재료로는 폴리실리콘 배선 또는 메탈배선이 사용된다.
도 1은 종래의 일반적인 퓨즈를 이용하여 결함회로를 리페어하기 위한 리페어 회로를 나타낸 회로도이다.
여기에 도시된 바와 같이 상보 프리차지신호(prechb)에 의해 전원전압(VCC)으로 프리차지시키거나 디스차지신호(disch)에 의해 프리차지된 전압을 디스차지시키는 작동스위치부(10)와, 퓨즈(PF)를 매개로 작동스위치부(10)와 접지사이에 연결되어 결함회로의 어드레스신호(ADDR)에 턴온되어 퓨즈(PF)의 절단상태를 감지하기 위한 어드레스입력부(20)와, 작동스위치부(20)와 퓨즈(PF)의 일측단의 전압값을 출력하기 위한 출력부(30)로 이루어진다.
위와 같이 이루어진 일반적인 리페어회로를 설명하면 다음과 같다.
상보 프리차지신호(repb)가 저전위로 입력되면 작동스위치부(10)가 턴온되어 전원전압(VCC)이 퓨즈(PF)에 걸린다. 이러한 상태에서 어드레스입력부(20)에 어드레스신호(ADDR)가 입력될 때 고전위값을 갖는 비트의 NMOS트랜지스터는 턴온되어 작동스위치부(10)를 통해 공급된 전원전압(VCC)은 턴온되어 NMOS트랜지스터를 통해 패스가 형성되어 노드 'a'의 전위는 저전위를 갖게 된다. 이값은 출력부(30)의 인버터를 통해 반전됨으로서 정상상태에서는 상보 리페어(repb)값은 고전위를 유지한다.
이러한 상태에서 폴리실리콘인 퓨즈를 레이저빔으로 절단하게 되면 작동스위치부(10)를 통해 퓨즈(PF)를 매개로 어드레스입력부(20)와 형성된 전류패스는 차단되어 노드 'a'의 전위는 고전위가 된다. 이 값은 출력부(30)의 인버터에 의해 반전되어 상보 리페어(repb)값은 저전위로 변하게 된다.
이 상보 리페어(repb)값을 입력받아 결함이 발생된 셀을 가리키는 어드레스가 입력될 경우 리던던시셀로 대체하여 정상적인 동작을 수행하도록 이루어진다.
위와 같이 폴리실리콘을 레이저빔을 이용하여 절단할 경우에는 정확하게 레이저빔을 조사하기 위한 오차가 발생하고 단선시 발생되는 잔유물이 잔존하게 된다. 그리고 레이저 절단장비는 시간이 많이 소요되고, 어려우며, 부정확하다는 문제점이 있으며 패키지 레벨에서의 수리가 불가능해 단가 및 신뢰성이 떨어진다는 문제점이 있다.
또한, 반도체 공정이 발달될수록 칩의 집적도가 증가하고 메모리 용량이 증가함에 따라 특정한 크기 이상의 크기를 가져야 하므로, 집적도의 증가에 따라 전체 칩에서 퓨즈가 차지하는 면적이 커져 결국 칩의 크기를 증가시키는 결과를 가져다준다. 또한, 메모리 용량이 증가함에 따라 하나의 칩을 리페어하는데 소요되는 시간이 증가하여 리페어 과정이 칩의 생산 단가에 큰 부분을 차지하게 되었다.
한편, 이와 같이 레이저장비에 의해 퓨즈를 절단하는 리페어 과정은 칩을 패키지하기 전에 수행해야하므로 패키지한 후 가혹조건에서 테스트를 거친뒤에 생기는 셀의 결함에 대해서는 대처할 방법이 없다는 문제점이 있었다.
따라서, 이러한 문제점을 해결하기 위해 레이저에 의해 절단되는 퓨즈를 사용하지 않고 전기적인 방법에 의해 프로그래밍할 수 있는 앤티퓨즈라는 새로운 소자를 도입하게 되었다.
앤티퓨즈는 프로그램시 상부전극과 하부전극간에 인가되는 전압차에 따라 상부전극과 하부전극간에 있는 절연막을 절연파괴전압 이하에서도 쉽게 절연파괴되도록 하여 저항처럼 변하게 되는 퓨즈이다.
도 2는 일반적으로 앤티퓨즈를 이용하여 결함회로를 리페어하기 위한 리페어 회로를 나타낸 회로도이다.
여기에 도시된 바와 같이 전원전압(VCC)으로 프리차지시키는 작동스위치부(210)와, 작동스위치부(210)와 연결되어 과전류가 흐를 경우 절연파괴가 일어나는 앤티퓨즈(AF)와, 앤티퓨즈(AF)와 접지사이에 연결되어 결함이 발생된 어드레스의 입력에 따라 앤티퓨즈(AF)가 프로그래밍될 수 있도록 하며 프로그래밍된 상태를 확인하기 위한 감지신호에 턴온되어 앤티퓨즈(AF)의 상태를 감지하는 어드레스입력부(220)와, 앤티퓨즈(AF)의 전연파괴를 위해 고전압(HV)을 공급하는 파괴전압공급부(230)와, 어드레스입력부(220)의 신호에 따라 앤티퓨즈(AF)의 프로그래밍상태를 출력하는 출력부(260)와, 출력부(260)의 신호를 입력받아 파괴전압공급부(230)에서 앤티퓨즈(AF)로 공급되는 전류 패스를 단속하는 전류차단부(140)와, 출력부(260)의 신호를 입력받아 앤티퓨즈(AF)단에 전원전압으로 강하게 안정시키는 래치부(250)로 이루어진다.
위에서 앤티퓨즈(AF)는 전원전압(VCC)에서는 절연상태가 유지되고 고전압(HV)일 경우 절연파괴가 일어나도록 설정되었다.
즉, 정상상태일때는 프로그래밍 신호가 입력되지 않아 작동스위치부(210)를 통해 전원전압(VCC)이 프로그래밍 회로에 공급되어 프리차지되고, 래치부(250)에 의해 전원전압(VCC)으로 프리차지전압이 불안정할 때 강하게 유지된다.
이와 같은 상태에서 앤티퓨즈(AF)를 프로그래밍하기 위한 프로그래밍 신호가 입력되면 파괴전압공급부(230)에 의해 고전압이 앤티퓨즈(AF)에 공급되면 절연파괴가 일어나 프로그래밍된다.
이렇게 앤티퓨즈(AF)가 프로그래밍된 다음에는 결함이 발생된 어드레스가 입력되면 앤티퓨즈(AF)의 프로그래밍된 상태에 따라 어드레스입력부(220)가 턴온되어 출력부(260)를 통해 앤티퓨즈(AF)가 절연파괴된 상태가 출력부(260)를 통해 출력된다.
또한, 앤티퓨즈(AF)가 절연파괴됨에 따라 파괴전압공급부(230)를 통해 고전압이 공급되는 전류패스가 형성되는데 전류차단부(240)에서 출력부(260)의 신호를 입력받아 전류패스를 차단함으로서 더 이상의 전류가 소모되는 것을 방지하게 된다.
이렇게 앤티퓨즈를 이용하여 전기적으로 리페어를 수행함으로써 고가의 레이저 리페어장비가 필요하지 않게 되고 패키지한 뒤에 리페어를 할 수 있어 수율을 증가시킬 수 있다.
그러나, 이러한 앤티퓨즈(AF)의 절연막을 전기적으로 파괴시키기 위해 높은 전압을 인가함으로써 일반적인 MOS트랜지스터의 게이트에도 이러한 높은 전압이 인가되어 MOS트랜지스터의 파괴를 가져올 수 있다는 문제점이 있다.
또한, 메모리소자에서의 퓨즈의 개수는 보통 2000∼5000개에 이르게 되는데 위와 같이 앤티퓨즈를 프로그래밍하기 위해 고전압을 발생시키기 위한 회로등 부가되는 회로에 의해 메모리소자의 면적이 커진다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 전기적인 방법에 의해 앤티퓨즈를 프로그래밍하여 리페어함에 있어 외부에서 고전압을 인가하여 앤티퓨즈를 프로그래밍할 수 있도록 하며 인가되는 고전압에 의한 내부회로의 손상을 방지하기 위한 버퍼를 설치하여 간단한 회로와 적은 면적으로 앤티퓨즈를 프로그래밍하여 리페어할 수 있도록 한 메모리소자의 리페어 회로를 제공함에 있다.
상기와 같은 목적을 실현하기 위한 본 발명은 전원전압으로 프리차지시키거나 강제적으로 디스차지시키는 작동스위치부와, 작동스위치부와 연결되어 과전류가 흐를 경우 절연파괴가 일어나는 앤티퓨즈와, 앤티퓨즈와 접지사이에 연결되어 결함이 발생된 어드레스의 입력에 따라 턴온되어 앤티퓨즈가 프로그래밍될 수 있도록 하며 프로그래밍된 상태를 확인하기 위한 어드레스입력부와, 외부에서 앤티퓨즈로 고전압을 인가하기 위한 패드와, 앤티퓨즈와 작동스위치부 사이에 매개되어 패드를 통해 인가되는 고전압이 내부회로로 인가되는 것을 차단하며 내부회로의 작동신호를 전달하기 위한 제 1버퍼단과, 앤티퓨즈와 패드사이에 매개되어 패드에 인가되는 고전압을 전달하며 내부회로가 독립적으로 작동되도록 외부와 차단하는 제 2버퍼단과, 어드레스입력부의 신호에 따라 앤티퓨즈의 프로그래밍상태를 출력하는 출력부로 이루어진다.
위의 출력부는 작동스위치부와 제 1버퍼단 사이에 연결함으로써 패드를 통해 인가되는 고전압으로부터 보호받을 수 있도록 한다.
위와 같이 이루어진 본 발명의 작동을 설명하면 다음과 같다.
결함이 발생된 셀의 어드레스가 어드레스입력부에 인가된 상태에서 패드를 통해 외부에서 고전압을 인가시키면 제 2버퍼단이 이 고전압을 앤티퓨즈로 전달하게 되고 제 1버퍼단은 패드로부터 인가된 고전압이 출력부와 작동스위치부로 전달되는 것을 차단하여 결함이 발생된 셀의 어드레스에 해당되는 앤티퓨즈가 프로그래밍된다. 이렇게 외부에서 고전압을 인가되어 앤티퓨즈가 프로그래밍된 후 메모리소자의 작동중 결함이 발생된 셀의 어드레스가 어드레스입력부로 입력되면 프로그래밍된 앤티퓨즈에 의해 프리차지된 전압값이 변동하게 되면 이 값이 출력부를 통해 출력된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도 3은 본 발명에 의한 메모리소자의 리페어 회로를 나타낸 회로구성도이다.
전원전압(VCC)으로 프리차지시키거나 강제적으로 디스차지시키는 작동스위치부(10)와, 작동스위치부(10)와 연결되어 과전류가 흐를 경우 절연파괴가 일어나는 앤티퓨즈(AF)와, 앤티퓨즈(AF)와 접지사이에 연결되어 결함이 발생된 어드레스의 입력에 따라 턴온되어 앤티퓨즈(AF)가 프로그래밍될 수 있도록 하며 프로그래밍된 상태를 확인하기 위한 어드레스입력부(20)와, 외부에서 앤티퓨즈(AF)로 고전압을 인가하기 위한 패드(60)와, 앤티퓨즈(AF)와 작동스위치부(10)사이에 매개되어 패드(60)를 통해 인가되는 고전압이 내부회로로 인가되는 것을 차단하며 내부회로의 작동신호를 전달하기 위한 제 1버퍼단(40)과, 앤티퓨즈(AF)와 패드(60)사이에 매개되어 패드(60)에 인가되는 고전압을 전달하며 내부회로가 독립적으로 작동되도록 외부와 차단하는 제 2버퍼단(50)과, 작동스위치부(10)와 제 1버퍼단(40) 사이에 연결되어 패드(60)로부터 유입되는 고전압에서 보호받도록 하며 어드레스입력부(20)의 신호에 따라 앤티퓨즈(AF)의 프로그래밍상태를 출력하는 출력부(30)로 이루어진다.
위와 같이 이루어진 본 실시예의 작동을 설명하면 다음과 같다.
위의 제 1버퍼단(40)은 PMOS트랜지스터로 소스와 게이트와 기판이 모두 노드 'b'에 연결되고 드레인은 노드 'c'와 연결되어 패드(60)를 통해 고전압이 인가되어 노드 'b'에 걸리는 걸리는 전압이 노드 'c'에 걸리는 전압보다 높을 경우에는 턴오프상태로 있게 된다. 이 PMOS트랜지스터는 노드 'c'의 전압이 3.0V이고 노드 'b'에 걸리는 전압이 8.0V일 경우 이 PMOS트랜지스터의 양단에는 5V만 인가되므로 작동스위치부(10)와 출력부(30)에 고전압이 전달되지 않게 되어 이 회로를 구성하는 트랜지스터에 아무런 영향을 주지않도록 한다. 그리고, 패드(60)에 고전압이 인가되지 않는 상태 즉, 리페어를 하지 않을 때에는 노드 'c'의 전압이 3V일 경우 노드 'b'에는 PMOS트랜지스터의 문턱전압(Vt)만큼 낮은 2.3V가 걸리게 되어 앤티퓨즈(AF)와 작동스위치부(10)와 출력부(30)가 전기적으로 연결되도록 하여 앤티퓨즈(AF)에 걸리는 전원전압의 변동을 감지할 수 있도록 한다.
한편, 제 2버퍼단(50)은 PMOS트랜지스터로 소스와 기판이 패드(60)와 연결되고 드레인과 게이트는 노드 'b'와 연결되어 고전압이 패드(60)를 통해 인가될 때 즉, 리페어동작을 하는 경우 PMOS트랜지스터는 턴온되어 인가된 고전압이 노드 'b'에 PMOS의 문턱전압(Vt)만큼 낮은 전압이 공급된다. 즉, 패드(60)를 통해 8.7V의 전압이 가해진다고 할 때 PMOS의 문턱전압(Vt)이 0.7V이면 노드 'b'에 걸리는 전압은 8V가 된다. 만약에 패드(60)를 통해 고전압이 인가되지 않으면 이 PMOS는 턴오프되어 패드(60)와 노드 'b'는 서로 분리되도록 한다. 이렇게 고전압이 인가될 경우 여러개의 앤티퓨즈(AF)가 모여있는 회로에 동시에 고전압이 가해지도록 하고 전압이 인가되지 않을 때에는 앤티퓨즈(AF) 각각이 독립적인 동작을 할 수 있도록 한다.
따라서, 리페어를 수행하기 위해 작동스위치부(10)에 상보프리차지신호(prechb)를 인가하여 3.0V 전압으로 노드 'c'와 노드 'b'를 프리차지시킨다. 그리고 어드레스입력부(20)를 통해 입력된 결함이 발생된 셀을 지정하는 어드레스값에 의해 해당 앤티퓨즈(AF)에 연결된 트랜지스터는 턴온 상태에 있게 된다. 이때 패드(60)를 통해 앤티퓨즈(AF)를 절연파괴시킬 8.7V의 고전압을 인가시키면 어드레스값에 의해 어드레스입력부(20)의 트랜지스터가 턴온되어 있는 앤티퓨즈(AF)는 전류패스가 형성되어 절연막이 파괴되고 그렇지 않은 앤티퓨즈(AF)는 절연막이 파괴되지 않고 그대로 남아 결함이 발생된 셀을 지정하는 어드레스값에 해당하는 앤티퓨즈(AF)만 프로그래밍 된다.
이와 같이 리페어가 완료되면 어드레스입력부(20)를 통해 입력되는 어드레스에 해당하는 셀이 결함이 발생되어 리페어되었는지의 판별을 다음과 같이 진행된다.
즉, 작동스위치부(10)에 상보프리차지신호(prechb)를 입력하여 노드 'c'와 노드 'b'를 프리차지시킨다. 그러면, 노드 'c'의 전압이 3V일 경우 노드 'b'는 제 1버퍼단(40)의 PMOS트랜지스터의 문턱전압(Vt)에 의해 2.3V가 걸리게 된다. 이때 어드레스입력부(20)를 통해 입력되는 어드레스에 의해 특정 NMOS트랜지스터가 턴온될 경우 앤티퓨즈(AF)가 프로그래밍되었을 경우에는 노드 'b'에 걸린전압이 떨어지게 된다. 그러나 리페어가 되지 않았을 경우에는 노드 'b'의 전압은 변동되지 않게 된다.
다시말해, 두 번째 앤티퓨즈(AF)가 프로그래밍되어 절연층이 저항으로 바뀌었을 경우 어드레스입력부(20)를 통해 입력되는 어드레스가 '1000', '0010', '0001'의 값이 입력될 경우에는 노드 'b'의 전압값이 변동되지 않는다. 그러나, '0100'이 입력될 경우에는 두 번째 앤티퓨즈(AF)가 프로그래밍이 되었기 때문에 노드 'b'가 낮은 전압으로 떨어지고 이에 따라 노드 'c'의 전압도 떨어지게 된다. 그러면, 출력부(30)에서는 이 값을 반전하여 출력하게 된다.
도 4는 본 발명에 의한 적용예를 나타낸 회로도이다.
앤티퓨즈(AF)의 개수는 어드레스라인에 따라 달라진다. 즉, 어드레스라인이 2개일 경우 앤티퓨즈(AF)의 개수는 4(22)개가 필요하게 되고, 어드레스라인이 3개일 경우 앤티퓨즈(AF)의 개수는 8(23)개가 필요하게 된다. 따라서, 여기에 도시된 많은 어드레스의 입력신호에 대한 리페어 결과를 판단하기 위해 다수의 앤티퓨즈(AF)를 서로 연결하여 하나의 출력을 갖도록 구성하였다.
도 5는 본 발명에 의한 퓨즈박스 선택기능이 첨가된 적용예를 나타낸 회로도이다.
일반적으로 퓨즈는 로우어드레스(X-address)와 칼럼어드레스(Y-address)를 별도로 선택하도록 되어 있다. 또한, 블록 또는 뱅크 어드레스와 함께 선택되는 경우가 있다.
즉, 같은 칼럼어드레스(Y-address)로 된 퓨즈박스는 메모리칩에서 담당하는 영역이 다르므로 이러한 퓨즈박스 또는 리페어회로를 선택하는 회로가 첨가되어야 한다. 그런데, 레이저 리페어방식은 기계적으로 퓨즈박스를 선택하여 리페어가 되지만 전기적으로 리페어할 경우 퓨즈박스를 선택하는 기능이 첨가되어야 한다.
따라서, 도 5에 도시된 바와 같이 퓨즈박스를 선택할 수 있도록 블록선택신호나 뱅크선택신호를 동시에 입력할 수 있도록 구성하여 많은 퓨즈박스 중에서 특정한 퓨즈박스만 선택되어 리페어를 수행하고 리페어가 수행되었는지 여부를 판별할 수 있도록 한다.
상기한 바와 같이 본 발명은 반도체 메모리소자에서 결함이 발생된 셀을 리던던시셀로 대체하는 리페어회로에 있어서 앤티퓨즈의 프로그래밍을 외부에서 고전압을 인가하여 프로그래밍하여 리페어할 수 있도록 회로를 간단하게 구성함으로써 리페어회로가 차지하는 회로의 면적을 줄일 수 있어 반도체 생산성을 높일 수 있다는 이점이 있다.
도 1은 종래의 일반적인 퓨즈를 이용하여 결함회로를 리페어하기 위한 리페어 회로를 나타낸 회로도이다.
도 2는 일반적으로 앤티퓨즈를 이용하여 결함회로를 리페어하기 위한 리페어 회로를 나타낸 회로도이다.
도 3은 본 발명에 의한 메모리소자의 리페어 회로를 나타낸 회로구성도이다.
도 4는 본 발명에 의한 적용예를 나타낸 회로도이다.
도 5는 본 발명에 의한 퓨즈박스 선택기능이 첨가된 적용예를 나타낸 회로도이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 작동스위치부 20 : 어드레스입력부
30 : 출력부 40 : 제 1버퍼단
50 : 제 2버퍼단 60 : 패드
AF : 앤티퓨즈

Claims (4)

  1. 전원전압으로 프리차지시키거나 강제적으로 디스차지시키는 작동스위치부와,
    상기 작동스위치부와 연결되어 과전류가 흐를 경우 절연파괴가 일어나는 앤티퓨즈와,
    상기 앤티퓨즈와 접지사이에 연결되어 결함이 발생된 어드레스의 입력에 따라 턴온되어 상기 앤티퓨즈가 프로그래밍될 수 있도록 하며 프로그래밍된 상태를 확인하기 위한 어드레스입력부와,
    외부에서 상기 앤티퓨즈로 고전압을 인가하기 위한 패드와,
    상기 앤티퓨즈와 상기 작동스위치부 사이에 매개되어 상기 패드를 통해 인가되는 고전압이 내부회로로 인가되는 것을 차단하며 내부회로의 작동신호를 전달하기 위한 제 1버퍼단과,
    상기 앤티퓨즈와 상기 패드사이에 매개되어 상기 패드에 인가되는 고전압을 전달하며 내부회로가 독립적으로 작동되도록 외부와 차단하는 제 2버퍼단과,
    상기 어드레스입력부의 신호에 따라 상기 앤티퓨즈의 프로그래밍상태를 출력하는 출력부를 포함하여 구성되되,
    상기 출력부는 상기 작동스위치부와 상기 제 1버퍼단 사이에 연결되는 메모리소자의 리페어 회로.
  2. 삭제
  3. 제 1항에 있어서, 상기 제 1버퍼단은
    소스와 게이트와 기판이 모두 상기 작동스위치부의 출력단과 연결된 PMOS트랜지스터인 것을 특징으로 하는 메모리소자의 리페어 회로.
  4. 제 1항에 있어서, 상기 제 2버퍼단은
    소스와 기판이 상기 패드와 연결되고 드레인과 게이트는 상기 앤티퓨즈의 일측단과 연결된 PMOS트랜지스터인 것을 특징으로 하는 메모리소자의 리페어 회로.
KR10-1999-0000346A 1999-01-09 1999-01-09 앤티퓨즈를 이용한 메모리소자의 리페어 회로 Expired - Fee Related KR100504433B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-1999-0000346A KR100504433B1 (ko) 1999-01-09 1999-01-09 앤티퓨즈를 이용한 메모리소자의 리페어 회로
TW088122912A TW454204B (en) 1999-01-09 1999-12-24 Repair circuit of semiconductor memory device using anti-fuse
US09/473,207 US6128241A (en) 1999-01-09 1999-12-27 Repair circuit of semiconductor memory device using anti-fuse

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1999-0000346A KR100504433B1 (ko) 1999-01-09 1999-01-09 앤티퓨즈를 이용한 메모리소자의 리페어 회로

Publications (2)

Publication Number Publication Date
KR20000050453A KR20000050453A (ko) 2000-08-05
KR100504433B1 true KR100504433B1 (ko) 2005-07-29

Family

ID=19570902

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0000346A Expired - Fee Related KR100504433B1 (ko) 1999-01-09 1999-01-09 앤티퓨즈를 이용한 메모리소자의 리페어 회로

Country Status (3)

Country Link
US (1) US6128241A (ko)
KR (1) KR100504433B1 (ko)
TW (1) TW454204B (ko)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6005813A (en) * 1997-11-12 1999-12-21 Micron Technology, Inc. Device and method for repairing a semiconductor memory
JP2001189099A (ja) * 2000-01-04 2001-07-10 Mitsubishi Electric Corp 基準電圧発生回路、半導体記憶装置及びそのバーンイン方法
JP3526446B2 (ja) * 2000-06-09 2004-05-17 株式会社東芝 フューズプログラム回路
KR100649970B1 (ko) * 2000-12-30 2006-11-27 주식회사 하이닉스반도체 리던던시 회로
JP2002217295A (ja) * 2001-01-12 2002-08-02 Toshiba Corp 半導体装置
US6628561B2 (en) 2001-08-30 2003-09-30 Micron Technology, Inc. Small anti-fuse circuit to facilitate parallel fuse blowing
US6545928B1 (en) * 2001-09-25 2003-04-08 Micron Technology, Inc. Antifuse programming current limiter
JP3857573B2 (ja) * 2001-11-20 2006-12-13 富士通株式会社 ヒューズ回路
US6618311B1 (en) * 2002-02-12 2003-09-09 Artisan Components, Inc. Zero power fuse sensing circuit for redundancy applications in memories
US7679426B2 (en) * 2005-01-19 2010-03-16 Hewlett-Packard Development Company, L.P. Transistor antifuse device
KR100763122B1 (ko) * 2005-03-31 2007-10-04 주식회사 하이닉스반도체 면적이 감소된 반도체 메모리 장치의 리페어 제어 회로
US20070141731A1 (en) * 2005-12-20 2007-06-21 Hemink Gerrit J Semiconductor memory with redundant replacement for elements posing future operability concern
US7505337B2 (en) * 2006-01-12 2009-03-17 International Business Machines Corporation Method and apparatus for repairing a shorted tunnel device
JP2007194458A (ja) * 2006-01-20 2007-08-02 Sanyo Electric Co Ltd ザッピング回路
KR100746230B1 (ko) * 2006-07-10 2007-08-03 삼성전자주식회사 반도체 장치의 안티퓨즈 회로 및 이 장치를 이용한 반도체메모리 장치.
JP4946260B2 (ja) * 2006-08-16 2012-06-06 富士通セミコンダクター株式会社 アンチヒューズ書込電圧発生回路を内蔵する半導体メモリ装置
US20090052102A1 (en) * 2007-08-20 2009-02-26 Kabushiki Kaisha Toshiba Semiconductor device
KR100908538B1 (ko) * 2007-11-12 2009-07-20 주식회사 하이닉스반도체 반도체 소자의 퓨즈 회로
KR100904468B1 (ko) * 2007-11-28 2009-06-24 주식회사 하이닉스반도체 안티퓨즈 리페어 전압 제어 회로
US8129815B2 (en) 2009-08-20 2012-03-06 Power Integrations, Inc High-voltage transistor device with integrated resistor
KR20100063294A (ko) * 2008-12-03 2010-06-11 삼성전자주식회사 보호 회로를 구비하는 안티 퓨즈 회로
US8164125B2 (en) 2010-05-07 2012-04-24 Power Integrations, Inc. Integrated transistor and anti-fuse as programming element for a high-voltage integrated circuit
US7932738B1 (en) * 2010-05-07 2011-04-26 Power Integrations, Inc. Method and apparatus for reading a programmable anti-fuse element in a high-voltage integrated circuit
US8305826B2 (en) * 2010-05-07 2012-11-06 Power Integrations, Inc. Method and apparatus for programming an anti-fuse element in a high-voltage integrated circuit
KR20130098039A (ko) * 2012-02-27 2013-09-04 삼성전자주식회사 패키징 후에 발생되는 특성 결함을 구제하는 반도체 장치
US11107549B2 (en) 2019-12-16 2021-08-31 Microsoft Technology Licensing, Llc At-risk memory location identification and management
CN116566373B (zh) * 2023-07-10 2023-09-12 中国电子科技集团公司第五十八研究所 一种高可靠抗辐射反熔丝开关单元结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04199541A (ja) * 1990-11-28 1992-07-20 Mitsubishi Electric Corp モード切替回路
JPH06196565A (ja) * 1992-09-18 1994-07-15 Actel Corp 少くとも一つの金属電極を有するアンティフューズのプログラミング方法
US5838625A (en) * 1996-10-29 1998-11-17 Micron Technology, Inc. Anti-fuse programming path
KR20000016235A (ko) * 1996-05-28 2000-03-25 린치 마이클 엘. 내부 발생 프로그래밍 전압을 이용해서 안티-퓨즈를프로그래밍하기 위한 방법 및 장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06295594A (ja) * 1993-04-09 1994-10-21 Nippon Steel Corp 半導体記憶装置
JPH06295593A (ja) * 1993-04-09 1994-10-21 Nippon Steel Corp 半導体記憶装置
US5825697A (en) * 1995-12-22 1998-10-20 Micron Technology, Inc. Circuit and method for enabling a function in a multiple memory device module
US5831923A (en) * 1996-08-01 1998-11-03 Micron Technology, Inc. Antifuse detect circuit
US5734617A (en) * 1996-08-01 1998-03-31 Micron Technology Corporation Shared pull-up and selection circuitry for programmable cells such as antifuse cells
US5742555A (en) * 1996-08-20 1998-04-21 Micron Technology, Inc. Method of anti-fuse repair
US5724282A (en) * 1996-09-06 1998-03-03 Micron Technology, Inc. System and method for an antifuse bank
US5781483A (en) * 1996-12-31 1998-07-14 Micron Technology, Inc. Device and method for repairing a memory array by storing each bit in multiple memory cells in the array
US6016264A (en) * 1998-05-26 2000-01-18 Vanguard International Semiconductor Corporation Antifuse programming and detecting circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04199541A (ja) * 1990-11-28 1992-07-20 Mitsubishi Electric Corp モード切替回路
JPH06196565A (ja) * 1992-09-18 1994-07-15 Actel Corp 少くとも一つの金属電極を有するアンティフューズのプログラミング方法
KR20000016235A (ko) * 1996-05-28 2000-03-25 린치 마이클 엘. 내부 발생 프로그래밍 전압을 이용해서 안티-퓨즈를프로그래밍하기 위한 방법 및 장치
US5838625A (en) * 1996-10-29 1998-11-17 Micron Technology, Inc. Anti-fuse programming path

Also Published As

Publication number Publication date
US6128241A (en) 2000-10-03
TW454204B (en) 2001-09-11
KR20000050453A (ko) 2000-08-05

Similar Documents

Publication Publication Date Title
KR100504433B1 (ko) 앤티퓨즈를 이용한 메모리소자의 리페어 회로
KR100321169B1 (ko) 앤티퓨즈의프로그래밍회로
KR100321168B1 (ko) 앤티퓨즈를갖는리던던시회로의리페어회로
US5973978A (en) Anti-fuse programming path
US4970686A (en) Semiconductor memory cells and semiconductor memory device employing the semiconductor memory cells
JP2000011684A (ja) 入力保護回路、アンチフューズアドレス検出回路および半導体集積回路装置
KR100359855B1 (ko) 가변전압발생기를이용한앤티퓨즈의프로그래밍회로
US7697361B2 (en) Apparatus for electrical fuse option in semiconductor integrated circuit
JP3848022B2 (ja) 電気フューズ素子を備えた半導体集積回路装置
US20010037478A1 (en) Repair circuit using antifuse
KR100510995B1 (ko) 반도체장치의 리페어회로
US20120008448A1 (en) Anti-fuse circuit and semiconductor integrated circuit including the same
KR100574478B1 (ko) 메모리장치의 리페어 회로
KR100649970B1 (ko) 리던던시 회로
KR100562979B1 (ko) 리페어 어드레스 프로그램 방법 및 장치
US6236241B1 (en) Redundant decoder having fuse-controlled transistor
KR100646575B1 (ko) 반도체 메모리 장치의 리페어를 위한 퓨즈 프로그래밍방법 및 퓨즈의 프로그래밍 성공여부 판단회로
KR100570204B1 (ko) 메모리장치의 리페어 회로
KR100256127B1 (ko) 반도체 메모리 소자의 리페어 장치
KR100780654B1 (ko) 안티퓨즈 리페어회로 및 방법
US6650576B2 (en) Semiconductor memory and memory board therewith
KR20040092738A (ko) 반도체 메모리 장치
JP2001357694A (ja) 半導体装置の冗長置換方法
JPH11203888A (ja) 半導体記憶装置、および半導体記憶装置におけるヒューズの切断不良判定方法
KR20000045915A (ko) 앤티퓨즈를 이용한 칼럼 리페어 회로

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19990109

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20030221

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 19990109

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20041214

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20050609

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20050721

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20050722

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20080619

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20090624

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20100624

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20110627

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20120625

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20120625

Start annual number: 8

End annual number: 8

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee