KR100502130B1 - 반도체 기억 장치 및 그 설정 방법 - Google Patents
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Abstract
반도체 기억 장치가 주 메모리 셀 어레이 및 용장 메모리 셀 어레이를 포함한다. 용장 메모리 셀 어레이는, 주 메모리 셀 어레이 내의 불량 메모리 셀을 대체하는 대체 영역과, 이 대체 영역 이외의 비대체 영역을 선택적으로 갖도록 설정된다. 주 메모리 셀 어레이 및 용장 메모리 셀 어레이 내의 메모리 셀들은 메모리 선택 회로에 의해 선택 및 구동된다. 메모리 선택 회로를 제어하기 위한 제어부가 주 메모리 어드레스들을 비대체 영역 내의 메모리 셀들에 할당하고, 이들 메모리 셀들을 주 메모리 셀 어레이의 확장 영역으로서 사용하도록 설정된다.
Description
본원은 주 메모리 셀 어레이와 용장 메모리 셀 어레이를 포함한 반도체 기억 장치 및 그 설정 방법에 관한 것으로, 더 구체적으로는 용장 메모리 셀 어레이를 효율적으로 사용하기 위한 기술에 관한 것이다.
직렬 액세스 타입의 반도체 기억 장치와 같은, 반도체 기억 장치는 생산성을 향상시키기 위해, 주 메모리 셀 어레이 뿐만 아니라 용장 메모리 셀 어레이가 구비된다. 주 메모리 셀 어레이와 용장 메모리 셀 어레이는 데이터의 기록, 판독, 및 소거를 수행하기 위해 복수의 메모리 셀을 포함한다. 주 메모리 셀 어레이에 결함 메모리 셀이 있는 경우, 결함 메모리 셀은 용장 메모리 셀 어레이 내의 메모리 셀로 대체된다.
도 9는 메모리 셀 어레이와 메모리 액세스 루트들의 통상적인 파티셔닝을 도시한 블록도이다. 메모리 셀 어레이는 주 메모리 셀 어레이(1)와 용장 메모리 셀 어레이(2)를 포함한다. 주 메모리 셀 어레이(1)에 결함 메모리 셀이나 결함 기록 라인이 발생하는 경우, 미리 준비된 추가의 메모리 셀 어레이인 용장 메모리 셀 어레이(2) 내의 메모리 셀이 결함 메모리 셀 대신에 액세스되도록 설정된다.
도 9에서, 수직 방향은 로우 방향 Dr이고, 수평 방향은 컬럼 방향 Dc이다. 로우 방향 Dr과 컬럼 방향 Dc의 메모리 셀들의 수는 메모리 용량에 비추어 미리 설정된다. 주 메모리 셀 어레이(1)와 용장 메모리 셀 어레이(2)의 컬럼들은 각각 선택 신호 라인(3)에 접속된다. 주 메모리 셀 어레이(1)의 컬럼들에 접속된 선택 신호 라인(3)은 주 메모리 선택 회로(29)에 접속된다. 용장 메모리 셀 어레이(2)의 컬럼들에 접속된 선택 신호 라인(3)은 용장 메모리 선택 회로(30)에 접속된다. 어드레스 신호 라인(31)은 주 메모리 선택 회로(29) 및 용장 메모리 선택 회로(30)에 접속된다.
컬럼 분리 퓨즈 그룹(27)은 주 메모리 선택 회로(29)에 접속된다. 용장 액세스 퓨즈 그룹(28)은 용장 메모리 선택 회로(30)에 접속된다. 주 메모리 셀 어레이(1)에 결함 메모리 셀이 있는 경우, 컬럼 분리 퓨즈 그룹(27) 내의 그에 대응하는 퓨즈가 절단되어 결함 메모리 셀로의 액세스를 피한다. 또한, 액세스될 메모리 셀에 대응하는 용장 액세스 퓨즈 그룹(28) 내의 퓨즈는 절단된다. 이 때, 결함 컬럼의 어드레스가 선택되면 하나의 용장 컬럼이 자동적으로 선택되도록 복수의 퓨즈들이 절단된다. 절단된 퓨즈들의 조합은 대체될 결함 컬럼의 어드레스를 나타낸다.
도 10은 소정의 퓨즈들을 절단하여 파티션되고 준비된 메모리 셀 어레이들을 내태낸 블록도이다. 용장 메모리 셀 어레이(2)는 주 메모리 셀 어레이(1) 내의 결함 메모리 셀 대신 액세스될 메모리 셀을 제공하기 위한 목적으로만 사용된다. 도 10에서, 주 메모리 액세스 명령에 의해 액세스될 수 있는 메모리 셀 영역은 주 메모리 셀 어레이(1) 내의 노멀 메모리 셀 영역 MG1과 MG2, 및 주 메모리 셀 어레이(1) 내의 결함 메모리 셀 영역 MF1을 대체하는 용장 메모리 셀 어레이(2) 내의 메모리 셀 영역 RG1으로 제한된다.
용장 메모리 셀 어레이(2)로의 액세스는 용장 메모리 액세스 명령을 필요로한다. 다시 말해, 대체 메모리 셀 영역 RG1을 제외한, 도 10에 도시된 용장 메모리 셀 어레이(2)내의 영역 RG2에 액세스하기 위해서는, 특수한 명령이 사용되어야 한다.
반도체 기억 장치를 트리밍할 때는, 결함 메모리 셀을 결정할 수 있도록, 프로그래밍, 소거, 및 판독이 정상적으로 수행되는지 여부를 테스트하는 것이 필요하다. 특히, 기록/판독 동작 및 소거/판독 동작은 주 메모리 셀 어레이(1)상에서 수행된다. 정확한 데이터가 판독되지 않는 결함 메모리 셀이 주 메모리 셀 어레이(1)내에서 확인되면, 용장 메모리 셀 어레이(2)내의 메모리 셀은 결함 메모리 셀에 대응하는 대체 메모리 셀 후보로 지정된다. 다음에, 기록/판독 동작 및 소거/판독 동작이 대체 메모리 셀 후보상에서 수행된다. 이 후보 메모리로부터 정확한 데이터가 판독되면, 이 후보 메모리를 대체 메모리 셀로서 사용하는 것이 결정된다.
이 후보 메모리로부터 정확한 데이터가 판독되지 않으면, 용장 메모리 셀 어레이(2)내의 다른 메모리 셀이 대체 메모리 셀 후보로 재 지정된다. 다음에, 전술한 바와 같이, 기록/판독 동작 및 소거/판독 동작이 또한 재 지정된 후보 메모리상에서 수행된다. 이 재 지정된 후보 메모리로부터 정확한 데이터가 판독되면, 이 후보 메모리를 대체 메모리 셀로서 사용하는 것이 결정된다. 이 재 지정된 후보 메모리로부터 정확한 데이터가 판독되지 않으면, 용장 메모리 셀 어레이(2)내의 다른 메모리 셀이 대체 메모리 셀 후보로 더 재 지정된다. 이 재 지정은 정확한 데이터가 판독되는 대체 후보가 발견될 때까지 반복적으로 수행된다.
주 메모리 액세스 명령 및 용장 메모리 액세스 명령을 사용하는 경우, 결함 메모리 셀은 다음과 같이 결정된다. 이 경우에, 용장 메모리 셀 어레이만이 용장 메모리 액세스 명령을 입력함으로써 액세스가능함에 반해, 주 메모리 셀 어레이는 주 메모리 액세스 명령을 입력함으로써만 액세스 가능하다.
특히, 기록/판독 동작 및 소거/판독 동작은 주 메모리 셀 어레이(1)상에서 수행된다. 정확한 데이터가 판독되지 않는 결함 영역이 주 메모리 셀 어레이(1)내에서 확인되면, 용장 메모리 셀 어레이(2)내에 특정 영역이 지정된다. 다음에, 기록/판독 동작 및 소거/판독 동작이 이 특정 영역 상에서 수행된다. 이 특정 영역으로부터 정확한 데이터가 판독되면, 이 특정 영역을 대체 영역으로 사용하는 것이 결정된다. 이 특정 영역으로부터 정확한 데이터가 판독되지 않으면, 정확한 데이터가 판독되는 다른 영역에 대한 검색이 수행되어 대체 영역으로서 사용된다.
전술한 2개의 방법 중 어느 하나를 사용할 때, 주 메모리 셀 어레이(1)내의 결함 메모리 셀이 용장 메모리 셀 어레이(2)내의 정상 메모리 셀로 대체된다.
본 발명의 제1 양태에 따르면,
복수의 메모리 셀을 포함하는 주 메모리 셀 어레이;
상기 주 메모리 셀 어레이 내의 불량 메모리 셀을 대체하기 위해 사용될 수 있는 복수의 메모리 셀을 포함하는 용장 메모리 셀 어레이 -이 용장 메모리 셀 어레이는 상기 주 메모리 셀 어레이 내의 불량 메모리 셀을 대체하는 대체 영역과, 상기 대체 영역 이외의 비대체 영역을 선택적으로 갖도록 설정됨- ;
상기 주 메모리 셀 어레이 및 상기 용장 메모리 셀 어레이 내의 메모리 셀들을 선택 및 구동하도록 구성된 메모리 선택 회로;
상기 메모리 선택 회로를 제어하도록 구성된 제어부 -이 제어부는 상기 비대체 영역 내의 메모리 셀들에 주 메모리 어드레스들을 할당하고, 이들 메모리 셀들을 상기 주 메모리 셀 어레이의 확장 영역으로서 사용하도록 설정됨-
를 포함하는 반도체 기억 장치가 제공된다.
본 발명의 제2 양태에 따르면,
복수의 메모리 셀을 포함하는 주 메모리 셀 어레이;
상기 주 메모리 셀 어레이 내의 불량 메모리 셀을 대체하기 위해 사용될 수 있는 복수의 메모리 셀을 포함하는 용장 메모리 셀 어레이;
상기 주 메모리 셀 어레이 및 상기 용장 메모리 셀 어레이 내의 메모리 셀들을 선택 및 구동하도록 구성된 메모리 선택 회로 -이 메모리 선택 회로는 상기 주 메모리 셀 어레이 내의 불량 메모리 셀을 상기 용장 메모리 셀 어레이 내의 메모리 셀로 대체하도록 구성된 대체 회로부를 포함하고, 상기 용장 메모리 셀 어레이는 상기 대체 회로부에 의해 상기 주 메모리 셀 어레이 내의 불량 메모리 셀을 대체하는 대체 영역과, 상기 대체 영역 이외의 비대체 영역을 선택적으로 갖도록 설정됨- ;
상기 주 메모리 셀 어레이 내의 메모리 셀들에 연속하여, 상기 비대체 영역 내의 메모리 셀들에 액세스하기 위해, 주 메모리 어드레스로부터 점차로 증가된 어드레스 번호들을 갖는 어드레스 신호를 상기 메모리 선택 회로에 공급하도록 구성된 어드레스 증분 회로; 및
상기 비대체 영역 내의 선택된 특정 어드레스가 엔드 어드레스임을 나타내는 엔드 신호를 생성하도록 구성된 엔드 어드레스 제어 회로
를 포함하며,
상기 어드레스 증분 회로는 상기 엔드 신호가 존재하면 동작을 중지하는 반도체 기억 장치가 제공된다.
본 발명의 제3 양태에 따르면,
주 메모리 셀 어레이 내의 불량 메모리 셀을 대체하는 대체 영역과, 상기 대체 영역 이외의 비대체 영역을 선택적으로 갖도록 용장 메모리 셀 어레이를 설정하는 단계; 및
주 메모리 어드레스들을 상기 비대체 영역 내의 메모리 셀들에 할당하고, 이들 메모리 셀을 상기 주 메모리 셀 어레이의 확장 영역으로서 사용하도록 제어부를 설정하는 단계
를 포함하며,
상기 제어부는 상기 주 메모리 셀 어레이 및 상기 용장 메모리 셀 어레이 내의 메모리 셀들을 선택 및 구동하도록 구성된 메모리 선택 회로를 제어하는 반도체 기억 장치의 설정 방법이 제공된다.
본 발명을 개발하는 과정에서, 발명자들은 도 9와 10과 관련하여 기술된 반도체 기억 장치에서 야기되는, 최근 시장의 수요에 관한 문제점들을 연구했다. 그 결과, 본 발명의 발명자들은 이하의 발견을 하기에 이르렀다.
반도체 기억 장치 동작 중에 야기되는, 일정 수의 에러를 정정하기 위한 에러 정정 부호를 사용하는 공지의 기술이 있다. 에러 정정 부호를 기억하기 위하여 보다 넓은 영역과 보다 많은 에러 정정이 가능하게 되었다. 달리 말하면, 보다 높은 데이터 신뢰성을 위해, 에러 정정 부호를 기억하기 위한 영역을 증가시키는 것이 바람직하다. 따라서, 최근에는, 주 메모리셀 어레이의 부분이 에러 정정 부호를 기억하기 위한 영역으로 사용되는 사용자 측면에 대한 경우가 있다.
이러한 환경에서, 반도체 기억 장치의 제조업자들은 종종 개인적 사용으로부터의 요구에 응답하여, 에러 정정 부호를 기억하기 위한 영역을 증가시킬 필요가 있게 되었다. 특히, 반도체 기억 장치에서, 개인적인 사용으로부터의 요구에 응답하여, 용장 메모리셀 어레이의 영역을 줄이고 주 메모리셀 어레이의 영역을 늘일 필요가 있다. 그러나, 이 경우, 해당 요구에 대처하기 위해서는 각 반도체 기억 장치를 재설계하고 재제작할 수 밖에 없다. 이것은 제조 단가와 제조 기간을 늘이는 결과를 수반한다.
결함율이 낮으며 용장 기술이 적용된 반도체 기억 장치의 경우, 용장 메모리 셀 어레이를 포함하는 칩 영역이 불필요하게 많이 증가된다. 따라서, 하나의 웨이퍼로부터 제조된 반도체 기억 장치의 수가 감소되어 생산성이 낮아지게 된다.
즉, 용장 메모리 셀 어레이는, 낮은 결함율을 갖는 이러한 반도체 기억 장치에서 불충분하게 사용된 채로 남겨지게 된다. 이 문제는, 용장 메모리 셀 어레이의 미사용 부분을 감소시키고 주 메모리 셀 어레이를 많이 증가시킴으로써 해결될 수도 있다. 그러나, 이 경우 대응하는 경우에 대처하기 위해 각 반도체 기억 장치를 재설계하고 다시 제조해야 한다. 이는 또한 제조 비용 상승과 제조 기간의 증가를 수반한다.
전술한 발견에 근거하여 성취된 본 발명의 실시예에 대해 이하 도면을 참조하여 기술하기로 한다. 이하의 설명에서는, 실질적으로 동일한 기능 및 구성을 갖는 구성 요소에는 동일 참조 부호를 부여하며 반복적 설명은 필요할 경우에만 행해질 것이다.
(제1 실시예)
도 2는 본 발명의 제1 실시예에 따른 반도체 기억 장치를 도시한 블럭도이다. 이 장치는, 데이터의 기록, 판독 및 소거를 행하기 위해 복수의 메모리 셀 MC를 포함하는 주 메모리 셀 어레이(1) 및 용장 메모리 셀 어레이(2)를 구비한다. 주 메모리 셀 어레이(1)에 결함 메모리 셀이 존재할 경우, 결함 메모리 셀은 용장 메모리 셀 어레이(2) 내의 메모리 셀과 대체된다.
도 2에서, 수직 방향이 로우 방향 Dr이며, 수평 방향이 컬럼 방향 Dc이다. 로우 방향 Dr 및 컬럼 방향 Dc에서의 메모리 셀 Mc의 수는 메모리 용량의 면에서 사전설정된다. 주 메모리 셀 어레이(1) 및 용장 메모리 셀 어레이(2)의 컬럼은 각각 선택 신호 라인(3)에 접속된다. 주 메모리 셀 어레이(1)의 컬럼에 접속되어 있는 선택 신호 라인들(3)은 주 메모리 선택 회로(4)에 접속된다. 용장 메모리 셀 어레이(2)의 컬럼에 접속되어 있는 선택 신호 라인들(3)은 용장 메모리 선택 회로(5)에 접속된다. 어드레스 신호 라인(6)은 주 메모리 선택 회로(4) 및 용장 메모리 선택 회로(5)에 접속된다.
컬럼 분리 퓨즈군(7)은 주 메모리 선택 회로(4)에 접속된다. 용장 액세스 퓨즈군(8)은 용장 메모리 선택 회로(5)에 접속된다. 주 메모리 셀 어레이(1) 내에 결함 메모리 셀이 존재하는 경우, 컬럼 분리 퓨즈군(7)에서 이에 대응하는 퓨즈가 절단되어 결함 메모리 셀로의 액세스를 방지하게 된다. 또한, 액세스될 메모리 셀에 대응하는 퓨즈가 용장 액세스 퓨즈군(8)에서 절단된다. 이 때, 복수의 퓨즈가 절단되어 결함 컬럼의 어드레스가 선택될 때 하나의 용장 컬럼이 자동적으로 선택된다. 절단된 퓨즈의 결합은 대체될 결함 컬럼의 어드레스를 나타낸다.
또한, 용장 메모리 셀 어레이(2)의 사용 목적을 변경하기 위한 용도 변경 회로(9)가 신호 라인(10)을 통해 용장 메모리 셀 어레이(2)에 접속된다. 용도 변경 회로(9)의 출력은 신호 라인(11)으로부터 제어 신호 OCS에 의해 설정되며 어드레스 신호 라인(6)으로부터 어드레스 신호에 의해 설정된다. 용도 변경 회로(9)는, 주 메모리 셀 어레이(1)의 확장 영역으로서의 사용과, 주 메모리 셀 어레이(1) 내의 결함 메모리 셀에 대한 대체 영역으로서의 사용 사이에서 용장 메모리 셀 어레이(2)의 메모리 셀의 사용 용도를 전환한다.
용장 메모리 셀 어레이(2)가 주 메모리 셀 어레이(1)의 확장 영역으로서 사용되도록 하기 위한 시스템이 존재하기 때문에, 주 메모리 셀 어레이(1)는 용이하게 확장될 수 있다. 또한, 반도체 기억 장치가 검사될 때 전체 용장 메모리 셀 어레이(2)가 주 메모리 셀 어레이의 확장 영역이 되도록 설정하여 주 메모리 셀 어레이 프로그래밍 명령, 주 메모리 셀 어레이 소거 명령 및 주 메모리 셀 어레이 판독 명령으로 액세스할 수 있도록 하는 것이 가능하다. 이 경우, 모든 메모리 셀 어레이는 상기 명령들에 의해 액세스될 수 있으며, 트리밍을 위한 결함 메모리 셀의 판정이 쉽게 행해질 수 있다.
도 3은 도 2의 반도체 기억 장치의 주 메모리 셀 어레이(1), 용장 메모리 셀 어레이(2) 등과 용도 변경 회로(9)의 관계를 나타내는 블록도이다.
어드레스 번호를 증가시키기 위한 제1 어드레스 증분 회로(17)가 신호 라인(42)을 통해 주 메모리 선택 회로(4) 및 용장 메모리 선택 회로(5)에 접속되어 있다. 제1 어드레스 증분 회로(17)는 신호 라인(41)을 통해 확장 전에 주 메모리 셀 어레이 컬럼 엔드 어드레스(EEA)의 입력을, 어드레스 입력 라인(20)을 통해 입력 어드레스(IA)를 공급받는다. 제1 어드레스 증분 회로(17)의 출력 신호는 신호 라인(42)을 통해 주 메모리 선택 회로(4) 및 용장 메모리 선택 회로(5)로 입력된다.
주 메모리 선택 회로(4)는 신호 라인(18)을 통해 주 메모리 액세스 명령(MMAC)의 입력을 공급받는다. 한편, 용장 메모리 선택 회로(5)는 신호 라인(19)을 통해 용장 메모리 액세스 명령(RMAC)의 입력을 공급받는다.
용도 변경 회로(9)는 컬럼 엔드 어드레스 제어 회로(50)를 포함하는데, 이 회로는 신호 라인(11)을 통해 외부로부터 제어 신호(OCS)의 입력을 공급받는다. 컬럼 엔드 어드레스 제어 회로(50)의 출력 신호는 신호 라인(51)을 통해 어드레스 번호를 증가시키기 위한 제2 어드레스 증분 회로(53)로 입력된다. 제2 어드레스 증분 회로(53)는 또한 어드레스 입력 라인(20)을 통해 입력 어드레스를 공급받는다. 제2 어드레스 증분 회로의 출력 신호는 신호 라인(52)을 통해 컬럼 엔드 어드레스 제어 회로(50)로 입력된다.
제2 어드레스 증분 회로(53)의 출력 신호는 또한 용도 변경 회로(9)에 배치된 용장 메모리 선택 회로(54)로 신호 라인(52)을 통해 입력된다. 용장 메모리 선택 회로(54)의 출력 신호는 신호 라인(10)을 통해 용장 메모리 셀 어레이(2)로 입력된다.
도 3에서 회로 면적을 증대시키기 위해 서로 중첩되어 배치된 회로들을 볼 수 있다. 도 1은 본 발명의 제1 실시예의 변형예를 나타낸 블록도이다. 도 1의 구성은 도 3의 구성에 비해 회로 면적을 절감할 수 있다. 도 1에서, 일부 용장 메모리 선택 회로(5)와 컬럼 단의 어드레스 제어회로(15)는 도 2에 나타낸 용도 변경회로(9)에 대응된다.
도 1에 나타낸 반도체 기억 장치에서, 컬럼 단 어드레스 제어회로(15)에는 신호 라인(6)을 통하여 어드레스 신호가 입력되며 신호 라인(11)을 통하여 외측으로부터 제어신호(OCS)가 입력된다. 이 컬럼 단 어드레스 제어회로(15)는 어드레스 제어신호를 출력하여, 신호 라인(16)을 통하여 어드레스 증분 회로(17)에 입력되도록 하여 어드레스 번호를 증가시킨다.
어드레스 증분 회로(17)에는 어드레스 입력 라인(20)을 통하여 입력 어드레스(1A)가 제공된다. 이 어드레스 증분 회로(17)는 어드레스 신호를 출력하여, 어드레스 신호 라인(6)을 통하여 주 메모리 선택 회로(4), 용장 메모리 선택 회로(5) 및 컬럼 단 어드레스 제어회로(15)에 입력되도록 한다. 주 메모리 선택 회로(4)에는 신호 라인(18)을 통하여 주 메모리 액세스 명령(MMAC)이 입력된다. 한편, 용장 메모리 선택 회로(5)에는 신호 라인(19)을 통하여 용장 메모리 액세스 명령(RMAC)이 입력된다.
어드레스 입력 라인(20)으로부터의 어드레스 신호는, 용장 메모리 셀 어레이(2)의 액세스에 무관하게, 어드레스 증분 회로(17)를 통하여 용장 메모리 선택 회로(5) 및 주 메모리 선택 회로(4)에 입력된다. 이 때, 어드레스 증분 회로(17)는 입력 어드레스 신호의 어드레스 번호를 순차적으로 증가시킨다. 그 결과, 주 메모리 선택 회로(4) 및 용장 메모리 선택 회로(5)는 주 메모리 셀 어레이(1) 및 용장 메모리 셀 어레이(2)를 직렬 액세스 방식으로 선택적으로 액세스하도록 제어된다.
용장 메모리 셀 어레이(2)가 액세스 되지 않는 경우, 어드레스 신호는 용장 메모리 셀 어레이(2)에 할당된 주 메모리 어드레스를 갖지 않는다. 따라서, 용장 메모리 셀 어레이(2)로의 액세스가 수행되지 않는다. 한편, 용장 메모리 셀 어레이(2)가 액세스 되는 경우, 어드레스 신호는 용장 메모리 셀 어레이(2)에 할당된 주 메모리 어드레스를 갖는다. 따라서, 용장 메모리 셀 어레이(2)로의 액세스가 수행된다.
용장 메모리 셀 어레이(2)가 8개의 컬럼을 가지며 용장 메모리 셀 어레이(2)내의 4개 또는 8개의 컬럼 영역을 주 메모리 셀 어레이(1)의 확장 영역으로서 사용한 경우의 기억 장치의 예에 대해 설명하기로 한다. 용장 메모리 셀 어레이(2)와 주 메모리 셀 어레이(1)의 컬럼의 개수는 메모리 용량을 고려하여 설계 및 결정된다. 용장 메모리 셀 어레이(2)에서의 1개의 컬럼 영역은 주 메모리 셀 어레이(1)에서의 1개의 컬럼 결함 영역을 대체할 수 있다.
도 4는 도 1 또는 도 2에 나타낸 반도체 기억 장치내의 주 메모리 어드레스와 용장 메모리 어드레스 간의 관계를 나타낸 도면이다. 도 4에서, 실제 536개의 컬럼이 배열되어 있으나, 16개의 컬럼만을 주 메모리 어드레스로서 도시하였다. 마찬가지로, 용장 메모리 어드레스로서 8개의 컬럼만을 도시하였다.
도 4에서, 십진수로 표현된 어드레스 번호는 1에서 24까지 1씩 증대된다. 용장 메모리 셀 어레이내의 4개의 컬럼이 주 메모리 셀 어레이의 확장 영역으로서 사용되며, 이들에 17 내지 20의 십진 어드레스가 할당된다. 용장 메모리 셀 어레이의 8개의 컬럼이주 메모리 셀 어레이의 확장 영역으로서 사용되며, 이들에 17 내지 24의 십진 어드레스가 할당된다. 실제로는, 십진 어드레스 대시에 이진 어드레스를 사용하여 주 메모리 셀 어레이 및 용장 메모리 셀 어레이를 선택한다.
전술한 바와 같이, 용장 메모리 셀 어레이에는 주 메모리 셀 어레이를 지정하는 어드레스에 수반하여 주 메모리 어드레스가 제공된다. 따라서, 통상적으로는 용장 메모리 셀 어레이의 어드레스는 주 메모리 셀 어레이의 결함 메모리 영역을 대체하는 용도로만 사용되며, 이들이 사용되는 경우에는, 이들에 메모리 셀 어레이의 결함 메모리 셀의 어드레스가 할당된다. 이에 반해, 본 실시예에 따르면, 주 메모리 셀 어레이의 어드레스에 추가하여, 주 메모리 셀 어레이가 확장되는 것과 유사하게, 용장 메모리 셀 어레이 자신의 어드레스가 주 메모리 셀 어레이의 말단 어드레스를 뒤따르도록 설정된다. 따라서, 주 메모리 셀 어레이로서 사용되는 어드레스의 개수가 종래의 반도체 기억 장치에 비해 증가하게 된다.
물론, 용장 메모리 셀 어레이를 본래의 용도인 주 메모리 셀 어레이의 결함 메모리 셀의 대체 영역으로서 사용할 수도 있다. 이 경우, 용장 메모리 셀 어레이내의 메모리 셀로서, 주 메모리 셀 어드레스를 뒤따르는 어드레스를 구비하는 확장 영역으로서 사용된 메모리 셀과는 다른 메모리 셀은 결함 메모리 셀을 보완하기 위한 대체 영역으로서 사용된다.
용장 메모리 어드레스는 용장 메모리 셀 어레이에만 할당된다. 이들 어드레스는 1에서 8까지의 십진 어드레스로 표현할 수 있다. 종래의 반도체 기억 장치에서는 용장 메모리 셀 어레이에 용장 메모리 어드레스만 제공된다.
도 5는 도 1에 나타낸 반도체 기억 장치내의 액세스 퓨즈와 용장 메모리 선택 회로의 일부를 나타낸 회로도이다. 도 5에 나타낸 바와 같이, 게이트가 접지되고 소스가 전원 전위(Vdd)에 접속된 PMOS 트랜지스터(25)가 배치된다. PMOS 트랜지스터(25)의 드레인은 A0FUSE 내지 A4FUSE 및 A0nFUSE 내지 A4nFUSE 의 순으로 어드레스 A0 내지 A4 및 그 상보 어드레스 A0n 내지 A4n과 대응하여 배열된 10개의 퓨즈의 일측 단부에 접속된다. 퓨즈의 타측 단부는 각각 NMOS 트랜지스터(26 내지 35)의 드레인에 접속되며, 이 트랜지스터의 게이트에는 어드레스 A0 내지 A4 및 A0n 내지 A4n가 입력된다. NMOS 트랜지스터(26 내지 35)의 소스는 접지되어 있다.
PMOS 트랜지스터(25)의 드레인은 제1 인버터(INV1)의 입력 노드(A)에 접속되어 있다. 제1 인버터(INV1)의 출력은 3개의 입력을 갖는 제1 NAND 회로(NAND1)의 루트 B 입력 단자에 입력된다. 3개의 입력을 갖는 제1 NAND 회로(NAND1)의 루트 C 입력 단자는 어드레스 신호 A0 내지 A4의 5개의 입력을 갖는 제2 NAND 회로(NAND2)의 출력에 접속된다. 제2 NAND 회로(NAND2)는, 입력 어드레스가 십진수로 24인 경우 제1 NAND 회로(NAND1)의 출력(CS)이 H 레벨(즉, 컬럼 선택)로 설정되도록 구성된다. 입력 어드레스가 십진수로 17인 경우 노드(CS)가 H 레벨로 설정되는 구성을 채용하는 경우에는, 제2 NAND 회로(NAND2)에 A0, A1n(A1의 반전신호), A2n(A2의 반전신호), A3n(A3의 반전신호) 및 A4를 입력할 필요가 있다.
3개의 입력을 갖는 제1 NAND 회로(NAND1)의 루트 I 입력 단자에는 제3 NAND 회로(NAND3)의 출력이 제공된다. 제3 NAND 회로(NAND3)에는 용장 메모리 액세스 명령(RMAC)과 어드레스 A0n, A1n, A2n, A3n 및 A4n가 입력된다.
PMOS 트랜지스터(25), 퓨즈 A0FUSE 내지 A4FUSE 및 A0nFUSE 내지 A4nFUSE, 및 NMOS 트랜지스터(26 내지 35)는 용장 액세스 퓨즈 회로를 구성한다. 제1 인버터(INV1), 제1 NAND 회로(NAND1), 제2 NAND 회로(NAND2), 제3 NAND 회로(NAND3)는 용장 메모리 선택 회로를 구성한다. 제1 NAND 회로(NAND1)의 출력(CS)은 용장 메모리 셀 어레이의 특정 어드레스를 지정하는 신호이다.
용장 메모리 선택 회로는 도 1에 도시된 용장 메모리 선택 회로(5)의 일부로서 배치된다. 용장 액세스 퓨즈 회로는 도 1에 도시된 용장 액세스 퓨즈 그룹(8)에 배치된다.
도 5에 도시된 노드 CS는 용장 메모리 셀 어레이(2)에서 한 메모리 셀에 접속된다. 노드 CS가 H 레벨에 설정될 때, 거기에 접속된 메모리 셀이 액세스된다. 본 실시예에서, 3개의 라우터가 노드 CS를 H 레벨에 설정하기 위하여 준비된다. 이들 중 첫번째 것은 대체될 결함있는 메모리 셀의 어드레스가 선택될 때, 인에이블되는 라우터이다. 두번째 것은 주 메모리 셀 어레이의 확장 영역으로서 시용되는 어드레스가 선택될 때 인에이블되는 라우터이다. 세번째 것은 용장 메모리 액세스 명령이 입력되는 경우에 특정한 어드레스가 선택될 때 인에이블되는 라우터이다.
이들 라우터는 라우터 B, 라우터 C, 및 라우터 I로 각각 불린다. 본 실시예에서, 라우터 C는 주 메모리 어드레스가 L 레벨에서 A0, L 레벨에서 A1, L 레벨에서 A2, H 레벨에서 A3, 및 H 레벨에서 A4로 정의될 때 인에이블된다. 라우터 C가 인에이블되면, 노드 C가 L 레벨에서 설정되고, 노드 CS가 H 레벨에서 설정된다.
용장 메모리 셀에서 메모리 셀이 결함있는 메모리 셀을 대체하기 위하여 사용되는 경우에, 퓨즈 A<i>(퓨즈 A<i>는 이후에 A0, A1, A2, A3, 또는 A4를 나타냄)와 퓨즈 A<i>n이 절단되어, 주 메모리 셀 어레이에서 결함있는 메모리 셀의 어드레스가 선택될 때 노드 A가 H 레벨에 설정된다. 예를 들어, 주 메모리 셀 어레이에서 대체될 결함있는 메모리 셀의 어드레스가 H 레벨에서 A0, L 레벨에서 A1, H 레벨에서 A2, L 레벨에서 A3, 및 L 레벨에서 A4로 정의되는 경우에 퓨즈 A0, 퓨즈 A1, 퓨즈 A2, 퓨즈 A3, 퓨즈 A4가 절단된다. 용장 메모리 셀 어레이에서 메모리 셀이 결함있는 메모리 셀을 대체하도록 사용되지 않는 경우에, 퓨즈 A<i> 및 퓨즈 A<i>n은 절단되지 않는다. 어떤 퓨즈도 절단되지 않으면, 라우터 B가 인에이블될 수 없다.
다시 말해, 용장 메모리 셀 어레이의 한 컬럼이 주 메모리 셀 어레이의 확장 영역으로 사용되는 경우에, 용장 메모리 셀 어레이의 이 부분이 결함있는 메모리 셀을 대체하기 위하여 사용되지 않도록 설정된다. 용장 액세스 퓨즈 A<i> 및 퓨즈 A<i>n이 절단되지 않는 한, 결함있는 메모리 셀을 대체하기 위한 라우터 B가 인에이블된다. 따라서, 용장 메모리 셀의 이 부분이 주 메모리 셀 어레이의 확장 영역으로 할당될 수 있다.
반면에, 용장 메모리 셀 어레이의 한 컬럼이 결함있는 메모리 셀에 대한 대체 영역으로 사용되는 경우에, 용장 메모리 셀의 이 부분은 주 메모리 어드레스와 직렬 액세스에 의해 인에이블되지 않도록 설정된다. 즉, 라우터 C는 디스에이블되도록 설정된다.
예를 들어, 용장 메모리 셀 어레이의 4 컬럼이 확장 영역으로 사용되는 경우에, 더 작은 어드레스 번호, 즉 Add17 내지 Add20을 갖는 4 컬럼이 거기에 할당된다. 따라서, 더 큰 어드레스 번호, 즉 Add21 내지 Add24를 갖는 4 컬럼이 결함있는 메모리 셀을 대체하기 위한 대체 영역으로 사용될 수 있다. 이 경우에, Add1 내지 Add20만이 직렬 액세스에서 판독 개시 어드레스로 입력될 수 있도록 사전설정된다. 또한, 이하에서 설명될 바와 같이 컬럼 엔드 어드레스가 컬럼 엔드 어드레스 제어 회로에 의해 Add20이 되도록 사전설정된다. 그 결과, Add21 또는 그 이상의 어드레스를 갖는 용장 메모리 셀 어레이의 부분이 라우터 B로부터만 액세스될 수 있도록 미리 설정된다.
도 6은 도 1에 도시된 반도체 기억 장치에서 컬럼 엔드 어드레스 제어 회로를 나타내는 회로도이다. 도 6에 나타낸 바와 같이, 외부 신호 OS1 및 OS2가 NOR 회로 NOR의 두 입력 단말에 입력된다. NOR 회로 NOR의 출력은 노드 D로 온다. 또한, 외부 신호 OS2가 제2 인버터 INV2로 입력된다. 제2 인버터 INV2의 출력은 노드 E로 온다.
NOR 회로 NOR의 출력은 노드 D로 오고, 어드레스 신호 A4를 따라 제4 NAND 회로 NAND4로 입력된다. 제4 NAND 회로 NAND4의 출력은 노드 F로 온다. 제2 인버터 회로 INV2의 출력은 노드 E로 오고, 어드레스 신호 A2 및 A4를 따라 제5 NAND 회로 NAND5로 입력된다. 제5 NAND 회로 NAND5의 출력은 노드 G로 온다. 어드레스 신호 A3 및 A4는 제7 NAND 회로 NAND7으로 입력된다. 제7 NAND 회로 NAND7의 출력은 노드 H로 온다. 노드 F, G 및 H를 통한 신호는 제6 NAND 회로 NAND6로 입력된다. 제6 NAND 회로 NAND6는 출력 신호 COLEND를 출력한다.
도 1에 도시된 어드레스 증분 회로(17)는 컬럼 어드레스 번호를 하나씩 증가시킨다. 어드레스 증분 회로(17)는 제6 NAND 회로 NAND6의 출력 노드 COLEND가 H 레벨에 설정될 때 컬럼 어드레스 인트리먼트를 중지한다.
도 6에 도시된 컬럼 엔드 어드레스 제어 회로는 주 메모리 셀 어레이가 확장되지 않는 경우에 외부 신호 OS1과 외부 신호 OS2의 입력이 공급되지 않는다. 외부 신호 OS1이 입력되는 경우에, 주 메모리 셀 어레이가 4 컬럼 만큼 확장된다. 외부 신호 OS2가 입력되는 경우에, 주 메모리 셀 어레이가 8 컬럼 만큼 확장된다. 컬럼 엔드 어드레스 제어 회로의 출력은 어드레스 증분 회로(17)에 입력된다. 어드레스 인트리먼트 회로(17)는 컬럼 어드레스 번호를 하나씩 증가시키고(직렬 액세스), 노드 COLEND가 H 레벨에 설정될 때, 컬럼 어드레스 번호 증분을 중지한다.
래치 회로가 명령 신호를 래치할 때, 외부 신호 OS1과 OS2가 입력된다. 외부 신호 OS1은 예를 들어 COLUMNMAX20으로 형성되어, 이 신호가 입력될 때 컬럼 길이는 20으로 설정된다. 외부 신호 OS2는 예를 들어 COLUMNMAX24로 형성되어, 이 신호가 입력될 때 컬럼 길이는 24로 설정된다. 도 4에서, 주 메모리 셀 어레이와 용장 메모리 셀 어레이의 컬럼 길이의 합은 24이다. 따라서, 외부 신호 OS2가 입력될 때, 전체 용장 메모리 셀 어레이는 주 메모리 셀 어레이의 확장 영역으로써 사용된다.
도 6에 도시된 컬럼 엔드 어드레스 제어 회로의 입력 신호로서 사용된 외부 신호 OS1과 OS2는 먼저 래치 회로(도시되지 않음)에 명령 신호로서 입력된다. 명령 신호가 일단 입력되면, 래치 회로는 명령 신호를 있는 그대로 래치한다. 컬럼 엔드 어드레스 제어 회로는 도 1에 도시된 컬럼 엔드 어드레스 제어 회로(15)에 대응한다.
도 5와 6을 참고로 하여 회로 동작에 대한 설명이 주어진다.
주 메모리 셀 어레이가 확장되지 않는 경우, 다음의 회로 동작이 수행된다. 특히, 주 메모리 셀 어레이의 컬럼 어드레스의 엔드가 액세스되는 경우, 도 6의 노드 F는 L 레벨로 설정되고, 노드 COLEND는 H 레벨로 설정된다. 이 경우에, 할당된 주 메모리에 의해 용장 메모리 셀 어레이에 액세스가 수행되지 않는 경우, 도 5의 루트 C는 H 레벨로 설정되지 않는다. 휴즈 A<i>FUSE와 A<i>nFUSE가 컷팅되지 않는 한, 용장 메모리 셀 어레이는 액세스 되지 않는다.
주 메모리 셀 어레이가 4 컬럼 만큼 확장되는 경우, 이하의 회로 동작이 수행된다. 특히, 외부 신호 OS1이 도 6에 도시된 컬럼 엔드 어드레스 제어 회로로 입력되고, 노드 D는 L 레벨로 설정된다. 따라서, 주 메모리 셀 어레이의 컬럼 어드레스의 엔드부가 액세스된 후에 조차도, 노드 F는 H 레벨로 유지된다. 그 결과, 컬럼 어드레스 증분을 수행하여, 용장 메모리 셀 어레이의 확장 영역을 액세스하여, 주 메모리 셀 어레이의 컬럼 어드레스의 엔드에 후속하는 주 메모리 어드레스를 갖는다.
본 예에서, A0는 H 레벨, A1은 L 레벨, A2는 L 레벨, A3은 L 레벨, 및 A4는 H 레벨로 정의된 주 메모리 어드레스가 제공된 용장 메모리 셀에 대해 액세스가 행해진다. 컬럼 어드레스 증분이 진행되어 주 메모리 셀 어레이의 컬럼 어드레스의 엔드에 4를 추가함으로써 정의된 어드레스를 선택할 때, 노드 G는 L 레벨로 설정되고, 노드 COLEND는 H 레벨로 설정된다. 그 결과, 본 예에서는 A0은 L 레벨, A1은 L 레벨, A2는 H 레벨, A3은 L 레벨, 및 A4는 H 레벨로 정의된 주 메모리 어드레스가 제공된 용장 메모리 셀에서 액세스가 종료된다.
주 메모리 셀 어레이가 8 컬럼 만큼 확장되는 경우, 이하의 회로 동작이 수행된다. 이 경우에, 전체 용장 메모리 셀 어레이는 주 메모리 셀 어레이의 확장 영역으로써 사용된다. 특히, 외부 신호 OS2는 도 6에 도시된 컬럼 엔드 어드레스 제어 회로에 입력되고, 노드 D와 E는 L 레벨로 설정된다. 따라서, 주 메모리 셀 어레이의 컬럼 어드레스의 엔드부가 액세스된 후에 조차도, 노드 F와 G는 H 레벨로 유지된다. 그 결과, 컬럼 어드레스 증분을 수행하여, 용장 메모리 셀 어레이의 확장 영역을 액세스하여, 주 메모리 셀 어레이의 컬럼 어드레스의 엔드에 후속하는 주 메모리 어드레스를 갖는다.
컬럼 어드레스 증분이 주 메모리 셀 어레이의 컬럼 어드레스에 4를 추가함으로써 정의된 어드레스를 선택하도록 전진될 때조차, 노드 G는 L 레벨로 유지된다. 따라서, 컬럼 어드레스 증분이 더 수행되어, 용장 메모리 셀 어레이의 확장 영역을 더 액세스 한다.
컬럼 어드레스 증분이 진행되어 주 메모리 셀 어레이의 컬럼 어드레스의 엔드에 8을 추가함으로써 정의된 어드레스를 선택하는 경우, 노드 H는 L 레벨로 설정되고, 노드 COLEND는 H 레벨로 설정된다. 그 결과, 본 예에서는 A0은 L 레벨, A1은 L 레벨, A2는 L 레벨, A3은 H 레벨, 및 A4는 H 레벨로 정의된 주 메모리 어드레스가 제공된 용장 메모리 셀에서 액세스가 종료된다.
즉, 용장 메모리 셀 어레이가 주 메모리 셀 어레이의 확장 영역으로써 사용되는 경우, 컬럼 엔드 어드레스는 크게 사전 설정된다. 컬럼 엔드 어드레스 제어 회로에서 제어 신호 COLEND 를 H 레벨로 설정하기 위해 복수개의 루트가 준비되면, 컬럼 엔드 어드레스는 점차적으로 변경될 수 있다. 용장 메모리 셀 어레이에는 주 메모리 셀 어레이에 후속하는 어드레스가 제공된다. 판독 개시 어드레스가 지정되면, 직렬 액세스가 수행되어 액세스된 어드레스 번호는 그로부터 컬럼의 어드레스가 컬럼 엔드 어드레스에 일치할 때까지 하나씩 증가된다. 이러한 구성으로, 용장 메모리 셀 어레이(2)의 사용 목적은 외부 입력 신호에 기초하여 어드레스 증분 회로(17), 컬럼 엔드 어드레스 제어 회로(15), 용장 메모리 선택 회로(5) 등에 의해 전환될 수 있다.
컬럼 엔드 어드레스는 Add20 또는 Add24 로 설정되어, 용장 메모리 셀 어레이의 4 또는 8 컬럼이 주 메모리 셀 어레이의 확장 영역으로써 사용된다. 이 어드레스는 확장 전의 주 메모리 셀 어레이의 엔드 어드레스 Add16에 4 또는 8을 추가함으로써 정의된다.
용장 메모리 셀 어레이의 4개 컬럼이 주 메모리 셀 어레이의 확장 영역으로 사용되는 경우, 컬럼 엔드 어드레스는 Add20에 설정된다. 판독 시작 어드레스는 Add1에 설정된다. 이 어드레스로부터, 액세스되는 어드레스가 하나씩 증가되도록 직렬 액세스가 수행된다. 이에 따라, Add1, Add2, Add3,...의 순으로 어드레스들이 액세스된다. 어드레스 Add3이 액세스될 때, 3번째 컬럼의 메모리 셀이 액세스된다. 직렬 액세스가 더 진행되어 어드레스 Add16이 선택되면, 16번째 컬럼의 메모리 셀이 액세스된다.
확장된 컬럼이 없는 경우, 컬럼 엔드 어드레스는 Add16으로 설정되고, 그 결과 Add16 이후의 어드레스들을 액세스하지 않고서 16개 컬럼의 메모리 셀만 액세스된다. 컬럼 엔드 어드레스가 Add20으로 변경되는 경우, 직렬 액세스가 중단없이 더 진행된다. Add17 이후의 어드레스들은 용장 메모리 셀 어레이의 메모리 셀들에 할당된다. 어드레스 Add20을 사용하여, 20개 컬럼의 메모리 셀들이 액세스된다. 용장 메모리 셀 어레이의 8개 컬럼의 메모리 셀들이 주 메모리 셀 어레이의 확장 영역으로 사용되는 경우, 컬럼 엔드 어드레스는 Add24로 설정된다.
확장 영역으로 사용되는 컬럼의 수는 임의로 변경될 수 있다. 예컨대, 컬럼 엔드 어드레스를 설정하는 9개 방식을 허용하는 구조가 채택될 수 있다. 이 경우, 컬럼 엔드 어드레스 제어 회로 내의 H 레벨에서 제어 신호 COLEND를 설정하기 위해 9개 루틴이 마련될 수 있으며, 그 결과 주 메모리 셀 어레이의 확장 영역의 크기는 단계별로 변경될 수 있다. 본 실시예에서, 주 메모리 셀 어레이를 확장하도록 컬럼 길이가 확장되더라도, 주 메모리 셀 어레이를 확장하도록 로우 길이가 확장될 수 있다.
본 실시예에 따른 한 양태에 있어서, 이하의 반도체 기억 장치 제조 방법이 채택될 수 있다. 구체적으로는, 일반적으로 주 메모리 셀 어레이, 용장 메모리 셀 어레이, 및 주변 회로를 포함하는 반도체 기억 장치는, 불순물 이온 주입 단계, 게이트 형성 단계, 배선 형성 단계 등에 의해 형성될 수 있다. 다음에, 주 메모리 셀 어레이 내에 불량 메모리 셀이 있는지를 검사하기 위해 테스트가 수행된다. 불량 메모리 셀이 존재하는 경우, 특정 어드레스는, 일련으로 액세스될 주 메모리 셀 어레이에 할당되는 것이 아니라 용장 메모리 셀 어레이에 할당된다.
다음에, 불량 메모리 대체 영역 이외의 용장 메모리 셀 어레이 내의 특정 어드레스들은, 에러 정정 부호를 기억하기 위한 주 메모리 셀 어레이의 한 영역(에러 정정 부호 영역)으로서 선택적으로 사용가능하게 되도록 설정된다. 이러한 반도체 기억 장치 제조 방법에 따르면, 적은 수의 단계들로써 용장 메모리 셀 어레이 내에 에러 정정 부호 영역이 형성될 수 있다.
본 실시예에 따른 다른 양태에 있어서, 데이터의 기록, 판독 및 소거를 행하기 위한 주 메모리 셀 어레이(1)와; 주 메모리 셀 어레이(1)의 일부를 대신하여 데이터의 기록, 판독 및 소거를 행하기 위한 용장 메모리 셀 어레이(2)와; 입력되는 제어 신호에 기초하여, 주 메모리 셀 어레이(1) 및 용장 메모리 셀 어레이(2) 내의 데이터의 기록, 판독 및 소거를 제어하기 위한 메모리 선택 회로(4 및 5)와; 메모리 선택 회로(4 및 5)로, 선택된 특정 어드레스가 컬럼 엔드 어드레스인지를 나타내는 제어 신호를 출력하기 위한 컬럼 엔드 어드레스 제어 회로(15)를 포함하는 반도체 기억 장치가 제공된다.
본 실시예에 따른 다른 양태에 있어서, 데이터의 기록, 판독 및 소거를 행하기 위한 주 메모리 셀 어레이(1)와; 주 메모리 셀 어레이(1)의 일부를 대신하여 데이터의 기록, 판독 및 소거를 행하기 위한 용장 메모리 셀 어레이(2)와; 입력되는 제어 신호에 기초하여, 주 메모리 셀 어레이(1) 내의 데이터의 기록, 판독 및 소거를 제어하기 위한 주 메모리 선택 회로(4)와; 입력되는 용장 메모리 액세스 명령 및 어드레스 신호에 기초하여 용장 메모리 셀 어레이(2) 내의 데이터의 기록, 판독 및 소거를 제어하기 위한 용장 메모리 선택 회로(5)와; 용장 메모리 선택 회로(5)로, 선택된 특정 어드레스가 컬럼 엔드 어드레스인지를 나타내는 제어 신호를 출력하기 위한 컬럼 엔드 어드레스 제어 회로(15)를 포함하는 반도체 기억 장치가 제공된다.
본 실시예에 따른 장치는 어드레스 증분 회로(17)를 포함할 수 있다. 어드레스 증분 회로(17)는 컬럼 엔드 어드레스 제어 회로(15)의 출력을 수신하고, 어드레스 신호를 점차로 증가시키며, 이를 용장 메모리 셀 어레이(5)로 출력한다. 어드레스 증분 회로(17)는 컬럼 엔드 어드레스 제어 회로(15)의 출력이 컬럼 엔드 어드레스를 나타내는 제어 신호일 때 어드레스를 점차로 증가시키는 동작을 중지시킨다.
본 실시예에 따른 장치에 있어서, 특정 어드레스가 에러 정정 부호 영역을 표시하는 어드레스 신호로서 처리될 수 있다. 에러 정정 부호 영역은 주 메모리 셀 어레이(1) 및 용장 메모리 셀 어레이(2) 각각의 내부에 배치될 수 있다. 컬럼 엔드 어드레스 제어 회로는, 특정하기 위해 절단될 수 있는 퓨즈를 포함하며 컬럼 엔드 어드레스를 나타내는 제어 신호를 출력할 수 있다. 용장 메모리 선택 회로(5)는 소정 어드레스 신호의 입력을 수신하고 에러 정정 부호 영역에 용장 메모리 셀 어레이의 특정 영역을 할당하도록 배치될 수 있다.
본 실시예에 따른 장치에 있어서, 용장 메모리 선택 회로(5)는 어드레스 신호들에 대응하는 퓨즈를 포함하도록 구성될 수 있는데, 결합성 메모리 셀의 대체를 지시하는 어드레스 신호에 대응하는 퓨즈는 절단된다. 용장 메모리 선택 회로(5)는 어드레스 신호에 대응하는 퓨즈를 포함하도록 구성될 수 있는데, 에러 정정 부호 영역에 할당되는 어드레스 신호에 대응하는 퓨즈는 절단되지 않은 채로 유지된다. 컬럼 엔드 어드레스를 나타내는 제어 신호는 외부 입력 신호에 의해 특정될 수 있다. 용장 메모리 셀 어레이(2)의 전체 영역은 에러 정정 부호 영역으로 할당될 수 있다.
본 실시예의 다른 양태에 있어서, 직렬 액세스되는 주 메모리 셀 어레이(1)의 특정 어드레스를 에러 정정 부호 영역으로 할당하는 단계; 용장 메모리 셀 어레이(2)의 특정 어드레스를 에러 정정 부호 영역으로 할당하는 단계; 및 특정 어드레스중 하나를 지정하고 주 메모리 셀 어레이 또는 용장 메모리 셀 어레이 내의 상기 특정 어드레스에 대응하는 영역 내의 데이터의 기록, 판독 및 삭제를 실행하는 단계를 포함하는 반도체 기억 장치를 사용하는 방법이 제공된다.
반도체 기억 장치를 사용하는 방법에서, 용장 메모리 셀 어레이(2)의 특정 어드레스를 에러 정정 부호 영역으로 할당하는 경우, 용장 메모리 셀 어레이(2)의 모든 어드레스는 에러 정정 부호 영역으로 할당될 수 있다.
본 실시예에 따른 다른 양태에 있어서, 특정 어드레스가 할당되는 주 메모리 셀 어레이(1)의 일부분을 직렬 액세스하는 단계; 및 주 메모리 셀 어레이(1)에 할당되는 어드레스를 따르도록 어드레스가 할당되는 용장 메모리 셀 어레이(2)의 일부분을 직렬 액세스하는 단계를 포함하는 반도체 기억 장치의 사용 방법이 제공된다.
본 실시예에서, 용장 메모리 셀 어레이의 적어도 한 컬럼은 주 메모리 셀 어레이의 확장 영역으로 사용될 수 있다. 따라서, 사용자는, 동작중인 반도체 기억 장치에서 유발되는 에러를 정정하기 위한 에러 정정 부호 영역을 보다 크게 설정할 수 있다. 이 경우, 에러 정정 부호 영역은 주 메모리 셀 어레이의 일부분 뿐만 아니라 용장 메모리 셀 어레이에도 형성된다. 즉, 용장 메모리 셀 어레이가 에러 정정 부호 영역으로 사용될 수 있다. 결과적으로, 데이터의 신뢰도가 증가하며, 하나의 반도체 기억 장치로 서로 다른 레벨의 사용자의 요구를 만족시킬 수 있다.
예를 들면, 사용자는 반도체 기억 장치의 주 메모리 셀 어레이를 자유 기록 영역 및 에러 정정 부호 영역으로 분할할 수 있다. 이 경우, 사용자는 동작중인 반도체 기억 장치에 대해 자유 기록 영역의 용량을 유지하면서 데이터의 신뢰도를 증가시키기 위해 에러 정정 부호 영역을 증가시킬 수 있다.
(제2 실시예)
본 실시예에서, 컬럼 엔드 어드레스 제어 회로는 컬럼 엔드 어드레스를 결정하는(예를 들면, 용장 메모리 셀에서 주 메모리 셀 어레이의 확장 영역의 크기를 결정하는) 데이터를 기억하기 위한 ROM 퓨즈 또는 금속 용해 퓨즈(metal fusion fuse)를 포함한다.
도 7은 본 발명의 제2 실시예에 따른 반도체 기억 장치의 컬럼 엔드 어드레스 제어 회로를 도시하는 회로도이다. 도 7에 도시된 컬럼 엔드 어드레스 제어 회로는 도 1에 도시된 컬럼 엔드 어드레스 제어 회로(15)로 사용된다.
도 7에 도시된 컬럼 엔드 어드레스 제어 회로에서, 퓨즈(F1) 및 저항기 소자(R1)으로 구성되는 병렬 회로가 NOR 회로(NOR)의 하나의 입력 단자에 연결된다. 퓨즈(F2) 및 저항기 소자(R2)로 구성되는 다른 병렬 회로가 NOR 회로(NOR)의 다른 입력 단자에 연결된다. 이러한 회로는 도 6에 도시된 컬럼 엔드 어드레스 제어 회로의 외부 신호(OS1, OS2)를 대체하는 신호를 생성한다.
퓨즈(F1 및 F2)의 어느 한 쪽 단부는 접지된다. 레지스터 소자(R1 및 R2)의 어느 한 쪽 단부는 전원 전위(Vdd)에 접속된다. 레지스터 소자(R1 및 R2)는 고저항을 갖는다. 퓨즈(F1 및 F2)가 절단되지만 않는다면, 레지스터 소자는 각각 퓨즈(F1 및 F2)에 접속된 노드에서의 전위가 전원 전위(Vdd)로 증가하는 것을 막는다. 다시 말해, 퓨즈(F1 및 F2)가 절단되지만 않는다면, NOR 회로의 입력 단자는 접지 전위로 유지된다.
주 메모리셀 어레이가 확장되기 전에, 퓨즈의 어느 것도 절단되지 않는다. 주 메모리셀 어레이가 4 컬럼까지 확장될 때, 퓨즈 F1이 절단된다. 이러한 상태는 외부 신호(OS1)가 도 5에 도시된 회로에 입력되는 상태와 동일하다. 주 메모리 셀 어레이가 8 컬럼까지 확장될 때, 퓨즈 F2가 절단된다. 이러한 상태는 외부 신호(OS2)가 도 6에 도시된 회로에 입력되는 상태와 동일하다. 따라서, 거기에 퓨즈를 설치함으로써, 주 메모리 셀 어레이의 확장 영역이 설정될 수 있다.
도 8은 본 발명의 제2 실시예의 변형에 따른 반도체 기억 장치에서 컬럼 엔드 어드레스 제어 회로를 도시하는 회로도이다. 도 8에 도시된 컬럼 엔드 어드레스 제어 회로는 도 1에 도시된 컬럼 엔드 어드레스 제어 회로(15)로서 사용된다.
도 8에 도시된 컬럼 엔드 어드레스 제어 회로에서, 컬럼 엔드 어드레스를 결정하는 데이터를 기억하는 비휘발성 메모리(81)는 감지 증폭기 회로(82) 및 데이터 레지스터(83)를 통해 NOR 회로 NOR의 입력 단말에 접속된다. 데이터 레지스터(83)는 NOR 회로 NOR의 입력 단말에 접속된 래치 회로(84a 및 84b)(각각 플립-플롭 및 인버터로 형성됨)를 포함한다. 감지 증폭기 회로(82)는 래치 회로(84a 및 84b) 각각의 입력 단말 중 하나에 접속되고, 재설정 신호 발생 회로(85)는 입력 단말의 다른 쪽에 접속된다.
예를 들어, 비휘발성 메모리(81)는 2개 비트의 데이터를 기억한다. 이러한 데이터를 판독할 때, 데이터가 "0, 0"이면, 노드 I 및 J는 L 레벨 및 L 레벨로 각각 설정되고; 데이터가 "0, 1"이면, 노드 I 및 J는 L 레벨 및 H 레벨로 각각 설정되며; 데이터가 "1, 0"이면, 노드 I 및 J는 H 레벨 및 L 레벨로 각각 설정된다. 노드 I 및 J에서 데이터는 사실상 노드 K 및 L에서 각각 래치된다.
컬럼 엔드 어드레스는 예컨대, 다음 처리에 의해 결정된다. 우선, 재설정 신호 발생 회로(85)로부터의 RESET 신호가 L 레벨로 설정되어, 데이터 레지스터(83)를 재설정한다. 다음으로, 재설정 신호 발생 회로(85)로부터의 RESET 신호가 H로 설정되고, 그 다음 비휘발성 메모리(81)에서의 데이터는 감지 증폭기 회로(82)를 통해 데이터 레지스터(83)로 인입된다. 그렇게 함으로써, 노드 K 및 L에서의 전위가 설정되고, 그 결과 컬럼 엔드 어드레스가 결정된다. L 레벨에서 H 레벨로의 RESET 신호의 스위칭은 이러한 반도체 기억 장치를 포함하는 정보 처리 장치의 부트-업(boot-up)과 함께 수행된다.
본 실시예에 따르면, 제1 실시예와 동일한 효과를 얻을 수 있다.
(제3 실시예)
본 실시예는 제1 또는 제2 실시예에서 기술한 바와 같은 반도체 기억 장치의 테스트 방법에 관한 것으로, 모든 메모리 셀 어레이에 대한 데이터 기록, 판독, 및 소거 동작을 수행하기 위해, 외부 신호를 입력함으로써 결함있는 메모리 셀을 검출하는 것이다.
트리밍을 수행하기 위해, 테스터로 결함있는 메모리 셀을 검출하기 위해, 전체 용장 메모리 셀 어레이는 외부 신호(OS2)를 입력함으로써, 주 메모리 셀 어레이의 확장 영역이 되도록 임시로 설정된다. 이러한 상태에서, 모든 메모리 셀 어레이는 주 메모리 어드레스를 구비한다.
그 다음, 주 메모리셀 어레이의 기록을 위한 명령을 사용하여, 모든 메모리셀 어레이에 대하여 데이터의 테스터 기록이 행해진다. 그 다음, 데이터가 적절하게 기록되었는지의 여부를 확인하기 위해, 주 메모리셀 어레이의 판독을 위한 명령을 사용하여, 모든 메모리셀 어레이에 대하여 테스터에 의한 데이터의 판독이 행해진다. 그리고, 주 메모리셀의 소거를 위한 명령을 사용하여, 모든 메모리셀 어레이에 대하여 데이터의 소거가 행해진다. 그리고, 데이터가 적절하게 소거되었는지의 여부를 확인하기 위해, 주 메모리셀 어레이에 대한 판독 명령을 사용하여, 모든 메모리셀 어레이에 대한 데이터의 판독이 행해진다.
불량 메모리셀이 존재하는지를 조사하기 위해, 데이터의 테스트 기록이 행해진다. 데이터 기록 후에 판독이 행해지고, 그 기록된 데이터가 소정의 메모리셀로부터 판독되지 않는 경우, 그 메모리셀은 불량인 것으로 확인된다. 이러한 프로세스에서, 데이터의 기록, 판독 및 소거가 모든 메모리셀 어레이에 대하여 함께 행해질 수 있다.
전술한 바와 같이, 주 메모리셀 어레이와 용장 메모리셀 어레이에 대한 테스트를 서로 독립적으로 행해지 않고서도, 모든 메모리셀 어레이에 대한 불량 메모리셀의 검출을 행할 수 있다. 그리고, 주 메모리셀 어레이 내의 불량 메모리셀에 대응하는 퓨즈가 절단되고, 용장 메모리셀 어레이 내의 대체 메모리셀에 대응하는 퓨즈가 절단된다. 이 때, 불량 컬럼의 어드레스가 선택된 때에 하나의 용장 컬럼이 자동적으로 선택되도록, 복수의 퓨즈가 절단된다. 절단된 퓨즈의 조합은 대체될 불량 컬럼의 어드레스를 지정한다. 결과적으로, 주 메모리셀 어레이의 불량 메모리셀을 대체하기 위한 대체 영역은 용장 메모리셀 어레이 내에서 결정된다. 이 때, 주 메모리셀 어레이의 확장 영역에 대해 사용될 용장 메모리셀 어레이의 영역은 대체 영역의 외부가 되도록 설정된다.
본 실시예에 따르면, 반도체 기억 장치의 테스트 방법에 있어서, 주 메모리셀 어레이(1)에 대해 데이터의 기록, 판독, 소거 및 판독을 행하여, 불량 영역을 검출하는 단계; 용장 메모리셀 어레이(2) 전체에 대하여, 주 메모리셀 어레이에 대해 행해진 데이터의 기록 및 판독을 행하여, 데이터가 적절하게 기록되었는지를 확인하는 단계; 및 전체 용장 메모리셀 어레이(2)에 기록된 데이터의 소거 및 판독을 행하여, 데이터가 적절하게 소거되었는지를 확인하는 단계를 기본적으로 포함하는 테스트 방법에 제공된다. 본 실시예에 따른 테스트 방법에서, 서로 대응하는 주 메모리셀 어레이 전체와 용장 메모리셀 어레이 전체에 대한 테스트는 함께 행해질 수 있다. 따라서, 반도체 기억 장치 상에서의 테스트 프로세스의 효율이 개선된다.
제1 내지 제3 실시예는 불휘발성 반도체 기억 장치만이 아니라, 어드레스를 점진적으로 증가시키면서 직렬 판독을 행하는 MASKRO와 같은 메모리에도 적용될 수 있다. 제1 내지 제3 실시예는 구현시에 임의로 조합될 수 있다.
본 기술 분야의 숙련된 기술자들이라면, 여기에 기재된 것 이외의 이점 및 변경들을 쉽게 알 수 있을 것이다. 따라서, 보다 넓은 의미에서의 본 발명은 본 명세서에 개시되고 도시된 세부 사항 및 대표적인 실시예들로 한정되지 않는다. 따라서, 첨부된 특허청구범위 및 그 균등물에 의해 정의되는 것과 같은 개괄적인 발명 사상의 취지 또는 범위를 벗어나지 않는 다양한 변경이 이루어질 수 있을 것이다.
도 1은 본 발명의 제1 실시예의 변형예에 따른 반도체 기억 장치를 도시하는 블럭도.
도 2는 본 발명의 제1 실시예에 따른 반도체 기억 장치를 도시하는 블럭도.
도 3은 도 2에 도시한 반도체 기억 장치에서 주 메모리셀 어레이, 용장 메모리셀 어레이 등에 대한 용도-변경 회로의 관계를 도시하는 블럭도.
도 4는 도 1 혹은 도 2에 도시한 반도체 기억 장치에서 주 메모리 어드레스와 용장 메모리 어드레스간의 관계를 도시하는 도면.
도 5는 도 1에 도시한 반도체 기억 장치에서 액세스 퓨즈와 용장 메모리 선택 회로를 도시하는 부분 회로도.
도 6은 도 1에 도시한 반도체 기억 장치에서 컬럼 엔드 어드레스 제어 회로를 도시하는 회로도.
도 7은 본 발명의 제2 실시예에 따른 반도체 기억 장치에서 컬럼 엔드 어드레스 제어 회로를 도시하는 회로도.
도 8은 본 발명의 제2 실시예의 변형예에 따른 반도체 기억 장치에서 컬럼 엔드 어드레스 제어 회로를 도시하는 회로도.
도 9는 종래의 반도체 기억 장치를 도시하는 블럭도.
도 10은 종래의 반도체 기억 장치에서 일부 퓨즈를 절단함으로써 분배되고 준비되는 메모리셀을 도시하는 블럭도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 주 메모리셀 어레이
2 : 용장 메모리셀 어레이
3 : 선택 신호 라인
4 : 주 메모리 선택 회로
5 : 용장 메모리 선택 회로
6 : 어드레스 신호 라인
7 : 컬럼 분리 퓨즈군
8 : 용장 액세스 퓨즈군
9 : 용도 변경 회로
10, 11 : 신호 라인
Claims (22)
- 삭제
- 복수의 메모리 셀을 포함하는 주 메모리 셀 어레이와,상기 주 메모리 셀 어레이 내의 불량 메모리 셀을 대체하기 위해 사용될 수 있는 복수의 메모리 셀을 포함하는 용장 메모리 셀 어레이 - 상기 용장 메모리 셀 어레이는 상기 주 메모리 셀 어레이 내의 불량 메모리 셀을 대체하는 대체 영역과, 상기 대체 영역 이외의 비대체 영역을 선택적으로 갖도록 설정됨 - 와,상기 주 메모리 셀 어레이 및 상기 용장 메모리 셀 어레이 내의 메모리 셀들을 선택 및 구동하도록 구성된 메모리 선택 회로와,상기 메모리 선택 회로를 제어하도록 구성된 제어부 - 상기 제어부는 상기 비대체 영역 내의 메모리 셀들에 주 메모리 어드레스들을 할당하고, 상기 메모리 셀들을 상기 주 메모리 셀 어레이의 확장 영역으로서 사용하도록 설정됨 - 를 포함하며,상기 메모리 선택 회로는 상기 주 메모리 셀 어레이 내의 메모리 셀들을 선택하도록 구성된 주 메모리 선택 회로, 및 상기 용장 메모리 셀 어레이 내의 메모리 셀들을 선택하도록 구성된 용장 메모리 선택 회로를 포함하는 반도체 기억 장치.
- 복수의 메모리 셀을 포함하는 주 메모리 셀 어레이와,상기 주 메모리 셀 어레이 내의 불량 메모리 셀을 대체하기 위해 사용될 수 있는 복수의 메모리 셀을 포함하는 용장 메모리 셀 어레이 - 상기 용장 메모리 셀 어레이는 상기 주 메모리 셀 어레이 내의 불량 메모리 셀을 대체하는 대체 영역과, 상기 대체 영역 이외의 비대체 영역을 선택적으로 갖도록 설정됨 - 와,상기 주 메모리 셀 어레이 및 상기 용장 메모리 셀 어레이 내의 메모리 셀들을 선택 및 구동하도록 구성된 메모리 선택 회로와,상기 메모리 선택 회로를 제어하도록 구성된 제어부 - 상기 제어부는 상기 비대체 영역 내의 메모리 셀들에 주 메모리 어드레스들을 할당하고, 상기 메모리 셀들을 상기 주 메모리 셀 어레이의 확장 영역으로서 사용하도록 설정됨 - 를 포함하며,상기 제어부는 상기 확장 영역 내의 선택된 특정 어드레스가 엔드 어드레스임을 나타내는 엔드 신호를 생성하도록 구성된 엔드 어드레스 제어 회로를 포함하는 반도체 기억 장치.
- 제3항에 있어서, 상기 확장 영역은 연속적인 용장 메모리 어드레스 번호들을 갖는 메모리 셀들로 형성되는 반도체 기억 장치.
- 제4항에 있어서, 상기 확장 영역은 연속적인 용장 메모리 칼럼 어드레스 번호들을 갖는 메모리 셀들로 형성되는 반도체 기억 장치.
- 제4항에 있어서, 상기 대체 영역은 연속적인 용장 메모리 어드레스 번호들을 갖는 메모리 셀들로 형성되는 반도체 기억 장치.
- 제3항에 있어서, 상기 제어부는 상기 주 메모리 셀 어레이 내의 메모리 셀들 및 상기 확장 영역 내의 메모리 셀들에 연속적으로 액세스하기 위한 어드레스 신호를 상기 메모리 선택 회로에 공급하도록 구성된 어드레스 신호 발생기를 포함하는 반도체 기억 장치.
- 제7항에 있어서, 상기 어드레스 신호 발생기는 상기 주 메모리 셀 어레이 내의 메모리 셀들에 연속하여, 상기 확장 영역 내의 메모리 셀들에 액세스하기 위해, 주 메모리 어드레스로부터 점차로 증가된 어드레스 번호들을 갖는 어드레스 신호를 생성하도록 구성된 어드레스 증분 회로를 포함하는 반도체 기억 장치.
- 제8항에 있어서, 상기 어드레스 증분 회로는 상기 엔드 신호가 존재하면 동작을 중지하는 반도체 기억 장치.
- 제3항에 있어서, 상기 엔드 어드레스 제어 회로는 퓨즈를 포함하여, 이 퓨즈의 절단 및 미절단 상태에 기초하여 상기 엔드 신호를 형성하는 반도체 기억 장치.
- 제3항에 있어서, 상기 엔드 어드레스 제어 회로는 외부 입력 신호에 기초하여 상기 엔드 신호를 형성하도록 구성된 반도체 기억 장치.
- 제3항에 있어서, 상기 엔드 어드레스 제어 회로는 비휘발성 메모리를 포함하여, 이 비휘발성 메모리에 저장된 데이터에 기초하여 상기 엔드 신호를 형성하는 반도체 기억 장치.
- 복수의 메모리 셀을 포함하는 주 메모리 셀 어레이와,상기 주 메모리 셀 어레이 내의 불량 메모리 셀을 대체하기 위해 사용될 수 있는 복수의 메모리 셀을 포함하는 용장 메모리 셀 어레이 - 상기 용장 메모리 셀 어레이는 상기 주 메모리 셀 어레이 내의 불량 메모리 셀을 대체하는 대체 영역과, 상기 대체 영역 이외의 비대체 영역을 선택적으로 갖도록 설정됨 - 와,상기 주 메모리 셀 어레이 및 상기 용장 메모리 셀 어레이 내의 메모리 셀들을 선택 및 구동하도록 구성된 메모리 선택 회로와,상기 메모리 선택 회로를 제어하도록 구성된 제어부 - 상기 제어부는 상기 비대체 영역 내의 메모리 셀들에 주 메모리 어드레스들을 할당하고, 상기 메모리 셀들을 상기 주 메모리 셀 어레이의 확장 영역으로서 사용하도록 설정됨 - 를 포함하며,상기 메모리 선택 회로는 상기 주 메모리 셀 어레이 내의 불량 메모리 셀을 상기 용장 메모리 셀 어레이 내의 메모리 셀로 대체하도록 구성된 대체 회로부를 포함하고, 상기 대체 영역 및 상기 비대체 영역은 상기 대체 회로부에 의해 선택적으로 설정되는 반도체 기억 장치.
- 제13항에 있어서, 상기 대체 회로부는 퓨즈를 포함하여, 상기 퓨즈의 절단 및 미절단 상태에 기초하여 상기 대체 영역을 설정하는 반도체 기억 장치.
- 복수의 메모리 셀을 포함하는 주 메모리 셀 어레이와,상기 주 메모리 셀 어레이 내의 불량 메모리 셀을 대체하기 위해 사용될 수 있는 복수의 메모리 셀을 포함하는 용장 메모리 셀 어레이 - 상기 용장 메모리 셀 어레이는 상기 주 메모리 셀 어레이 내의 불량 메모리 셀을 대체하는 대체 영역과, 상기 대체 영역 이외의 비대체 영역을 선택적으로 갖도록 설정됨 - 와,상기 주 메모리 셀 어레이 및 상기 용장 메모리 셀 어레이 내의 메모리 셀들을 선택 및 구동하도록 구성된 메모리 선택 회로와,상기 메모리 선택 회로를 제어하도록 구성된 제어부 - 상기 제어부는 상기 비대체 영역 내의 메모리 셀들에 주 메모리 어드레스들을 할당하고, 상기 메모리 셀들을 상기 주 메모리 셀 어레이의 확장 영역으로서 사용하도록 설정됨 - 를 포함하며,상기 확장 영역은 에러 정정 부호를 저장하는 영역을 포함하는 반도체 기억 장치.
- 복수의 메모리 셀을 포함하는 주 메모리 셀 어레이와,상기 주 메모리 셀 어레이 내의 불량 메모리 셀을 대체하기 위해 사용될 수 있는 복수의 메모리 셀을 포함하는 용장 메모리 셀 어레이와,상기 주 메모리 셀 어레이 및 상기 용장 메모리 셀 어레이 내의 메모리 셀들을 선택 및 구동하도록 구성된 메모리 선택 회로 - 상기 메모리 선택 회로는 상기 주 메모리 셀 어레이 내의 불량 메모리 셀을 상기 용장 메모리 셀 어레이 내의 메모리 셀로 대체하도록 구성된 대체 회로부를 포함하고, 상기 용장 메모리 셀 어레이는 상기 대체 회로부에 의해 상기 주 메모리 셀 어레이 내의 불량 메모리 셀을 대체하는 대체 영역과, 상기 대체 영역 이외의 비대체 영역을 선택적으로 갖도록 설정됨 - 와,상기 주 메모리 셀 어레이 내의 메모리 셀들에 연속하여, 상기 비대체 영역 내의 메모리 셀들에 액세스하기 위해, 주 메모리 어드레스로부터 점차로 증가된 어드레스 번호들을 갖는 어드레스 신호를 상기 메모리 선택 회로에 공급하도록 구성된 어드레스 증분 회로와,상기 비대체 영역 내의 선택된 특정 어드레스가 엔드 어드레스임을 나타내는 엔드 신호를 생성하도록 구성된 엔드 어드레스 제어 회로를 포함하며,상기 어드레스 증분 회로는 상기 엔드 신호가 존재하면 동작을 중지하는 반도체 기억 장치.
- 제16항에 있어서, 상기 엔드 어드레스 제어 회로는 퓨즈를 포함하여, 상기 퓨즈의 절단 및 미절단 상태에 기초하여 상기 엔드 신호를 형성하는 반도체 기억 장치.
- 제16항에 있어서, 상기 엔드 어드레스 제어 회로는 비휘발성 메모리를 포함하여, 상기 비휘발성 메모리에 저장된 데이터에 기초하여 상기 엔드 신호를 형성하는 반도체 기억 장치.
- 주 메모리 셀 어레이 내의 불량 메모리 셀을 대체하는 대체 영역과, 상기 대체 영역 이외의 비대체 영역을 선택적으로 갖도록 용장 메모리 셀 어레이를 설정하는 단계와,주 메모리 어드레스들을 상기 비대체 영역 내의 메모리 셀들에 할당하고, 상기 메모리 셀들을 상기 주 메모리 셀 어레이의 확장 영역으로서 사용하도록 제어부를 설정하는 단계를 포함하며,상기 제어부는 상기 주 메모리 셀 어레이 및 상기 용장 메모리 셀 어레이 내의 메모리 셀들을 선택 및 구동하도록 구성된 메모리 선택 회로를 제어하는 반도체 기억 장치의 설정 방법.
- 제19항에 있어서, 상기 확장 영역은 에러 정정 부호를 저장하는 영역을 포함하는 방법.
- 제19항에 있어서, 상기 대체 영역, 상기 비대체 영역 및 상기 확장 영역을 설정하기 전에,상기 주 메모리 셀 어레이에 대하여 데이터의 기록, 판독, 소거 및 판독을 수행하여 불량 영역을 검출하는 단계와,상기 용장 메모리 셀 어레이 전체에 대하여, 상기 주 메모리 셀 어레이용으로 사용되는 데이터의 기록 및 판독을 수행하여 상기 데이터가 적절히 기록되는지 여부를 확인하는 단계와,상기 전체 용장 메모리 셀 어레이에 기록된 데이터의 소거 및 판독을 수행하여 상기 데이터가 적절히 소거되는지 여부를 확인하는 단계를 더 포함하는 방법.
- 제21항에 있어서, 상기 주 메모리 셀 어레이에 대한 명령을 사용하여, 상기 주 메모리 셀 어레이 및 상기 용장 메모리 셀 어레이에 대해 함께 데이터의 기록, 판독, 소거 및 판독을 수행하기 위하여, 상기 전체 용장 메모리 셀 어레이에 주 메모리 어드레스들을 할당하여, 상기 전체 용장 메모리 셀 어레이를 상기 주 메모리 셀 어레이의 확장 영역으로 설정하는 단계를 더 포함하는 방법.
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