KR100501583B1 - Sense amplifier circuit - Google Patents
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Abstract
1.청구범위에 기재된 발명이 속한 기술분야1. Technical field to which the invention described in the claims belongs
본 발명은 플래쉬 이이피롬 셀의 프로그램 및 소거 상태를 확인하기 위한 센스앰프 회로에 관한 것이다.The present invention relates to a sense amplifier circuit for confirming the program and erase state of a flash EPIROM cell.
2.발명이 해결하려고 하는 기술적 과제2. Technical problem that the invention tries to solve
낮은 게이트 전압에서도 기준 셀에 흐르는 전류가 일정하게 유지되도록 하여 안정된 프로그램 확인 동작을 수행할 수 있도록 함.Even at low gate voltage, the current flowing through the reference cell is kept constant, allowing stable program check operation.
3.발명의 해결방법의 요지3. Summary of the solution of the invention
플래쉬 이이피롬 셀의 프로그램 및 소거 상태를 확인하기 위한 기준 셀을 메인 메모리 셀과 일정한 전류를 유지시키는 디플리션 트랜지스터와 병렬로 연결함.A reference cell for checking the program and erase states of a flash Ipyrom cell is connected in parallel with a main memory cell and a depletion transistor that maintains a constant current.
4.발명의 중요한 용도4. Important uses of the invention
스플리트 게이트 플래쉬 메모리셀에 저장된 데이터 정보를 센싱하도록 하는 기술에 적용됨.Applied to a technology for sensing data information stored in a split gate flash memory cell.
Description
본 발명은 센스앰프(Sense AMP) 회로에 관한 것으로, 특히 플래쉬 이이피롬 셀(Flash EEPROM Cell)의 프로그램(Program) 및 소거(Erase) 상태를 확인(Verify)하기 위한 기준 셀(Reference cell)을 메인 메모리 셀(Main memory cell)과 일정한 전류를 유지시키는 디플리션 트랜지스터와 병렬로 연결 함으로써, 낮은 게이트 전압에서도 기준 셀에 흐르는 전류가 일정하게 유지되도록 하여 안정된 프로그램 확인 동작을 수행할 수 있고, 콘덕턴스의 변화에 따른 전류 레벨의 변화폭을 감소시켜 센싱 마진을 확보할 수 있는 센스앰프 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sense AMP circuit, and more particularly to a reference cell for verifying program and erase states of a flash EEPROM cell. By connecting in parallel with the depletion transistor which maintains a constant current with the main memory cell, the current flowing in the reference cell is kept constant even at a low gate voltage, thereby performing stable program check operation and conductance. The present invention relates to a sense amplifier circuit capable of securing a sensing margin by reducing a change in the current level according to the change of.
일반적으로, 종래에는 스택 게이트 플래쉬 이이피롬 셀의 프로그램과 소거상태를 확인하기 위해 사용하는 기준 메모리 셀의 경우, 한가지 셀을 일정한 상태로 트리밍(Trimming: 특정한 전압 조건에서 일정한 전류가 흐르게 하는 기능)하여 기준 메모리 셀의 콘트롤 게이트 전압과 센스앰프의 부하 비율(Load ratio)을 변화시켜 프로그램과 소거 확인 동작을 수행하게 된다.In general, in the case of a reference memory cell that is conventionally used to check a program and erase state of a stack gate flash EPIROM cell, one cell is trimmed to a constant state (a function of causing a constant current to flow under a specific voltage condition). Program and erase check operations are performed by changing the control gate voltage of the reference memory cell and the load ratio of the sense amplifier.
도 1은 종래의 센스앰프 회로도로서, 전원단자(Vcc) 및 접지단자(Vss)간에 제 1 저항(R1) 및 메인 메모리 셀(M1)이 직렬로 접속된다. 상기 메인 메모리 셀(M1)의 입력으로는 메인 메모리 셀(M1)을 구동하기 위한 메인 콘트롤 게이트 전압(Vcg-main)이 공급된다. 또한, 상기 전원단자(Vcc) 및 접지단자(Vss)간에 제 2 저항(R2) 및 기준 메모리 셀(M2)이 직렬로 접속된다. 상기 기준 메모리 셀(M2)의 입력으로는 기준 메모리 셀(M2)을 구동하기 위한 기준 콘트롤 게이트 전압(Vcg-ref)이 공급된다. 또한, 상기 메인 메모리 셀(M1)의 테이타가 출력되는 제 1 노드(K1)의 전압 및 상기 기준 메모리 셀(M2)의 테이타가 출력되는 제 2 노드(K2)의 전압은 각각 센스앰프(1)를 통해 센싱되어 출력단자(Dout)로 출력되게 된다.1 is a conventional sense amplifier circuit diagram in which a first resistor R1 and a main memory cell M1 are connected in series between a power supply terminal Vcc and a ground terminal Vss. The main control gate voltage Vcg-main for driving the main memory cell M1 is supplied to the main memory cell M1. In addition, a second resistor R2 and a reference memory cell M2 are connected in series between the power supply terminal Vcc and the ground terminal Vss. The reference control gate voltage Vcg-ref for driving the reference memory cell M2 is supplied to the reference memory cell M2. In addition, the voltage of the first node K1 to which the data of the main memory cell M1 is output and the voltage of the second node K2 to which the data of the reference memory cell M2 is output are respectively sense amplifiers 1. The sensing is output through the output terminal (Dout).
상술한 바와 같은 종래의 센스앰프 회로는 제 1 저항(R1)과 제 2 저항(R2)의 비율에 따라 프로그램 및 소거 확인 동작의 부하 비율이 결정된다. 이는 상기 제 1 노드(K1)의 전압 및 상기 제 2 노드(K2)의 전압이 전원단자(Vcc)로부터 공급되는 전원전압으로부터 얼마나 낮은 전압으로 떨어지는가를 결정하는 전류의 드롭(Ir drop) 상태를 결정하게 된다.In the conventional sense amplifier circuit as described above, the load ratio of the program and erase check operations is determined according to the ratio of the first resistor R1 and the second resistor R2. This determines an Ir drop state that determines how low the voltage of the first node K1 and the voltage of the second node K2 fall from the power supply voltage supplied from the power supply terminal Vcc. Done.
예를 들어, 부하 비율이 R1:R2 = N:1 이라면, 상기 제 1 노드(K1)의 전압(Vsense)은 Vsense = Vcc-IM1R1(IM1: 메인 셀에 흐르는 전류)으로 된다.For example, when the load ratio is R1: R2 = N: 1, the voltage Vsense of the first node K1 becomes Vsense = Vcc-I M1 R1 (I M1 : current flowing through the main cell).
상기 제 2 노드(K2)의 전압(Vref)은 Vref = Vcc-IM2R2(IM2: 기준 셀에 흐르는 전류)으로 된다.The voltage Vref of the second node K2 becomes Vref = Vcc-I M2 R2 (I M2 : current flowing in the reference cell).
그러므로, Vsense = Vref, IM1R1 = IM2R2, IM1 = IM2/NTherefore, Vsense = Vref, I M1 R1 = I M2 R2, I M1 = I M2 / N
즉, 센싱 조건에서 IM1이 IM2의 1/부하 비율로 될 때 확인 동작의 패스(Pass) 기준이 된다. 따라서, IM2의 변동(Variation)이 심하면 확인 동작시 패스 기준의 변동폭이 크게 된다. 이는 IM2의 절대값이 작을수록 IM2R2 값이 작아져 센싱 전압의 마진(Margin)을 작게하는 단점이 있다.That is, when I M1 becomes 1 / load ratio of I M2 under the sensing condition, it becomes a pass reference of the confirming operation. Therefore, if the variation of I M2 is severe, the variation of the pass reference during the confirmation operation is large. This has the disadvantage that the smaller the absolute value of I M2, the smaller the value of I M2 R2 and the smaller the margin of the sensing voltage.
또한, 소거 확인 동작의 경우는 콘트롤 게이트에 높은 전압을 인가하여 측정하므로, 공정 변수에 따른 변화가 적고, 부하 비율도 1:1 비율을 사용함으로 크게 변화가 없다. 그러나, 프로그램 확인의 경우는 낮은 게이트 전압을 사용함으로 공정 변화에 따른 IM2의 값 차이가 심하게 된다.In addition, in the case of the erasure check operation, since a high voltage is applied to the control gate, the change is small according to the process variable, and the load ratio is 1: 1. However, in the case of a program check, a low gate voltage is used, and thus a difference in the value of I M2 due to the process change is severe.
도 2(a)는 메인 및 기준 메모리 셀로 흐르는 전압-전류 특성도서, 메모리 셀의 채널 길이(Length)나 폭(Width)에 따라 콘덕턴스(Gm)의 차이가나서 기울기가 다른 전압-전류 특성을 보여주고 있다.FIG. 2 (a) is a voltage-current characteristic diagram flowing to the main and reference memory cells, and shows a voltage-current characteristic having a different slope due to a difference in conductance Gm according to a channel length or width of the memory cell. Is showing.
도 2(b)는 낮은 콘트롤 게이트 전압(Vcg)에서의 전압-전류 특성도를 확대하여 나태낸 그래프이다. 메인 및 기준 메모리 셀로 흐르는 전압-전류 특성 곡선(A 및 B)은 각각 콘트롤 게이트 전압(Vcg)이 5V 일 때 80㎂의 전류가 흐르도록 트리밍(Trimming)된 상태이다. 또한, 프로그램 확인 조건으로 콘트롤 게이트 전압이 3V의 전압이라고 가정하면, IM2의 전류는 10㎂의 전류 차이가난다. 이와 같이 IM2의 전류가 차이나면, 프로그램 확인의 기준 자체가 변하게 딘다. IM2의 전류가 일정한 전류 이하로 될 경우, 전원단자(Vcc)로부터 공급되는 전원전압으로부터 얼마나 낮은 전압으로 떨어지는가를 결정하는 전류의 드롭(Ir drop) 상태가 작아져 센싱할 수 있는 전압 마진(Voltage margin)의 여유 폭이 없게 된다. 이러한 IM2의 전류 민감성은 한 종류의 기준 셀로 두가지 상태의 확인 동작을 어렵게 하는 요인으로 작용하고 있다.FIG. 2B is an enlarged graph of voltage-current characteristics at a low control gate voltage Vcg. The voltage-current characteristic curves A and B flowing to the main and reference memory cells are trimmed to allow 80 mA of current to flow when the control gate voltage Vcg is 5V, respectively. In addition, assuming that the control gate voltage is a voltage of 3V as a program check condition, the current of I M2 is a current difference of 10 mA. In this way, if the current of I M2 is different, the standard of the program check itself changes. When the current of I M2 falls below a certain current, the voltage drop (Ir drop) of the current, which determines how low the voltage falls from the power supply voltage supplied from the power supply terminal (Vcc) becomes small, and the voltage margin can be sensed. There is no margin of margin. The current sensitivity of I M2 is a factor that makes it difficult to verify two states with one type of reference cell.
따라서, 본 발명은 플래쉬 이이피롬 셀의 프로그램 및 소거 상태를 확인하기 위한 기준 셀을 메인 메모리 셀과 일정한 전류를 유지시키는 디플리션 트랜지스터와 병렬로 연결 함으로써, 상기한 단점을 해소할 수 있는 센스앰프 회로를 제공하는 데 그 목적이 있다.Accordingly, the present invention solves the above-mentioned drawback by connecting the reference cell for checking the program and erase states of the flash EPIROM cell in parallel with the depletion transistor for maintaining a constant current with the main memory cell. The purpose is to provide a circuit.
상술한 목적을 달성하기 위한 본 발명에 따른 센스앰프 회로는 전원단자 및 접지단자간에 직렬로 접속되는 제 1 저항 및 메인 메모리 셀과, 상기 전원단자 및 접지단자간에 직렬로 접속되는 제 2 저항 및 기준 메모리 셀과, 상기 메인 메모리 셀의 테이타가 출력되는 제 1 노드의 전압 및 상기 기준 메모리 셀의 테이타가 출력되는 제 2 노드의 전압에 따라 출력단자로 센싱된 전압을 출력하기 위한 센스 앰프와, 상기 기준 메모리 셀의 테이타가 출력되는 상기 제 2 노드 및 상기 접지단자간에는 접속되는 디플리션 트랜지스터를 포함하여 구성된 것을 특징으로 한다.According to an embodiment of the present invention, a sense amplifier circuit includes a first resistor and a main memory cell connected in series between a power supply terminal and a ground terminal, and a second resistor and reference connected in series between the power supply terminal and a ground terminal. A sense amplifier for outputting a voltage sensed at an output terminal according to a memory cell, a voltage of a first node to which the data of the main memory cell is output, and a voltage of a second node to which the data of the reference memory cell is output; And a depletion transistor connected between the second node to which the data of the reference memory cell is output and the ground terminal.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
도 3은 본 발명에 따른 센스앰프 회로도로서, 전원단자(Vcc) 및 접지단자(Vss)간에 제 1 저항(R11) 및 메인 메모리 셀(M11)이 직렬로 접속된다. 상기 메인 메모리 셀(M11)의 입력으로는 메인 메모리 셀(M11)을 구동하기 위한 메인 콘트롤 게이트 전압(Vcg-main)이 공급된다. 또한, 상기 전원단자(Vcc) 및 접지단자(Vss)간에 제 2 저항(R12) 및 기준 메모리 셀(M12)이 직렬로 접속된다. 상기 기준 메모리 셀(M12)의 입력으로는 기준 메모리 셀(M12)을 구동하기 위한 기준 콘트롤 게이트 전압(Vcg-ref)이 공급된다. 또한, 상기 메인 메모리 셀(M11)의 테이타가 출력되는 제 1 노드(K11)의 전압 및 상기 기준 메모리 셀(M12)의 테이타가 출력되는 제 2 노드(K2)의 전압은 각각 센스앰프(11)를 통해 센싱되어 출력단자(Dout)로 출력되게 된다. 한편, 상기 기준 메모리 셀(M2)의 테이타가 출력되는 제 2 노드(K2) 및 접지단자(Vss)간에는 콘트롤 전압(Vdep)을 입력으로 하는 디플리션 트랜지스터(N1)가 접속된다.3 is a sense amplifier circuit diagram according to the present invention, in which a first resistor R11 and a main memory cell M11 are connected in series between a power supply terminal Vcc and a ground terminal Vss. The main control gate voltage Vcg-main for driving the main memory cell M11 is supplied to the main memory cell M11. In addition, a second resistor R12 and a reference memory cell M12 are connected in series between the power supply terminal Vcc and the ground terminal Vss. The reference control gate voltage Vcg-ref for driving the reference memory cell M12 is supplied to the reference memory cell M12. In addition, the voltage of the first node K11 to which the data of the main memory cell M11 is output and the voltage of the second node K2 to which the data of the reference memory cell M12 is output are respectively sense amplifiers 11. The sensing is output through the output terminal (Dout). On the other hand, the depletion transistor N1 having the control voltage Vdep as an input is connected between the second node K2 and the ground terminal Vss from which the data of the reference memory cell M2 is output.
상기 디플리션 트랜지스터(N1)의 입력단자로 입력되는 콘트롤 전압(Vdep)은 항상 0V로 고정되어 있으며, 이때, 흐르는 전류는 상기 디플리션 트랜지스터(N1)의 채널 농도에만 비례하게 된다. 사익 채널 농도를 경정하는 주입 양(Implant dose)은 N-접합을 형성할 정도로 크므로 공정 변화에 따라 거의 변화가 없게 된다.The control voltage Vdep input to the input terminal of the depletion transistor N1 is always fixed at 0 V. At this time, the flowing current is proportional to only the channel concentration of the depletion transistor N1. The implant dose for determining the immature channel concentration is large enough to form an N-junction so that there is little change with process changes.
따라서, 항상 일정한 전류가 상기 디플리션 트랜지스터(N1)를 통해 흐르게 된다. 이때, 상기 기준 메모리 셀(M12)을 일정한 기준으로 트리밍(Trimming) 할 경우, 도 4에 도시된 바와 같이 낮은 콘트롤 게이트 전압에서 일정한 전류가 흐르는 구간(C)이 존재하게 된다. 이러한 낮은 콘트롤 게이트 전압의 구간에서는 상기 기준 메모리 셀(M12)의 콘트롤 게이트로 공급하는 기준 콘트롤 게이트 전압(Vcg-ref)에 관계 없이 일정한 전류가 흐르게 된다. 이때, 일정하게 흐르는 전류의 양을 상기 디플리션 트랜지스터(N1)의 채널 농도나 채널 길이 또는 폭을 조절하여 프로그램 확인 동작의 최적 조건을 맞추면 프로그램 확인 동잘을 안정적으로 할 수 있게 된다.Therefore, a constant current always flows through the depletion transistor N1. In this case, when trimming the reference memory cell M12 based on a predetermined reference, there is a section C through which a constant current flows at a low control gate voltage as shown in FIG. 4. In the low control gate voltage section, a constant current flows regardless of the reference control gate voltage Vcg-ref supplied to the control gate of the reference memory cell M12. At this time, by adjusting the channel concentration, the channel length, or the width of the depletion transistor N1 to a constant amount of current, the program confirmation operation can be stable.
도 4는 도 3을 설명하기 위해 도시한 메인 및 기준 메모리 셀의 전압-전류 특성도로서, 도 3의 기준 메모리 셀을 가질 경우, 5V의 전압에서 80㎂의 전류가 흐르도록 트리밍(Trimming)된 상태이다. 이는 한 예로서, 기준 콘트롤 게이트 전압(Vcg-ref)이 0V에서 2V로 변화되는 구간(C)에서는 10㎂의 전류가 흐르게 된다. 상술한 바와 같이 기준 셀로 흐르는 전류값은 얼마든지 조정이 가능하며, 상기 10㎂의 전류가 프로그램 확인 동작에 적당한 전류라면 상기 기준 콘트롤 게이트 전압(Vcg-ref)을 0V에서 2V의 전압으로 안정되게 센싱할 수 있게 된다.FIG. 4 is a voltage-current characteristic diagram of the main and reference memory cells illustrated for describing FIG. 3. When the reference memory cell of FIG. 3 has the reference memory cell, FIG. 4 is trimmed to allow a current of 80 mA to flow at a voltage of 5 V. FIG. It is a state. As an example, 10 mA current flows in the section C in which the reference control gate voltage Vcg-ref is changed from 0V to 2V. As described above, the current value flowing to the reference cell can be adjusted as much as possible, and if the current of 10 mA is suitable for the program check operation, the reference control gate voltage Vcg-ref is stably sensed from 0V to 2V. You can do it.
상술한 바와 같이 본 발명은 기준 메모리 셀(M12)과 디플리션 트랜지스터(N1)를 병렬로 접속하고, 소거 확인 동작시에는 상기 디플리션 트랜지스터(N1)의 전류를 차단하며, 프로그램 확인 동작시에는 상기 디플리션 트랜지스터(N1)를 통해 흐르는 전류를 이용하여 프로그램 확인 동작을 수행하게 된다. 또한, 상기 디플리션 트랜지스터(N1)를 대신해 일정한 전류를 흐를 수 있도록 하는 저항등이 사용될 수 있다.As described above, the present invention connects the reference memory cell M12 and the depletion transistor N1 in parallel, cuts off the current of the depletion transistor N1 during the erase check operation, and during the program check operation. The program check operation is performed by using the current flowing through the depletion transistor N1. In addition, a resistor or the like that allows a constant current to flow in place of the depletion transistor N1 may be used.
상술한 바와 같이 본 발명에 의하면 플래쉬 이이피롬 셀의 프로그램 및 소거 상태를 확인하기 위한 기준 셀을 메인 메모리 셀과 일정한 전류를 유지시키는 디플리션 트랜지스터와 병렬로 연결 함으로써, 낮은 게이트 전압에서도 기준 셀에 흐르는 전류가 일정하게 유지되도록 하여 안정된 프로그램 확인 동작을 수행할 수 있고, 콘덕턴스의 변화에 따른 전류 레벨의 변화폭을 감소시켜 센싱 마진을 확보할 수 있는 탁월한 효과가 있다.As described above, according to the present invention, the reference cell for checking the program and erase states of the flash EPIROM cell is connected in parallel with the main memory cell and the depletion transistor for maintaining a constant current, thereby providing a reference cell even at a low gate voltage. It is possible to perform a stable program check operation by maintaining a constant current flowing, and has an excellent effect of securing the sensing margin by reducing the change in the current level according to the change in conductance.
도 1은 종래의 센스앰프 회로도.1 is a conventional sense amplifier circuit diagram.
도 2(a) 및 2(b)는 도 1을 설명하기 위해 도시한 메인 및 기준 메모리 셀의 전압-전류 특성도.2 (a) and 2 (b) are voltage-current characteristic diagrams of main and reference memory cells shown for explaining FIG.
도 3은 본 발명에 따른 센스앰프 회로도.3 is a sense amplifier circuit diagram according to the present invention.
도 4는 도 3을 설명하기 위해 도시한 메인 및 기준 메모리 셀의 전압-전류 특성도.4 is a voltage-current characteristic diagram of the main and reference memory cells shown for explaining FIG.
<도면의 주요 부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
1, 11: 센스앰프 M1, M11: 메인 메모리 셀1, 11: sense amplifiers M1, M11: main memory cell
M2, M12: 기준 메모리 셀 N1: 디플리션 트랜지스터M2, M12: reference memory cell N1: depletion transistor
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0765589A (en) * | 1993-08-27 | 1995-03-10 | Toshiba Corp | Nonvolatile semiconductor memory device |
| KR960026883A (en) * | 1994-12-01 | 1996-07-22 | 문정환 | Reference Cell Structure of Semiconductor Devices |
| JPH10163475A (en) * | 1996-11-29 | 1998-06-19 | Sanyo Electric Co Ltd | Semiconductor device |
| KR19980068483A (en) * | 1997-02-20 | 1998-10-26 | 김광호 | Nonvolatile semiconductor memory device with folded bit line sensing structure |
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- 1998-10-27 KR KR10-1998-0045202A patent/KR100501583B1/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0765589A (en) * | 1993-08-27 | 1995-03-10 | Toshiba Corp | Nonvolatile semiconductor memory device |
| KR960026883A (en) * | 1994-12-01 | 1996-07-22 | 문정환 | Reference Cell Structure of Semiconductor Devices |
| JPH10163475A (en) * | 1996-11-29 | 1998-06-19 | Sanyo Electric Co Ltd | Semiconductor device |
| KR19980068483A (en) * | 1997-02-20 | 1998-10-26 | 김광호 | Nonvolatile semiconductor memory device with folded bit line sensing structure |
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