[go: up one dir, main page]

KR100501094B1 - 전자부품및반도체장치,및이들의제조방법 - Google Patents

전자부품및반도체장치,및이들의제조방법 Download PDF

Info

Publication number
KR100501094B1
KR100501094B1 KR10-1998-0705996A KR19980705996A KR100501094B1 KR 100501094 B1 KR100501094 B1 KR 100501094B1 KR 19980705996 A KR19980705996 A KR 19980705996A KR 100501094 B1 KR100501094 B1 KR 100501094B1
Authority
KR
South Korea
Prior art keywords
electrode
layer
forming
stress relaxation
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR10-1998-0705996A
Other languages
English (en)
Other versions
KR19990082267A (ko
Inventor
노부아키 하시모토
Original Assignee
세이코 엡슨 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 엡슨 가부시키가이샤 filed Critical 세이코 엡슨 가부시키가이샤
Priority to KR10-1998-0705996A priority Critical patent/KR100501094B1/ko
Publication of KR19990082267A publication Critical patent/KR19990082267A/ko
Application granted granted Critical
Publication of KR100501094B1 publication Critical patent/KR100501094B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/1191—Forming a passivation layer after forming the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

패키지 사이즈가 칩 사이즈에 가깝고 응력 흡수층을 가지며, 패터닝된 플렉시블 기판을 생략할 수 있고, 또한, 복수의 부품을 동시에 제조할 수 있는 반도체 장치이다. 웨이퍼(10)에 전극(12)을 형성하는 공정과, 전극(12)을 피하여 웨이퍼(10)에 응력 완화층으로서의 수지층(14)을 형성하는 공정과, 전극(12)으로부터 수지층(14) 위에 걸쳐 배선으로서의 크롬층(16)을 형성하는 공정과, 수지층(14)의 위쪽으로 크롬층(16)에 외부 전극으로서의 땜납 볼을 형성하는 공정과, 웨이퍼(10)를 개개의 반도체 칩으로 절단하는 공정을 가지며, 크롬층(16) 및 땜납 볼의 형성 공정에는, 웨이퍼 프로세스에 있어서의 금속박막 형성 기술이 적용된다.

Description

전자 부품 및 반도체 장치, 및 이들의 제조 방법
본 발명은 전자 부품 및 반도체 장치, 및 이들의 제조 방법에 관한 것이다.
반도체 장치의 고밀도 실장을 추구하면, 베어 칩 실장이 이상적이다. 그러나, 베어 칩은, 품질의 보증 및 취급이 어렵다. 그래서, 칩 사이즈에 가까운 패키지의 CSP(chip sca1e package)가 개발되어 있다.
각종 형태로써 개발되어 있는 CSP 형의 반도체 장치 중에서, 1개의 형태로서, 반도체 칩의 능동 면 측으로 패터닝된 플렉시블 기판이 설치되어 있고, 이 플렉시블 기판에 복수의 외부 전극이 형성되어 있는 것이 있다. 또한, 반도체 칩의 능동 면과 플렉시블 기판과의 사이에 수지를 주입하여, 열 스트레스의 흡수를 꾀하는 것도 알려지고 있다. 또, 특개평 7-297236호 공보에는 플렉시블 기판으로서 필름 캐리어 테이프를 사용하는 것이 기재되어 있다.
이들의 반도체 장치의 제조 방법에서는, 웨이퍼로부터 반도체 칩을 절단하여, 개개의 반도체 칩을 플렉시블 기판에 실장하고 있다. 따라서, 패터닝된 플렉시블 기판이 필요한 데다, 반도체 칩을 개별로 플렉시블 기판에 실장하는 공정이 필요하기 때문에, 예를 들면 각 공정에서 사용하는 장치도 전용 장치를 사용하지 않으면 안되며, 비용도 비싸다.
또한, CSP 형의 패키지를 적용한 반도체 장치는, 면 실장형의 것이며, 회로 기판에 실장하기 위한 복수의 범프를 갖는다. 또한, 이 범프가 형성되는 면에는 감광성 수지 등이 설치되어 보호하는 것이 바람직하다.
그러나, 감광성 수지는 전기적으로 절연성을 가지며, 범프 위에 부착한 상태에서는 실장할 수 없기 때문에, 범프 위에서 감광성 수지를 제거할 필요가 있다. 여기서, 감광성 수지의 일부를 제거하기 위해서는, 리소그래피의 적용이 필요하게 되고, 공정이 증가한다는 문제가 있다.
이와 같이, 종래의 반도체 장치는 제조에서 실장까지의 공정으로 효율에 뒤떨어지는 점이 있다.
본 발명은 상술한 바와 같은 과제를 해결하는 것이며, 그 목적은 제조에서 실장까지의 공정을 효율적으로 행할 수 있는 전자 부품 및 반도체 장치, 및 이들의 제조 방법을 제공하는 데에 있다.
도 1a 내지 도 1e는 제1 실시예에 관한 반도체 장치의 제조 방법을 설명하는 도면.
도 2a 내지 도 2e는 제1 실시예에 관한 반도체 장치의 제조 방법을 설명하는 도면.
도 3a 내지 도 3d는 제1 실시예에 관한 반도체 장치의 제조 방법을 설명하는 도면.
도 4a 내지 도 4c는 제1 실시예에 관한 반도체 장치의 제조 방법을 설명하는 도면.
도 5는 제1 실시예에 관한 반도체 장치를 나타내는 평면도.
도 6a 내지 도 6c는 제2 실시예에 관한 반도체 장치의 제조 방법을 설명하는 도면.
도 7a 내지 도 7c는 제2 실시예에 관한 반도체 장치의 제조 방법을 설명하는 도면.
도 8a 내지 도 8d는 제3 실시예에 관한 반도체 장치의 제조 방법을 설명하는 도면.
도 9a 내지 도 9d는 제3 실시예에 관한 반도체 장치의 제조 방법을 설명하는 도면.
도 10은 제4 실시예에 관한 반도체 장치의 제조 방법을 설명하는 도면.
도 11a 내지 도 11c는 제5 실시예에 관한 반도체 장치의 제조 방법을 설명하는 도면.
도 12a 내지 도 12c는 제5 실시예에 관한 반도체 장치의 제조 방법을 설명하는 도면.
도 13a 내지 도 13d는 제6 실시예에 관한 반도체 장치의 제조 방법을 설명하는 도면.
도 14a 내지 도 14e는 제7 실시예에 관한 반도체 장치의 제조 방법을 설명하는 도면.
도 15a 내지 도 15e는 제7 실시예에 관한 반도체 장치의 제조 방법을 설명하는 도면.
도 16a 내지 도 16d는 제7 실시예에 관한 반도체 장치의 제조 방법을 설명하는 도면.
도 17a 내지 도 17c는 제7 실시예에 관한 반도체 장치의 제조 방법을 설명하는 도면.
도 18은 제7 실시예에 관한 반도체 장치를 도시하는 평면도.
도 19a 및 도 19b는 제8 실시예에 관한 반도체 장치의 실장 방법을 설명하는 도면.
도 20은 면 실장용의 전자 부품에 본 발명을 적용한 예를 도시하는 도면.
도 21은 면 실장용의 전자 부품에 본 발명을 적용한 예를 도시하는 도면.
도 22는 본 발명을 적용한 반도체 장치에 보호층을 형성한 예를 도시하는 도면.
도 23은 본 발명을 적용한 반도체 장치에 방열기를 부착한 예를 도시하는 도면.
도 24는 본 발명에 관한 방법을 적용하여 제조된 전자 부품을 실장한 회로 기판을 도시하는 도면.
도 25는 본 발명에 관한 방법을 적용하여 제조된 전자 부품을 실장한 회로 기판을 구비하는 전자기기를 도시하는 도면.
본 발명에 관한 반도체 장치의 제조 방법은, 전극의 형성된 웨이퍼를 준비하는 공정과,
상기 전극의 적어도 일부를 노출시킨 상태가 되도록 상기 웨이퍼에 응력 완화층을 설치하는 공정과,
상기 전극으로부터 상기 응력 완화층 위에 걸쳐서 배선을 형성하는 공정과,
상기 응력 완화층의 위쪽으로 상기 배선에 접속되는 외부 전극을 형성하는 공정과,
상기 웨이퍼를 개개의 한 조각으로 절단하는 공정을 갖는다.
본 발명에 의하면, 웨이퍼 위에 응력 완화층을 형성하고, 또 그 위에 배선 및 외부 전극을 적층 형성하는 것으로, 웨이퍼의 상태에서 반도체 패키지 형태까지 제조할 수 있기 때문에, 외부 전극을 미리 설치하여 패터닝된 필름 등의 기판이 불필요하게 된다.
여기서, 응력 완화층은 머더보드(실장기판)와 반도체 칩과의 사이의 변형에 의해 생기는 스트레스를 완화하는 층을 가리킨다. 예를 들면, 이 스트레스는 반도체 장치가 실장기판에 실장될 때 및 그 후에 이러한 열에 의해 발생한다. 응력 완화층에는 가요성을 갖는 재료나 겔형상의 재료가 선정된다.
또한, 전극과 외부 전극을 접속하는 배선은 설계에 따라서 자유롭게 형성할 수 있으므로, 전극의 배치에 관계없이 외부 전극의 배치를 결정할 수 있다. 따라서, 웨이퍼에 형성하는 소자의 회로 설계를 변경하지 않아도, 외부 전극의 위치가 다른 여러가지의 반도체 장치를 간단하게 제조할 수 있다.
또한, 본 발명에 의하면 웨이퍼에 응력 완화층, 배선 및 외부 전극을 형성하고 나서, 웨이퍼가 절단되어 개개의 반도체 장치가 얻어진다. 따라서, 많은 반도체 장치에 대한 응력 완화층, 배선 및 외부 전극의 형성을 동시에 행할 수 있기 때문에, 양산성을 고려하면 바람직하다.
상기 응력 완화층으로서, 예를 들면, 영률이 1× 1010Pa 이하의 수지가 사용된다.
상기 응력 완화층을 설치하는 공정에서는, 상기 전극을 포함하도록 상기 웨이퍼에 감광성 수지를 도포하고, 상기 감광성 수지의 상기 전극에 대응하는 영역을 제거함으로써 상기 응력 완화층을 설치하여도 좋다.
상기 응력 완화층은 상기 응력 완화층을 구성하는 수지를 인쇄하는 것으로 설치되어도 좋다.
상기 감광성 수지는 폴리이미드계, 실리콘계, 엑폭시계중 어느 하나를 사용하는 것을 특징으로 하여도 좋다.
상기 응력 완화층은 상기 전극에 대응하는 구멍이 형성된 플레이트를, 상기 웨이퍼에 접착하여 설치되고,
상기 플레이트는 상기 반도체 칩과 상기 반도체 칩이 실장되는 기판과의 사이의 열팽창 계수를 갖아도 좋다.
이것에 의하면, 플레이트의 열팽창 계수가, 반도체 칩의 열팽창 계수와 기판의 열팽창 계수와의 사이의 값으로 되어 있기 때문에, 열팽창 계수의 차에 의해서 응력을 완화할 수 있다. 또한, 여기에서 사용되는 플레이트는 그저 구멍이 형성되어 있는 것만으로 패터닝된 기판보다도 형성이 용이하다.
상기 응력 완화층은 플레이트 형상의 수지로 이루어지고, 상기 플레이트 형상의 수지를 상기 웨이퍼에 접착하여 설치되어도 좋다.
이것에 의하면, 패터닝된 기판과 다르며, 용이하게 소정의 형상으로 형성할 수 있다.
상기 웨이퍼를 준비하는 공정에서 사용되는 웨이퍼는, 상기 전극 및 상기 절단하는 공정에서 절단되는 영역을 제외하는 영역에 절연막이 형성되어도 좋다.
상기 배선을 형성하는 공정 전에, 상기 응력 완화층의 표면을 거칠게 하는 공정을 갖아도 좋다.
상기 외부 전극을 형성하는 공정 후에, 또한 상기 절단하는 공정 전에 있어서,
상기 외부 전극의 형성 면에 상기 외부 전극이 포함될 때까지 감광성 수지를 도포하여 성막하는 공정과,
상기 감광성 수지에 대하여 상기 외부 전극이 노출할 때까지 등방성의 에칭을 행하는 공정을 갖아도 좋다.
상기 외부 전극을 형성하는 공정 후에, 또한 상기 절단하는 공정 전에 있어서,
상기 외부 전극의 형성 면에 상기 외부 전극이 포함될 때까지 유기 막을 도포하여 성막하는 공정을 가져도 좋다.
상기 유기 막에는, 가열되면 화학반응에 의해 잔사가 열가소성 고분자 수지로 변화하는 플럭스가 사용되어도 된다.
상기 배선은 상기 응력 완화층 위에 있어서 굴곡하여도 된다.
상기 배선과 상기 전극과의 접속부에 있어서, 상기 배선 폭은 상기 전극 폭보다 커도 좋다.
본 발명에서는, 상기 응력 완화층을 형성하며, 또한, 상기 응력 완화층 위에 상기 배선을 형성하고 나서, 상기 배선 위에 무전해도금으로 땜납부를 형성하고, 상기 땜납부를 상기 외부 전극에 성형 가공하여도 좋다.
본 발명에서는, 상기 응력 완화층을 형성하며, 상기 응력 완화층 위에 전도층을 형성하는 공정과,
상기 전도층 위에 전기도금으로 땜납부를 형성하는 공정과,
상기 전도층을 상기 배선에 가공하는 공정과,
상기 땜납부를 상기 외부 전극에 성형 가공하는 공정을 포함하여도 좋다.
본 발명에서는 상기 외부 전극을 피하는 영역에 있어서, 상기 배선 위에 보호막을 형성하는 공정을 포함하여도 좋다.
상기 땜납부는 상기 배선 위에 먼저 형성된 받침대 위에 형성되어도 좋다.
상기 땜납부는 도금 처리에 의한 땜납막 위에 형성되어도 좋다.
본 발명에서는, 상기 배선을 형성하는 공정 후에 있어서, 상기 배선 위에 보호막을 형성하는 공정과,
상기 외부 전극을 형성하는 공정 전에 있어서, 상기 보호막의 상기 외부 전극에 대응하는 적어도 일부의 영역에 개구부를 형성하는 공정을 또한 가지며,
상기 외부 전극을 형성하는 공정에서는, 상기 개구부에 땜납 크림을 인쇄하며 또한 웨트 백시킴으로써 상기 외부 전극을 형성하여도 좋다.
본 발명에서는, 상기 배선을 형성하는 공정 후에 있어서, 상기 배선 위에 보호막을 형성하는 공정과,
상기 외부 전극을 형성하는 공정 전에 있어서, 상기 보호막의 상기 외부 전극에 대응하는 적어도 일부의 영역에 개구부를 형성하는 공정을 또한 가지며,
상기 외부 전극을 형성하는 공정에서는, 상기 개구부 내에 플럭스를 도포한 후에 상기 각각의 개구부에 한 조각의 땜납을 탑재시킴으로써 상기 외부 전극을 형성하여도 좋다.
상기 보호막은 감광성 수지로 이루어지고, 상기 개구부는 노광 및 현상 처리의 공정을 포함하여 형성되어도 좋다.
본 발명에서는, 상기 웨이퍼를 개개의 한 조각으로 절단하기 전에, 상기 웨이퍼의 상기 전극을 갖는 면과는 반대측 면에 보호 부재를 설치하는 공정을 포함하여도 좋다.
이렇게 하는 것으로, 반도체 장치의 이면측이 보호막으로 덮여지기 때문에, 상처가 나는 것을 방지할 수 있다.
본 발명에 관한 반도체 장치의 제조 방법은, 웨이퍼의 한 쪽 면에 복수의 범프를 형성하는 공정과,
상기 면에 있어서, 상기 범프가 포함될 때까지 수지를 도포하는 공정과,
상기 수지의 표면에 대하여 등방성의 드라이 에칭을 행하는 공정과,
상기 웨이퍼를 개개의 한 조각으로 절단하는 공정을 포함하며,
상기 드라이 에칭의 공정은 상기 범프가 노출하여 상기 면이 노출하기 전에 종료한다.
본 발명에 의하면, 웨이퍼의 한 쪽 면에 수지가 도포된다. 이 수지는, 범프 위에서 도포되지만, 면에서 범프가 돌출하고 있기 때문에, 범프 위는 다른 부분보다도 수지가 얇게 도포된다.
그래서, 수지의 표면에 대하여 등방성의 드라이 에칭을 행하면, 모든 영역에 있어서 수지는 균등하게 삭제되기 때문에, 두께가 얇은 범프가 먼저 노출한다. 이때에는, 아직 웨이퍼의 면은 노출하지 않기 때문에, 여기서 드라이 에칭을 종료한다. 이렇게 해서, 범프가 노출하고, 범프 이외의 영역을 수지가 덮어 보호하는 웨이퍼를 얻을 수 있다.
그리고, 그 후, 웨이퍼를 개개의 한 조각으로 절단하여 반도체 장치를 얻을 수 있다.
본 발명에 관한 전자 부품의 제조 방법은, 기판 형상으로 복수의 전자 소자를 일체적으로 형성하는 공정과,
상기 기판 형상의 전자 소자의 적어도 외부 전극의 형성되는 영역에 응력 완화층을 설치하는 공정과,
상기 응력 완화층 위에 상기 외부 전극을 형성하는 공정과,
상기 기판 형상의 전자 소자를 개개의 한 조각으로 절단하는 공정을 갖는다.
본 발명에 의하면, 응력 흡수층을 갖기 때문에, 전자 부품과 실장 기판과의 열팽창 차에 의한 응력을 흡수할 수 있다. 전자 부품으로서, 저항기, 콘덴서, 코일, 발진기, 필터, 온도 센서, 서미스터, 배리스터, 볼륨, 퓨즈 또는 반도체 장치 등을 들 수 있다.
본 발명에 관한 전자 부품의 제조 방법은, 전자 소자의 회로 기판에의 실장면에 복수의 범프를 형성하는 공정과,
상기 실장 면에 있어서, 상기 범프가 포함될 때까지 수지를 도포하는 공정과,
상기 수지의 표면에 대하여 등방성의 드라이 에칭을 행하는 공정을 포함하며,
상기 드라이 에칭의 공정은 상기 범프가 노출하여 상기 실장 면이 노출하기 전에 종료한다.
본 발명에 의하면, 전자 소자의 실장 면에 수지가 도포된다. 이 수지는, 범프 위에서 도포되지만, 실장 면에서 범프가 돌출하고 있기 때문에, 범프 위는 다른 부분보다도 수지가 얇게 도포된다.
그리고, 수지의 표면에 대하여 등방성의 드라이 에칭을 행하면, 모든 영역에 있어서 수지는 균등하게 삭제되기 때문에, 두께가 얇은 범프가 먼저 노출한다. 이때에는, 아직 실장 면은 노출하지 않기 때문에, 여기서 드라이 에칭을 종료한다. 이렇게 해서, 범프가 노출하고, 범프를 피하여 실장 면 위를 수지가 덮어 보호하는 전자 부품을 얻을 수 있다.
본 발명에서는, 전자 소자로서 반도체 소자를 사용하여도 좋다.
본 발명에 관한 전자 부품의 제조 방법은, 전자 소자 판의 한 쪽 면에 복수의 범프를 형성하는 공정과,
상기 면에 있어서, 상기 범프가 포함될 때까지 수지를 도포하는 공정과,
상기 수지의 표면에 대하여 등방성의 드라이 에칭을 행하는 공정과,
상기 전자 소자판을 개개의 한 조각으로 절단하는 공정을 포함하며,
상기 드라이 에칭의 공정은 상기 범프가 노출하여 상기 실장 면이 노출하기 전에 종료한다.
본 발명에 의하면, 전자 소자판의 한 쪽 면에 수지가 도포된다. 이 수지는, 범프 위에서 도포 되지만, 면에서 범프가 돌출하고 있기 때문에, 범프 위는 다른 부분보다도 수지가 얇게 도포된다.
그래서, 수지의 표면에 대하여 등방성의 드라이 에칭을 행하면, 모든 영역에 있어서 수지는 균등하게 삭제되기 때문에, 두께가 얇은 범프가 먼저 노출한다. 이때에는, 아직 전자 소자판의 면은 노출하지 않기 때문에, 여기서 드라이 에칭을 종료한다. 이렇게 해서, 범프가 노출하고, 범프 이외의 영역을 수지가 덮어 보호하는 전자 소자판을 얻을 수 있다.
그리고, 그 후, 전자 소자 판을 개개의 한 조각으로 절단하여 반도체 장치를 얻을 수 있다.
본 발명에 관한 전자 부품은 상기 응력 완화층 위에 상기 외부 전극을 갖는다. 예를 들면, 전자 부품으로서 반도체 장치를 들 수 있다.
본 발명에 관한 전자 부품은 상기 방법에 의해 제조되고, 실장 면에 형성되는 복수의 범프와, 상기 범프의 적어도 상단부를 피하여 상기 실장 면을 덮는 수지를 갖는다.
본 발명에 관한 반도체 장치는 전극을 갖는 반도체 칩과,
상기 반도체 칩 상에 있어서 상기 전극의 적어도 일부를 피하도록 설치되는 응력 완화층과,
상기 전극으로부터 상기 응력 완화층 위에 걸쳐서 형성되는 배선과,
상기 응력 완화층의 위쪽으로 상기 배선에 형성되는 외부 전극을 갖는다.
상기 배선은 알루미늄, 알루미늄 합금, 크롬, 동 또는 금의 1층, 동 및 금의 2층, 크롬 및 동의 2층, 크롬 및 금의 2층, 백금 및 금의 2층, 및 크롬, 동 및 금의 3층 중 어느 하나로 형성되어도 좋다.
상기 배선은 상기 응력 완화층 위에 형성되는 크롬층과, 동 및 금중 적어도 어느 하나의 층으로 형성되어도 좋다.
상기 배선은 티탄층을 포함하여도 좋다.
티탄은 내습성이 우수하기 때문에, 부식에 의한 단선을 방지할 수 있다. 또한, 티탄은, 폴리이미드계 수지와의 밀착성에도 뛰어 나고, 응력 완화층을 폴리이미드계 수지로 형성하였을 때의 신뢰성에 우수하다.
상기 배선은 상기 티탄층 위에 형성되는 니켈의 1층 또는 백금 및 금의 2층 중 어느 하나를 포함하여도 좋다.
상기 반도체 장치에 있어서, 상기 반도체 칩의 상기 전극을 갖는 면과는 반대측 면에 보호막을 갖아도 좋다.
상기 보호막은 상기 웨이퍼에 사용되는 재료와는 다른 재료로, 또한 땜납의 용융 온도 이상의 융점을 갖는 재료로 구성되어도 된다.
반도체 장치에 있어서, 상기 반도체 칩의 상기 전극을 갖는 면과는 반대측면에 방열기를 갖아도 좋다.
본 발명에 관한 반도체 장치는, 상기 방법에 의해 제조되어, 실장 면에 형성되는 복수의 범프와, 상기 범프의 적어도 상단부를 피하여 상기 실장 면을 덮는 수지를 갖는다.
본 발명에 관한 전자 부품의 실장 방법은, 전자 소자에 형성된 복수의 범프를 갖는 실장 면에 있어서, 상기 범프가 포함될 때까지 플럭스를 도포하는 공정과,
회로 기판의 배선 위에, 상기 플럭스를 통하여 상기 범프를 얹어놓고 나서 행하여지는 리플로우 공정을 포함한다.
본 발명에 의하면, 실장 면에는 플럭스가 도포되어 있기 때문에, 리플로우 공정을 거쳐서 실장이 완료하여도, 플럭스가 그대로 실장 면을 덮어 보호하게 된다. 더구나, 플럭스는 범프를 피하도록 칠할 필요가 없고, 단지 범프도 포함시켜 실장 면 전체에 칠하는 것만으로 간단히 도포 할 수 있다.
본 발명에서는 전자 소자로서 반도체 소자를 사용하여도 좋다.
본 발명에 관한 회로 기판에는 상기 반도체 장치가 실장된다.
본 발명에 관한 회로 기판에는 실장 면에 형성되는 복수의 범프와, 상기 범프의 적어도 상단부를 피하여 상기 실장 면을 덮는 수지를 갖는 상기 반도체 장치가 실장된다.
본 발명에 관한 전자기기는 이 회로 기판을 갖는다.
본 발명에 관한 전자기기는 실장 면에 형성되는 복수의 범프와, 상기 범프의 적어도 상단부를 피하여 상기 실장 면을 덮는 수지를 갖는 반도체 장치가 실장된 회로 기판을 갖는다.
이하, 본 발명의 적당한 실시예에 관해서 도면을 참조하여 설명한다.
(제 1 실시예)
도 5는 본 실시예에 관한 반도체 장치를 도시하는 평면도이다. 이 반도체 장치는, 소위 CSP로 분류되는 것으로, 반도체 칩(1)의 주변부에 형성된 전극(12)으로부터, 능동면(1a)의 중앙 방향으로 배선(3)이 형성되고, 각 배선(3)에는 외부 전극(5)이 설치되어 있다. 모든 외부 전극(5)은 응력 완화층(7) 위에 설치되어 있기 때문에, 회로 기판(도시하지 않음)에 실장되었을 때의 응력의 완화를 꾀할 수 있다. 또한, 외부 전극(5)을 제외하는 영역에는 보호막으로서 솔더 레지스트층(8)이 형성되어 있다.
응력 완화층(7)은 적어도 전극(12)으로 둘러싸인 영역에 형성된다. 또한, 전극(12)이란, 배선(3)과 접속되는 부위를 가리키며, 이 정의는 이하의 모든 실시예에서도 마찬가지이다. 또한, 외부 전극(5)을 형성하는 영역의 확보를 고려한 경우, 도 5에는 도시되지 않지만, 전극(12)보다도 외주의 위치에 응력 완화층(7)을 존재시키고, 그 위에 배선(3)을 감는 것과 같이 외부 전극(5)을 설치하도록 하여도 좋다. 후술하는 도 1a 내지 도 4c에 도시하는 제조 프로세스는 도 5에 도시하는 전극(12)의 주위에도 응력 완화층(7)이 존재하는 예를 상정하여 묘사되고 있다.
전극(12)은 반도체 칩(1)의 주변 부분에 위치하는, 소위 주변 전극형의 예이지만, 반도체 칩의 주변 영역보다도 내측 영역에 전극이 형성된 에어리어 어레이 배치형의 반도체 칩을 사용하여도 좋다. 이 경우, 응력 완화층은 전극의 적어도 일부를 피하도록 형성되면 좋다.
또한, 동도면이 도시하는 바와 같이 외부 전극(5)은 반도체 칩(1)의 전극(12) 위가 아니라 반도체 칩(1)의 능동영역(능동소자가 형성되어 있는 영역)에 설치되어 있다. 응력 완화층(7)을 능동영역에 설치하고, 더우기 배선(3)을 능동영역 내에 설치하는 것으로, 외부 전극(5)을 능동영역 내에 설치할 수 있다. 따라서, 외부 전극(5)을 배치할 때에 능동영역 내, 즉 일정한 면으로서의 영역이 제공할 수 있게 되어, 외부 전극(5)의 설정 위치의 자유도가 매우 증가하게 된다.
그리고, 배선(3)을 응력 완화층(7) 위에서 굴곡시킴으로써, 외부 전극(5)은 격자형상으로 나열되도록 설치되어 있다. 또, 이것은, 본 발명의 필수의 구성이 아니기 때문에, 외부 전극(5)은 반드시 격자형상으로 나열되도록 설치하지 않아도 된다. 또한, 전극(12)과 배선(3)과의 접합부에 있어서, 도시되어 있는 전극(12)의 폭과 배선(3)의 폭은,
배선(3)<전극(12)
으로 되어있지만,
전극(12)≤배선(3)
으로 하는 것이 바람직하다. 특히,
전극(12)＜배선(3)
으로 되는 경우에는, 배선(3)의 저항치가 작아질 뿐 만아니라, 강도가 증가하므로 단선이 방지된다.
도 1a 내지 도 4c는 제1 실시예에 관한 반도체 장치의 제조 방법을 설명하는 도면이다. 이들의 도면은, 도 5의 I-I 선단면에 대응하지만, 도 5의 외주에 또한 응력 완화층이 존재하는 상태로서 도시되고 있다. 도 1a 내지 도 4c는 웨이퍼에 있어서의 일부 확대 도면이고, 특히 반도체 장치로 하였을 때의 1개분에 해당하는 개소를 문제로 한 것이다.
우선, 주지의 기술에 의해서, 통상, 다이싱을 하기 전의 상태까지 웨이퍼(10)에 전극(12) 그 밖의 소자를 형성해 둔다. 또 본 예에서는, 전극(12)은 알루미늄으로 형성된다. 전극(12)에 다른 예로서 알루미늄 합금계의 재료(예를 들면 알루미늄 실리콘이나 알루미늄 실리콘 동 등) 또는 동(銅)계의 재료를 사용하여도 좋다.
또한, 웨이퍼(10)의 표면에는, 화학적 변화를 방지하기 위해서 산화막 등으로 이루어지는 패시베이션막(도시하지 않음)이 형성되어 있다. 패시베이션막은 전극(12)을 피할 뿐만 아니라, 다이싱이 행하여지는 스크라이브 라인도 피하여 형성된다. 스크라이브 라인에 패시베이션막을 형성하지 않는 것으로, 다이싱때 에, 패시베이션막에 의해 발생하는 먼지의 발생을 피할 수 있고, 또한, 패시베이션막의 분열의 발생도 방지할 수 있다.
도 1a에 도시하는 바와 같이 전극(12)을 갖는 웨이퍼(10)에, 감광성의 폴리이미드 수지를 도포하여(예를 들면「스핀 코팅법」으로써) 수지층(14)을 형성한다. 수지층(14)은 1 내지 100μm의 범위, 더욱 바람직하게는 10μm 정도의 두께로 형성되는 것이 바람직하다. 또, 스핀 코팅법으로서는, 쓸데 없게 되는 폴리이미드 수지가 많기 때문에, 펌프에 의해서 허리띠형상으로 폴리이미드 수지를 토출하는 장치를 사용하여도 좋다. 이러한 장치로서, 예를 들면 FAS사제의 FAS 초정밀 토출형 코팅 시스템(미국 특허 제 4696885호 참조) 등이 있다. 또한, 여기서 말하는 수지층(14)이 응력 완화층(7)(도 5참조)으로서의 기능을 갖는다.
도 1b에 도시하는 바와 같이, 수지층(14)에 전극(12)에 대한 콘텍트 홀(14a)을 형성한다. 구체적으로는 노광, 현상 및 소성 처리에 의해서, 전극(12) 부근에서 폴리이미드 수지를 제거하는 것으로, 수지층(14)에 콘텍트 홀(14a)을 형성한다. 또한, 동도면에 있어서는, 콘텍트 홀(14a)을 형성하였을 때에 수지층(14)이 전극(12)과 겹치는 영역을 전혀 남기지 않았다. 전혀 수지층(14)을 전극(12)에 남기지 않는 것으로, 다음 공정 이후에 설치되는 배선 등의 금속과의 전기적인 콘텍트가 양호한 상태로 되는 이점이 있지만, 반드시 이러한 구조로 하여야만 하는 것은 아니다. 즉, 전극(12)의 외주 부근에 수지층(14)이 걸려 있는 구조라고 해도 전극(12)의 일부가 노출하도록 홀이 형성되어 있는 것이라면 충분한 목적이 달성된다. 이 경우에는, 배선층의 굴곡수가 줄기 때문에 단선 등에 의한 배선 신뢰성의 저하를 방지할 수 있다. 여기서, 콘텍트 홀(14a)에는 테이퍼가 부착되어 있다. 여기에서, 테이퍼란, 전극(12)(콘텍트부)의 부근에 있어서, 전극(12)에 가까이 감에 따라서 수지층(14)의 두께가 감소하는 상태를 가리킨다. 따라서, 콘텍트 홀(14a)을 형성하는 단부에 있어서, 수지층(14)은 경사하여 형성되어 있다. 이러한 형상은, 노광 및 현상의 조건을 설정하는 것으로 형성된다. 또한, 전극(12) 위를 02 또는 CF4 등으로 플라스마 처리하면, 가령 전극(12) 위에 약간 폴리이미드 수지가 남아 있다고 해도 그 폴리이미드 수지를 완전히 제거할 수 있다. 이렇게 하여 형성된 수지층(14)은 완성품으로서의 반도체 장치에 있어서 응력 완화층이 된다.
또한, 본 예에서는 수지에 감광성 폴리이미드 수지를 사용하였지만, 감광성이 없는 수지를 사용하여도 좋다. 예를 들면 실리콘 변성 폴리이미드 수지, 엑폭시 수지나 실리콘 변성 엑폭시 수지 등, 고화하였을 때의 영률이 낮고(1× 1010pa 이하), 응력 완화의 기능을 다할 수 있는 재질을 사용하면 좋다. 비감광성의 수지를 사용한 경우에는, 그 후에 포토 레지스트를 사용하여 포토 공정을 거쳐서 소정의 형상을 형성시킨다.
도 1c에 도시하는 바와 같이, 스페터링에 의해서 웨이퍼(10)의 전면에 크롬(Cr)층(16)을 형성한다. 이 크롬(Cr)층(16)으로부터, 최종적으로 배선이 형성된다. 크롬(Cr)층(16)은 전극(12) 위에서 수지층(14) 위에 걸쳐서 형성된다. 여기서, 크롬(Cr)층(16)의 재질은, 수지층(14)을 구성하는 폴리이미드와의 밀착성이 좋은 것부터 선택되었다. 또는, 내 분열성을 고려하면, 알루미늄이나 알루미늄 실리콘, 알루미늄 카파 등의 알루미늄 합금 또는 카파 합금 또는 동(Cu) 또는 금과 같은 연전성(연기되는 성질)이 있는 금속이라도 좋다. 또는, 내습성에 뛰어난 티탄을 선택하면, 부식에 의한 단선을 방지할 수 있다. 티탄은, 폴리이미드와의 밀착성의 관점에서도 바람직하며, 티탄 텅스텐을 사용하여도 좋다.
크롬(Cr)층(16)과의 밀착성을 고려하면, 폴리이미드 등으로 이루어지는 수지층(14)의 표면을 거칠게하는 것이 바람직하다. 예를 들면, 플라스마(02, CF4)에 노출하는 드라이 처리나, 산 또는 알칼리에 의한 웨트 처리를 행하는 것으로, 수지층(14)의 표면을 거칠게 할 수 있다.
또한, 콘텍트 홀(14a) 내에 있어서 수지층(14)의 단부가 경사하고 있기 때문에, 이 영역에서는 크롬(Cr)층(16)도 이와같이 경사하여 형성된다. 크롬(Cr)층(16)은, 완성품으로서의 반도체 장치에 있어서는 배선(3)(도 5참조)으로 되는 동시에, 제조 도중에 있어서는 그 후에 층을 형성할 때의 폴리이미드 수지에 대한 확산 방지층이 된다. 또 확산 방지층으로서는 크롬(Cr)에 한정되는 것이 아니라, 상술한 배선 재료 모든 것이 유효하다.
도 1d에 도시하는 바와 같이, 크롬(Cr)층(16) 위에, 포토 레지스트를 도포하여 레지스트층(18)을 형성한다.
도 1e에 도시하는 바와 같이, 노광, 현상 및 소성 처리에 의해서, 레지스트층(18)의 일부를 제거한다. 남겨진 레지스트층(18)은 전극(12)으로부터 수지층(14)의 중앙 방향으로 향하여 형성되어 있다. 상세하게는, 남겨진 레지스트층(18)은 수지층(14) 위에서는, 하나의 전극(12) 위의 레지스트층(18)과 다른 전극(12) 위의 레지스트층(18)이 연속하지 않도록(각각 독립한 상태에) 되어 있다.
그리고, 도 1e에 도시하는 레지스트층(18)에 의해서 덮여진 영역만을 남겨(즉 레지스트층(18)을 마스크로서), 크롬(Cr)층(16)을 에칭하고, 레지스트층(18)을 박리한다. 이상, 이들의 전공정에서는 웨이퍼 프로세스에 있어서의 금속 박막 형성 기술을 적용한 것이다. 이렇게 해서 에칭된 크롬(Cr)층(16)은 도 2a에 도시하게 된다.
도 2a에 있어서, 크롬(Cr)층(16)은 전극(12)으로부터 수지층(14)에 걸쳐서 형성되어 있다. 상세하게는, 크롬(Cr)층(16)은 하나의 전극(12)과 다른 전극(12)과의 사이가 연속하지 않도록 되어 있다. 즉, 각각의 전극(12)에 대응하는 배선을 구성할 수 있도록, 크롬(Cr)층(16)이 형성된다. 또한, 같은 신호가 입출력되는 것이라면, 전극(12)을 반드시 각각 독립으로 하여야만 하는 것이 아니라, 같은 신호를 전하는 배선을 전기적으로 일체 형성하여도 좋다.
도 2b에 도시하는 바와 같이, 적어도 크롬(Cr)층(16)을 포함하는 최상층 위에 동(Cu)층(20)을 스페터링에 의해서 형성한다. 동(Cu)층(20)은 외부 전극을 형성하기 위한 기초층이 된다. 또는, 동(Cu)층(20) 대신에, 니켈(Ni)층을 형성하여도 좋다.
도 2c에 도시하는 바와 같이 동(Cu)층(20) 위에 레지스트층(22)(포토 레지스트)을 형성하고, 도 2d에 도시하는 바와 같이 레지스트층(22)의 일부를, 노광, 현상 및 소성 처리하여 제거한다. 그러면, 제거하는 영역은 수지층(14)의 위쪽이고, 또한, 크롬(Cr)층(16)의 위쪽에 위치하는 레지스트층(22)의 적어도 일부가 제거된다.
도 2e에 도시하는 바와 같이, 레지스트층(22)이 부분적으로 제거된 영역에, 받침대(24)를 형성한다. 받침대(24)는 동(Cu) 도금에 의해 형성되며, 땜납 볼을 위에 형성하도록 되어 있다. 따라서, 받침대(24)는 동(Cu)층(20) 위에 형성되고, 이 동(Cu)층(20) 및 크롬(Cr)층(16)을 통하여 전극(12)과 도통한다.
도 3a에 도시하는 바와 같이, 받침대(24) 위에, 외부 전극(5)(도 5참조)으로서의 땜납 볼이 되는 땜납(26)을 두께층 형상으로 형성한다. 여기서 두께는, 그 후의 땜납 볼 형성시에 요구되는 볼 직경에 대응한 땜납량으로 결정된다. 땜납(26)의 층은 전해도금이나 인쇄 등에 의해 형성된다.
도 3b에 도시하는 바와 같이, 도 3a에 도시하는 레지스트층(22)을 박리하여, 동(Cu)층(20)을 에칭한다. 그러면, 받침대(24)가 마스크로 되어 이 받침대(24)의 아래에만 동(Cu)층(20)이 남는다(도 3c 참조). 그리고, 받침대(24) 위의 땜납(26)을 웨트 백에 의해서 반구 이상의 볼 형상으로서 땜납 볼로 한다(도 3d 참조). 여기서, 웨트 백이란, 땜납재를 외부 전극형성 위치에 형성한 후에 리플로우시켜 거의 반구형상의 범프를 형성하는 것을 말한다.
이상의 공정에 의해서 외부 전극(5)(도 5참조)으로서의 땜납 볼이 형성된다. 계속해서, 크롬(Cr)층(16) 등의 산화를 방지하기 위해서나, 완성한 반도체 장치에 있어서의 내습성의 향상이나, 표면의 기계적 보호 등의 목적을 달성하기 위한 처리를, 도 4a 및 도 4b에 도시하는 바와 같이 하여 행한다.
도 4a에 도시하는 바와 같이, 웨이퍼(10)의 전면에, 감광성의 솔더 레지스트층(28)을 도포에 의해 형성한다. 그리고, 노광, 현상 및 소성 처리를 행하여, 솔더 레지스트층(28)중, 땜납(26)을 덮고 있는 부분 및 그 부근의 영역을 제거한다. 이렇게 해서, 남겨진 솔더 레지스트층(28)은 산화 방지막으로서, 또 최종적으로 반도체 장치로 되었을 때의 보호막으로서나, 또한 방습성의 향상을 목적으로 한 보호막이 된다. 그리고, 전기적 특성 검사를 하여, 필요하면 제품번호나 제조자명 등을 인쇄한다.
계속해서, 다이싱을 행하여, 도 4c에 도시하는 바와 같이 개개의 반도체 장치로 절단한다. 여기서, 다이싱을 행하는 위치(스크라이브 라인)는, 도 4b와 도 4c를 비교하여 명백한 바와 같이, 수지층(14)을 피하는 위치이다. 따라서, 패시베이션막 등의 존재하지 않은 웨이퍼(10)에 대해서만 다이싱이 행하여지기 때문에, 성질이 다른 재료로 이루어지는 다수층을 절단할 때의 문제를 피할 수 있다. 다이싱 공정은 종래대로의 방법에 의해서 행하여진다. 또, 도 4a 및 도 4b는 전극보다도 외측에 위치하는 수지층(14)의 도중까지를 도시하고 있지만, 도 4c는 전극보다도 외측에 위치하는 수지층(14)을 초월한 스크라이브 라인까지를 도시하고 있다.
이렇게 해서 형성된 반도체 장치에 의하면, 수지층(14)이 응력 완화층(7)(도 5참조)으로 되기 때문에, 회로 기판(도시하지 않음)과 반도체 칩(1)(도 5참조)과의 사이의 열팽창 계수의 차에 의한 응력이 완화된다.
이상 설명한 반도체 장치의 제조 방법에 의하면, 웨이퍼 프로세스에 있어서 거의 모든 공정이 완결한다. 다시 말하면, 실장기판과 접속하는 외부단자를 형성하는 공정이 웨이퍼 프로세스 내에서 행할 수 있게 되어, 종래의 패키징 공정, 즉 개개의 반도체 칩을 취급하여, 개개의 반도체 칩에 대하여 각각 이너 리드 본딩 공정이나 외부 단자 형성 공정 등을 행하지 않아도 된다. 또한, 응력 완화층을 형성할 때에, 패터닝된 필름 등의 기판이 불필요하게 된다. 이들의 이유로, 저 비용이면서 고품질의 반도체 장치를 얻을 수 있다.
또한 본 예에 있어서 배선층을 2층 이상으로 실장하여도 좋다. 층이 겹쳐지면 일반적으로 층 두께가 늘어나, 배선 저항을 낮출 수 있다. 특히 배선중 1층을 크롬(Cr)으로 한 경우에는, 동(Cu)이나 금은 크롬(Cr) 보다도 전기적 저항이 낮기 때문에, 조합하는 것으로 배선 저항을 낮출 수 있다. 또는, 응력 완화층 위에 티탄층을 형성하고, 이 티탄층 위에 니켈층, 또는 백금 및 금으로 이루어지는 층을 형성하여도 좋다. 또는, 백금 및 금의 2층을 배선으로 하여도 좋다.
(제 2 실시예)
도 6a 내지 도 7c는 제2 실시예에 관한 반도체 장치의 제조 방법을 설명하는 도면이다. 본 실시예는, 제1 실시예와 비교하여, 도 3a 이후의 공정에 있어서 다르고, 도 2e까지의 공정은 제1 실시예와 같다. 따라서, 도 6a에 도시하는 웨이퍼(110), 전극(112), 수지층(114), 크롬(Cr)층(116), 동(Cu)층(120), 레지스트층(122) 및 받침대(124)는 도 2e 도시하는 웨이퍼(10), 전극(12), 수지층(14), 크롬(Cr)층(16), 동(Cu)층(20), 레지스트층(22) 및 받침대(124)와 같고, 제조 방법도 도 1a 내지 도 2e에 도시하는 것과 같기 때문에 설명을 생략한다.
본 실시예에서는 도 6a에 도시하는 바와 같이, 받침대(124) 위에 얇은 땜납(126)을 도금하여 레지스트층(122)을 박리하고, 도 6b에 도시하는 바와 같이 한다. 또한, 얇은 땜납(126)을 레지스트로서, 도 6c에 도시하는 바와 같이 동(CU)층(120)을 에칭한다.
계속해서, 도 7a에 도시하는 바와 같이 웨이퍼(110)의 전면에 감광성 솔더 레지스트층(128)을 형성하고, 도 7b에 도시하는 바와 같이, 받침대(124) 영역의 솔더 레지스트층(128)을 노광, 현상 및 소성 처리에 의해 제거된다.
그리고, 도 7c에 도시하는 바와 같이, 얇은 땜납(126)이 남은 받침대(124) 위에, 얇은 땜납(126) 보다도 두꺼운 땜납(129)을 도금한다. 이것은 무전해도금에 의해 행하여진다. 두꺼운 땜납(129)은 그 후, 웨트 백에 의해 도 3에 도시하는 상태와 같이 반구 이상의 볼 모양으로 된다. 이렇게 하여, 두꺼운 땜납(129)은 외부 전극(5)(도 5참조)으로서의 땜납 볼이 된다. 그 후의 공정은, 상술한 제1 실시예와 같다. 또한, 얇은 땜납(126), 두꺼운 땜납(129)의 순서로 도금을 행하고, 그 후, 감광성의 솔더 레지스트층(도 7a의 공정)을 행하여도 좋다.
본 실시예에 의해서도, 웨이퍼 프로세스에 있어서 거의 모든 공정을 행할 수 있다. 또한, 본 실시예에는, 두꺼운 땜납(129)이 무전해도금에 의해서 형성된다. 따라서, 받침대(124)를 생략하고, 동(Cu)층(120) 위에 두꺼운 땜납(129)을 직접 형성할 수 있다.
(제 3 실시예)
도 8a 내지 도 9d는, 제3 실시예에 관한 반도체 장치의 제조 방법을 설명하는 도면이다.
도 8a에 도시하는 웨이퍼(30), 전극(32), 수지층(34), 크롬(Cr)층(36), 동(Cu)층(40) 및 레지스트층(42)은, 도 2c에 도시하는 웨이퍼(10), 전극(12), 수지층(14), 크롬(Cr)층(16), 동(Cu)층(20) 및 레지스트층(22)과 같고, 제조 방법도 도 1a 내지 도 2c에 도시하는 것과 같으므로 설명을 생략한다.
그리고, 도 8a에 도시하는 레지스트층(42)의 일부를 노광, 현상 및 소성 처리에 의해서 제거한다. 상세하게는 도 8b에 도시하는 바와 같이, 배선이 되는 크롬(CF)층(36)의 위쪽에 위치하는 레지스트층(42)만을 남기고, 다른 위치의 레지스트층(42)을 제거한다.
계속해서, 동(Cu)층(40)을 에칭하여 레지스트층(42)을 박리하고, 도 8c에 도시하는 바와 같이, 크롬(Cr)층(36) 위에만 동(Cu)층(40)을 남긴다. 이렇게 해서, 크롬(Cr)층(36) 및 동(Cu)층(40)의 2층 구조에 의한 배선이 형성된다.
다음으로, 도 8d에 도시하는 바와 같이, 감광성의 솔더 레지스트를 도포하여, 솔더 레지스트층(44)을 형성한다.
도 9a에 도시하는 바와 같이, 솔더 레지스트층(44)에 콘텍트 홀(44a)을 형성한다. 콘텍트 홀(44a)은 수지층(34)의 위쪽으로서, 또한, 2층 구조의 배선의 표면층인 동(Cu)층(40) 위에 형성된다. 또한, 콘텍트 홀(44a)의 형성은, 노광, 현상 및 소성 처리에 의해서 행하여진다. 또한, 콘텍트 홀(44a)이 형성되도록 소정 위치에 홀을 설치하면서 솔더 레지스트를 인쇄하여도 좋다.
계속해서, 콘텍트 홀(44a)에 고조된 형상을 이루도록 땜납 크림(46)을 인쇄한다(도 9 B 참조). 이 땜납 크림(46)은 웨트 백에 의해서, 도 9c에 도시하는 바와 같이, 땜납 볼이 이루어진다. 그리고, 다이싱을 행하여 도 9d에 도시하는 개개의 반도체 장치를 얻는다.
본 실시예에서는, 땜납 볼의 받침대가 생략되고, 또, 땜납 크림의 인쇄가 적용되는 것으로, 땜납 볼 형성이 용이화되는 동시에, 제조공정의 삭감에도 이어진다.
또한, 제조되는 반도체 장치의 배선이 크롬(Cr) 및 동(Cu)의 2층이다. 여기서, 크롬(Cr)은 폴리이미드 수지로 이루어지는 수지층(34)과의 밀착성이 좋고, 동(Cu)은 내(耐)분열성이 좋다. 내 분열성이 좋은 것으로, 배선의 단선, 또는 전극(32)이나 능동소자의 파손을 방지할 수 있다. 또는, 동(Cu) 및 금의 2층, 크롬 및 금의 2층, 또는 크롬, 동(Cu) 및 금의 3층으로 배선을 구성하여도 좋다.
본 실시예에서는 받침대 없음의 예를 들었지만, 받침대를 실장하여도 좋은 것은 말할 필요도 없다.
(제 4 실시예)
도 10은 제4 실시예에 관한 반도체 장치의 제조 방법을 설명하는 도면이다.
동도면에 도시하는 웨이퍼(130), 전극(132), 수지층(134), 크롬(Cr)층(136), 동(Cu)층(140) 및 솔더 레지스트층(144)은 도 9a에 도시하는 웨이퍼(30), 전극(32), 수지층(34), 크롬(Cr)층(36), 동(Cu)층(40) 및 솔더 레지스트층(44)과 같고, 제조 방법도 도 8a 내지 도 9a에 도시하는 것과 같기 때문에 설명을 생략한다.
본 실시예에서는, 도 9b에 있어서 땜납 크림(46)이 사용된 대신에, 솔더 레지스트층(144)에 형성된 콘텍트 홀(144a)에, 플럭스(146)를 도포하여 땜납 볼(148)이 탑재되어 있다. 그 후, 웨트 백, 검사, 날인 및 다이싱 공정이 행하여진다.
본 실시예에 의하면, 미리 형성된 땜납 볼(148)을 탑재하여, 이것을 외부 전극(5)(도 5참조)으로 한다. 또한, 제1 및 제2의 실시예와 비교하면, 받침대(24, 124)를 생략할 수 있다. 또한, 배선(3)(도 5참조)이 크림(Cr)층(136) 및 동(Cu)층(140)의 2층 구조로 된다.
본 실시예에서는 받침대 없음의 예를 들었지만, 받침대를 실장하여도 좋은 것은 말할 필요도 없다.
(제 5 실시예)
도 11a 내지 도 12c는 제5 실시예에 관한 반도체 장치의 제조 방법을 설명하는 도면이다.
우선, 도 11a에 도시하는 바와 같이, 전극(52)을 갖는 웨이퍼(50)에 유리판(54)을 접착한다. 유리판(54)에는 웨이퍼(50)의 전극(52)에 대응하는 구멍(54a)이 형성되어 있고, 접착제(56)가 도포되어 있다.
이 유리판(54)의 열팽창 계수는, 반도체 칩이 되는 웨이퍼(54)의 열팽창 계수와, 반도체 장치를 실장하는 회로 기판의 열팽창 계수와의 사이의 값으로 되어 있다. 이것부터, 웨이퍼(54)를 다이싱하여 얻어지는 반도체 칩, 유리판(54), 반도체 장치가 실장되는 회로 기판(도시하지 않음)의 순서로 열팽창 계수의 값이 변하기 때문에, 접속부에 있어서의 열팽창 계수의 차가 작게 되어 열응력이 작아진다. 즉, 유리판(54)은 응력 완화층이 된다. 또, 같은 열팽창 계수를 갖는 것이라면, 유리판(54) 대신에 세라믹스판을 사용하여도 좋다.
그리고, 유리판(54)을 웨이퍼(50)에 접착하면, 구멍(54)에 들어간 접착제(56)를 02 플라스마 처리에 의해서 제거되고, 도 11b에 도시하는 바와 같이 한다.
다음에, 도 11c에 도시하는 바와 같이, 웨이퍼(50)의 전면으로서 유리판(54) 위에, 스페터링에 의해서 알루미늄층(58)을 형성한다. 그 후에 구멍(54)의 표면에 막을 형성하면 비교적 단선이 발생하기 쉬운 알루미늄의 보호를 꾀할 수 있다. 다음에, 도 12a에 도시하는 바와 같이 레지스트층(59)을 형성하고, 도 12b에 도시하는 바와 같이, 노광, 현상 및 소성 처리에 의해서 레지스트층(59)의 일부를 제거한다. 제거되는 레지스트층(59)은 배선 패턴 형성부 이외의 위치가 바람직하다.
도 12b에 있어서, 레지스트층(59)은 전극(52)의 위쪽으로부터 유리판(54)의 위쪽에 걸쳐 남겨져 있다. 또, 하나의 전극(52)의 위쪽과 다른 전극(52)의 위쪽과의 사이가 연속하지 않도록 도중에 끊겨져 있다.
그리고, 알루미늄층(58)을 에칭하면, 도 12c에 도시하는 바와 같이, 배선이 되는 영역에 알루미늄층(58)이 남는다. 즉, 알루미늄층(58)은 전극(52)으로부터 유리판(54) 위에 걸쳐서 배선으로서 형성된다. 또, 전극(52) 끼리가 도통하지 않고, 개개의 전극(52)마다의 배선이 되도록 알루미늄층(58)이 형성되어 있다. 또는, 복수의 전극(52)을 도통시킬 필요가 있으면, 그것에 대응하여 배선이 되는 알루미늄층(58)을 형성하여도 좋다. 또한, 배선으로서 알루미늄층(58) 이외에, 제1 실시예에서 선택한 모든 재료중, 어느 하나를 적용할 수 있다.
이상의 공정에 의해서, 전극(52)으로부터의 배선이 형성되므로, 배선으로서의 알루미늄층(58)에 땜납 볼을 형성하여, 웨이퍼(50)로부터 개개의 반도체 장치로 절단한다. 이들의 공정은 상기 제1 실시예와 마찬가지로 하여 행할 수 있다.
본 실시예에 의하면, 유리판(54)은 구멍(54a)을 갖지만, 구멍(54a)의 형성은 용이하다. 따라서, 유리판(54)에 대해서는 미리 범프나 배선을 형성해 놓은 것 같은 패터닝이 필요하지 않다. 또한, 배선이 되는 알루미늄층(58) 등의 형성 공정에는, 웨이퍼 프로세스에 있어서의 금속박막형성 기술이 적용되어, 거의 모든 공정이 웨이퍼 프로세스로써 완결한다.
또한 유리판(54) 위에 별도의 응력 흡수층, 예를 들면 폴리이미드 수지 등을 제1 실시예와 같이 또한 설치하여도 좋다. 이 경우에는 응력 흡수층을 설치하기 위한, 유리판(54)의 열팽창 계수는 실리콘과 동등하여도 좋다.
(제 6 실시예)
도 13a 내지 도 13d는 제 6 실시예에 관한 반도체 장치의 제조 방법을 설명하는 도면이다. 본 예에서는 응력 완화층으로서, 미리 판 모양으로 형성된 폴리이미드판을 선택하였다. 특히, 폴리이미드에는 영률이 낮은 조성의 것이 존재하기 때문에, 그 조성의 것을 응력 완화층으로서 선택하였다. 또 그 밖에에도 예를 들면 플라스틱판이나 유리 엑폭시계 등의 복합판을 사용하여도 좋다. 이 경우, 실장기판과 동일 재료를 사용하면 열팽창 계수에 차가 없어져 바람직하다. 특히 오늘날에는 실장기판으로서 플라스틱 기판이 많기 때문에, 플라스틱판을 응력 완화층에 사용하는 것은 유효하다.
우선, 도 13a에 도시하는 바와 같이, 전극(62)을 갖는 웨이퍼(60)에 폴리이미드판(64)을 접착하고, 도 13b에 도시하는 바와 같이 한다. 또, 폴리이미드판(64)에는, 미리 접착제(66)가 칠해져 있다. 이 접착제(66)에 응력 완화의 기능을 갖게 하는 재료를 선택하면 또한 좋다. 응력 완화 기능을 갖는 접착제로서 구체적으로는, 열가소성의 폴리이미드 수지나 실리콘 수지 등이 있다.
다음으로, 도 13c에 도시하는 바와 같이, 전극(62)에 대응하는 영역에 엑시머 레이저 등을 사용하여 콘텍트 홀(64a)을 형성하고, 도 13d에 도시하는 바와 같이, 알루미늄층(68)을 스패터링에 의해서 형성한다. 또한, 알루미늄층(68) 이외에, 제1 실시예로써 선택한 모든 재료중 어느 하나를 적용할 수 있다.
이렇게 해서, 도 11c와 같은 상태로 되기 때문에, 그 후, 도 12a 이후의 공정을 행하는 것으로 반도체 장치를 제조할 수 있다.
본 실시예에 의하면, 구멍조차 형성되어 있지 않은 폴리이미드판(64)을 사용하기 때문에, 패터닝한 기판이 불필요하게 된다. 그 밖의 효과는 상기 제1 내지 제5 실시예와 같다.
또한 그 밖의 형태로서, 응력 완화층에 미리 드릴 등의 기계 가공을 행하여 구멍을 설치해 두고, 그 후에 웨이퍼 위에 접착시키는 등의 실장 프로세스를 행하여도 좋다. 또한 기계 가공 이외에도 케미컬 에칭이나 드라이 에칭에 의해 구멍을 설치할 수 있다. 또 케미컬 에칭이나 드라이 에칭을 사용하여 구멍을 형성하는 경우에는 웨이퍼 위에서도 그 전의 사전 공정으로 행하여도 좋다.
(제 7 실시예)
도 14a 내지 도 17c는 제7 실시예에 관한 반도체 장치의 제조 방법을 설명하는 도면으로, 도 18의 I-I 선단면에 대응한다. 또한, 도 18은 제7 실시예에 관한 반도체 장치를 도시하는 도면이다.
본 실시예에서는, 솔더 레지스트층(228)으로부터 범프(205)를 노출시키는 공정(도 17a 및 도 17b 참조)이 제1 실시예 보다도 구체적으로 도시되고 있다. 그 밖의 내용과 제1 실시예와 같다.
우선, 주지의 기술에 의해서, 웨이퍼(210)에 전극(212) 그 밖의 소자를 형성해 놓고, 도 14a에 도시하는 바와 같이 전극(212)을 갖는 웨이퍼(210)에 감광성의 폴리이미드 수지를 도포하여 수지층(214)을 형성한다. 웨이퍼(210)의 표면에는 전극(212) 및 스크라이브 라인을 피해서 패시베이션막이 형성되어 있다.
도 14b에서 도시하는 바와 같이 수지층(214)에 전극(212)에 대한 콘텍트 홀(214a)을 형성한다.
도 14c에서 도시하는 바와 같이 스페터링에 의해서 웨이퍼(210)의 전면에 크롬(Cr)층(216)을 형성한다.
도 14d에서 도시하는 바와 같이 크롬(Cr)층(216) 위에, 포토 레지스트를 도포하여 레지스트층(218)을 형성한다.
도 14e에서 도시하는 바와 같이 노광, 현상 및 소성 처리에 의해서 레지스트층(218)의 일부를 제거한다. 남겨진 레지스트층(218)은 전극(212)으로부터 수지층(214)의 중앙 방향으로 향하여 형성되어 있다.
그리고, 도 14e에서 도시하는 레지스트층(218)에 의해서 덮여진 영역만을 남기고, 크롬(Cr)층(216)을 에칭하여, 레지스트층(218)을 박리한다. 이렇게 해서 에칭된 크롬(Cr)층(216)은 도 15a에 도시하게 된다.
도 15a에 있어서 크롬(Cr)층(216)은 전극(212)으로부터 수지층(214)에 걸쳐서 형성되어 있다.
도 15b에서 도시하는 바와 같이 적어도 크롬(Cr)층(216)을 포함하는 최상층 위에 동(CU)층(220)을 스페터링에 의해서 형성한다.
도 15c에서 도시하는 바와 같이 동(Cu)층(220) 위에 레지스트층(222)을 형성하고, 도 15d에서 도시하는 바와 같이 레지스트층(222)의 일부를 노광, 현상 및 소성 처리하여 제거한다. 그러면, 제거하는 영역은 수지층(214)의 위쪽으로서, 또한, 크롬(Cr)층(216)의 위쪽에 위치하는 레지스트층(222)의 적어도 일부가 제거된다.
도 15e에서 도시하는 바와 같이 레지스트층(222)이 부분적으로 제거된 영역에, 받침대(224)를 형성한다. 받침대(224)는 동(Cu) 도금에 의해 형성되며, 땜납 볼을 위에 형성하게 되어 있다. 따라서, 받침대(224)는 동(CU)층(220) 위에 형성되며, 이 동(Cu)층(20) 및 크롬(Cr)층(216)을 통하여 전극(212)과 도통한다.
도 16a에서 도시하는 바와 같이 받침대(224) 위에, 범프(205)(도 18참조)로서의 땜납 볼을 형성하기 위한 때납(226)을 두께층 모양으로 형성한다. 그 두께는, 그 후의 땜납 볼 형성시에 요구되는 볼 직경에 대응한 땜납량으로 결정된다. 때납(226)의 층은 전해도금이나 인쇄에 의해 형성된다.
도 16b에서 도시하는 바와 같이, 도 16a에서 도시하는 레지스트층(222)을 박리하고, 동(Cu)층(220)을 에칭한다. 그러면, 받침대(224)가 마스크로 되어, 이 받침대(224) 아래에만 동(Cu)층(220)이 남는다(도 16c 참조). 그리고, 받침대(224) 위의 때납(226)을 웨트 백에 의해서 반구 이상의 볼 모양으로 하여 땜납 볼로 한다(도 16d 참조).
이상의 공정에 의해서 범프(205)(도 18참조)로서의 땜납 볼이 형성된다. 계속해서, 크롬(Cr)층(216) 등의 산화를 방지하기 위해서나, 완성한 반도체 장치에 있어서의 내습성의 향상이나, 표면의 기계적 보호 등의 목적을 달성하기 위한 처리를 도 17a 및 도 17b에서 도시하는 바와 같이 하여 행한다.
도 17a에 도시하는 바와 같이, 웨이퍼(210)의 전면에 수지를 도포(스핀 코트 또는 트립 등)하여 솔더 레지스트층(228)을 형성한다.
본 실시예에서는 솔더 레지스트층(228)은 범프(205) 위에서도 형성된다. 즉, 웨이퍼(210) 위에 한면으로 솔더 레지스트층(228)을 형성하면 좋고, 범프(205)를 피하여 형성할 필요가 없기 때문에 간단한 도포 공정으로 충분하다.
여기서, 범프(205)도 포함시켜 한면에 수지를 도포하고, 예를 들면 그 후에 경화시키는 등으로 성막하면, 도 17a에서 도시하는 바와 같이, 범프(205)에 도포된 감광수지가 웨이퍼(210)의 면 위로 흐르기 때문에, 솔더 레지스트층(228)의 두께가 다르게 된다. 즉, 범프(205)의 표면에 형성되는 솔더 레지스트층(228)은 얇고, 그 외의 웨이퍼 면(10) 위에 형성되는 솔더 레지스트층(228)은 두터워 진다.
그래서, 이러한 솔더 레지스트층(228)에 대하여 드라이 에칭을 한다. 특히, 드라이 에칭으로서 일반적인 등방성의 에칭을 한다. 그리고, 도 17b에서 도시하는 바와 같이, 범프(205) 위의 얇은 솔더 레지스트층(228)을 에칭하여 제거하였을 때에 에칭 공정을 종료한다. 이때, 웨이퍼(210) 위의 두꺼운 솔더 레지스트층(228)은 잔존하고 있다. 이렇게 하는 것으로, 범프(205)를 피하여, 웨이퍼(210) 위에 솔더 레지스트층(228)을 남길 수 있고, 이 솔더 레지스트층(228)이 보호층이 된다. 즉, 남겨진 솔더 레지스트층(228)은 산화 방지막으로서, 또 최종적으로 반도체 장치로 되었을 때의 보호막으로서나, 더우기 방습성의 향상을 목적으로 한 보호막으로 된다. 그리고, 전기적 특성의 검사를 행하여, 필요하면 제품번호나 제조자명 등을 인쇄한다.
이상의 공정에 의하면, 솔더 레지스트층(228)의 리소그래피의 공정이 불필요하게 되고, 공정의 간소화에 의한 비용의 삭감이 가능하게 된다.
계속해서, 다이싱을 행하고, 도 17c에서 도시하는 바와 같이, 웨이퍼(210)를 반도체 칩(201)으로 절단한다. 여기서, 다이싱을 행하는 위치는, 도 17b와 도 17c를 비교해서 분명한 바와 같이, 수지층(214)을 피하는 위치이다. 따라서, 웨이퍼(210)에 대해서만 다이싱이 행하여지므로, 성질이 다른 재료로 이루어지는 다수층을 절단할 때의 문제를 피할 수 있다. 다이싱 공정은 종래대로의 방법에 의해서 행하여진다.
이렇게 해서 형성된 반도체 장치(200)에 의하면, 수지층(214)이 응력 완화층(207)(도 18참조)이 되기 때문에, 회로 기판(도시하지 않음)과 반도체 칩(201)(도 18참조)과의 사이의 열팽창 계수의 차에 의한 응력이 완화된다.
도 18은 본 실시예에 관한 반도체 장치를 도시하는 평면도이다. 이 반도체 장치(200)는 소위 CSP로 분류되는 것으로, 반도체 칩(201)의 전극(212)으로부터, 능동면(201a)의 중앙 방향으로 배선(203)이 형성되고, 각 배선(203)에는 범프(205)가 실장되어 있다. 모든 범프(205)는 응력 완화층(207) 위에 설치되어 있기 때문에, 회로 기판(도시하지 않음)에 실장되었을 때의 응력의 완화를 꾀할 수 있다. 또한, 배선(203) 위에는 보호막으로서 솔더 레지스트층(228)이 형성되어 있다.
또한, 상기 실시예에서는, 웨이퍼 프로세스로 거의 모든 공정을 행하여 반도체 장치를 제조하기 때문에, 보호층으로서의 솔더 레지스트층(228)의 형성도 웨이퍼 프로세스로 행하여졌지만, 이것에 한정되는 것은 아니다. 예를 들면, 개개의 반도체 장치에 범프를 포함해서 한면에 수지를 도포하고, 등방성의 드라이 에칭을 행하여, 범프 위에서 수지를 제거하여도 좋다.
(제 8 실시예)
도 19a 및 도 19b는 제8 실시예에 관한 반도체 장치의 실장 방법을 설명하는 도면이다. 여기서, 반도체 장치(300)는 범프(230) 위에서 플럭스층(232)이 형성되어 있는 점을 제외하고, 도 17c에 도시하는 반도체 장치(200)와 같은 구성이다. 즉, 반도체 칩(234)의 전극(236)으로부터 배선(238)을 인입, 피치 변환을 하여, 배선(238)에 범프(230)가 형성되어 있다. 또한, 배선(238)은 응력 완화층(240) 위에 형성되어 있기 때문에, 범프(230)에 더해지는 응력을 완화할 수 있다.
여기서, 플럭스층(232)은 반도체 장치(300)의 범프(230)를 위를 향하여, 플럭스를 한면으로 도포하는 것으로 형성된다. 이 도포는 스핀 코트나 트립에 의해서 행하여진다. 또한, 플럭스로서, 가열되면 화학 반응에 의해 잔사가 열가소성 고분자 수지로 변화하는 것(예를 들면, 주식회사 일본 스페리어사제의 NS-501)을 사용하는 것이 바람직하다. 이것에 의하면, 잔사는 화학적으로 안정하기 때문에 이온화하지 않고 절연성에 뛰어 난다.
이러한 플럭스층(232)을 갖는 반도체 장치(300)를 도 19a에서 도시하는 바와 같이 회로 기판(250)에 실장한다.
구체적으로는 도 19b에 도시하는 바와 같이 플럭스층(232)을 통하여, 회로 기판(250)의 배선(252, 254) 위에 범프(230)를 위치 맞춤하고, 반도체 장치(300)를 얹어놓는다.
그리고, 리플로우 공정에 의해서 범프(230)를 형성하는 땜납을 용융시켜서, 범프(230)와 배선(252, 254)을 접속한다. 플럭스층(232)은 이 납땜에 있어서 소비된다. 단, 범프(230)의 부근에 있어서만 플럭스층(232)은 소비되고, 그 외의 영역에서는 플럭스층(232)은 남은 채로 된다. 이 남은 플럭스층(232)은 리플로우 공정으로 가열되어 있기 때문에, 상술한 바와 같이, 열가소성 고분자 수지로 되어 절연성에 뛰어난 층으로 되어 있다. 따라서, 이 플럭스층(232)의 잔사가, 반도체 장치(300)에 있어서의 범프(230)가 형성된 면의 보호층으로 된다.
이와 같이, 본 실시예에 의하면 플럭스를 도포하는 공정이, 보호층을 형성하는 공정도 겸하기 때문에, 리소그래피 등을 적용한 보호층의 형성 공정이 불필요하게 된다.
본 발명은 상기 실시예에 한정되는 것이 아니라, 다양한 변형이 가능하다. 예를 들면, 상기 실시예는 반도체 장치에 본 발명을 적용하였지만, 능동부품이 수동부품을 막론하고, 다양한 면 실장용의 전자 부품에 본 발명을 적용할 수 있다. 전자 부품으로서, 예를 들면, 저항기, 콘덴서, 코일, 발진기, 필터, 온도 센서, 서미스터, 배리스터, 볼륨 또는 퓨즈 등이 있다.
(그 밖의 실시예)
본 발명은 상기 실시예에 한정되는 것이 아니라, 다양한 변형이 가능하다. 예를 들면, 상기 실시예는 반도체 장치에 본 발명을 적용하였지만, 능동부품이 수동부품을 막론하고, 다양한 면 실장용의 전자 부품에 본 발명을 적용할 수 있다.
도 20은 면 실장용의 전자 부품에 본 발명을 적용한 예를 도시하는 도면이다. 동도면에 도시하는 전자 부품(400)은, 칩부(402)의 양측에 전극(404)이 설치되어 이루어지고, 예를 들면, 저항기, 콘덴서, 코일, 발진기, 필터, 온도 센서, 서미스터, 배리스터, 볼륨 또는 퓨즈등이다. 전극(404)에는 상술한 실시예와 같이 응력 완화층(406)을 통하여 배선(408)이 형성되어 있다. 이 배선(408)에는 범프(410)가 형성된다.
또한, 도 21도 면 실장용의 전자 부품에 본 발명을 적용한 예를 도시하는 도면이고, 이 전자 부품(420)의 전극(424)은 칩부(422)의 실장측 면에 형성되어, 응력 완화층(426)을 통하여 배선(428)이 형성되어 있다. 이 배선(428)에는 범프(430)가 형성된다.
또한, 이들의 전자 부품(400, 420)의 제조 방법은, 상기 실시예와 같기 때문에 설명을 생략한다. 또한, 응력 완화층(406, 426)을 형성함으로써 효과도 상술한 실시예와 같다.
다음에, 도 22는 본 발명을 적용한 반도체 장치에 보호층을 형성한 예를 도시하는 도면이다. 동도면에 도시하는 반도체 장치(440)는 도 4c에 도시하는 반도체 장치에 보호층(442)을 형성한 것으로, 보호층(442) 이외는 도 4c에 도시하는 반도체 장치와 같기 때문에 설명을 생략한다.
보호층(442)은 반도체 장치(440)에 있어서, 실장측과는 반대면 즉 이면에 형성되어 있다. 이렇게 하는 것으로, 이면에 상처가 나는 것을 방지할 수 있다.
더우기 이면의 상처를 기점으로 한 분열에 의한 반도체 칩 자체의 손상을 방지할 수 있다.
보호층(442)은 한 조각으로서의 반도체 장치(440)에 절단되기 전에, 웨이퍼의 이면에 형성되는 것이 바람직하다. 이렇게 하는 것으로, 복수의 반도체 장치(440)에 대하여 동시에 보호층(442)을 형성할 수 있다. 상세하게는 금속박막 형성 공정이 모두 완료하고 나서 보호층(442)을 웨이퍼에 형성하는 것이 바람직하다. 이렇게 하는 것으로 금속 박막 형성 공정을 원활하게 할 수 있다.
보호층(442)은 반도체 장치(440)의 리플로우 공정에 있어서의 고온에 버틸 수 있는 재질인 것이 바람직하다. 상세하게는 땜납의 용융 온도까지 버틸 수 있는 것이 바람직하다. 즉, 보호층(442)에는 솔더의 용융 온도 이상의 용융 온도를 갖는 재료를 사용하는 것이 바람직하다. 또한, 보호층(442)으로서 예를 들면 수지를 사용하여도 좋다. 이 경우, 보호층(442)은 포팅 수지에 사용하는 수지를 도포함으로써 형성하여도 좋다. 또는, 점착성 또는 접착성을 갖는 시트를 붙여서 보호층(442)을 형성하여도 좋다. 이 시트는 유기인가 무기인가를 문제삼지 않는다.
이렇게 하면 반도체 장치의 표면이 실리콘 이외의 물질로 덮혀지기 때문에, 예를 들면 마킹성도 향상한다.
다음에, 도 23은 본 발명을 적용한 반도체 장치에 방열기를 부착한 예를 도시하는 도면이다. 동도면에 도시하는 반도체 장치(450)는 도 4c에 도시하는 반도체 장치에 방열기(452)를 부착한 것으로, 방열기(452) 이외는 도 4c에 도시하는 반도체 장치와 같기 때문에 설명을 생략한다.
방열기(452)는 반도체 장치(450)에 있어서 실장측과는 반대면 즉 이면에, 열전도성 접착제(454)를 통하여 부착되어 있다. 이렇게 하는 것으로, 방열성이 향상한다. 방열기(452)는 복수의 핀(456)을 가지며, 동이나 동합금, 질화알루미늄 등으로 형성되어 있는 것이 많다. 또 본 예에서는 핀 부착을 예로 들었지만, 핀을 갖지 않은 단순한 판모양의 방열기(방열판)를 부착하여도 상응의 방열 효과를 얻을 수 있다. 이 경우는 단순한 판모양의 부착으로 이루어지기 때문에, 핸들링이 용이하고, 게다가 비용저감이 가능하게 된다.
상기 실시예에서는 외부 단자로서 미리 반도체 장치측에 땜납 범프나 금 범프를 설치하였지만, 다른 예에서는 반도체 장치측에 땜납 범프나 금 범프를 사용하지 않고, 예를 들면 동 등의 받침대를 그대로 외부 단자로서 사용하여도 좋다. 또, 이 경우에는 반도체 장치가 실장되는 실장 기판(머더보드)의 접합부(랜드)에, 반도체 장치 실장시 전까지 미리 땜납을 설치해 둘 필요가 있다.
또한, 상기 실시예에 있어서 사용되는 폴리이미드 수지는, 흑색인 것이 바람직하다. 흑색의 폴리이미드 수지를 응력 완화층으로서 사용하는 것으로, 반도체 칩이 빛을 받았을 때의 오작동을 피할 수 있는 동시에, 내광성을 들어 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 도 24에는 상술한 실시예에 관한 방법에 의해서 제조된 반도체 장치 등의 전자 부품(1100)을 실장한 회로 기판(1000)이 도시되어 있다. 그리고, 이 회로 기판(1000)을 구비하는 전자기기로서 도 25에는 노트형 퍼스널 컴퓨터(1200)가 도시되고 있다.

Claims (35)

  1. 전극이 형성된 웨이퍼를 준비하는 공정과,
    상기 전극의 적어도 일부를 노출시킨 상태가 되도록 상기 웨이퍼에 응력 완화층을 형성하는 공정과,
    상기 전극으로부터 상기 응력 완화층의 위에 걸쳐서, 상기 전극과의 접합부에 있어서 상기 전극보다도 폭이 크고, 상기 접합부 이외의 부분에 있어서 상기 전극보다도 폭이 작은 부분을 갖는 배선을 형성하는 공정과,
    상기 응력 완화층의 위쪽에서 상기 배선에 접속되는 외부 전극을 형성하는 공정과,
    상기 웨이퍼를 개개의 한 조각으로 절단하는 공정을 갖는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 응력 완화층으로서, 영률이 1x1010Pa 이하의 수지가 사용되는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 응력 완화층을 형성하는 공정에서는, 상기 전극을 포함하도록 상기 웨이퍼에 감광성 수지를 도포하고, 상기 감광성 수지의 상기 전극에 대응하는 영역을 제거함으로써 상기 응력 완화층을 형성하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 응력 완화층은 상기 응력 완화층을 구성하는 수지를 인쇄하는 것으로 형성되는 반도체 장치의 제조 방법.
  5. 제 3항에 있어서,
    상기 감광성 수지는 폴리이미드계, 실리콘계, 엑폭시계중 어느 하나를 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 응력 완화층은 상기 전극에 대응하는 구멍이 형성된 플레이트를, 상기 웨이퍼에 접착하여 형성되고,
    상기 플레이트는 상기 반도체 칩과 상기 반도체 칩이 실장되는 기판과의 사이의 열팽창 계수를 갖는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 응력 완화층은 플레이트 형상의 수지로 이루어지며, 상기 플레이트 형상의 수지를 상기 웨이퍼에 접착하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 웨이퍼를 준비하는 공정에서 사용되는 웨이퍼는, 상기 전극 및 상기 절단하는 공정에서 절단되는 영역을 제외하는 영역에 절연막이 형성되어 이루어지는 반도체 장치의 제조 방법.
  9. 제 2 항에 있어서,
    상기 배선을 형성하는 공정 전에, 상기 응력 완화층의 표면을 거칠게 하는 공정을 갖는 반도체 장치의 제조 방법.
  10. 제 1 항에 있어서,
    상기 외부 전극을 형성하는 공정 후에, 또한 상기 절단하는 공정 전에 있어서,
    상기 외부 전극의 형성 면에 상기 외부 전극이 포함될 때까지 감광성 수지를 도포하여 성막하는 공정과,
    상기 감광성 수지에 대하여 상기 외부 전극이 노출할 때까지 등방성의 에칭을 행하는 공정을 갖는 반도체 장치의 제조 방법.
  11. 제 1 항에 있어서,
    상기 외부 전극을 형성하는 공정 후에, 또한 상기 절단하는 공정 전에 있어서,
    상기 외부 전극의 형성 면에 상기 외부 전극이 포함될 때까지 유기막을 도포하여 성막하는 공정을 갖는 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 유기막에는, 가열되면 화학반응에 의해 잔사가 열가소성 고분자 수지로 변화하는 플럭스가 사용되는 반도체 장치의 제조 방법.
  13. 제 1 항에 있어서,
    상기 배선은 상기 응력 완화층 위에 있어서 굴곡되어 이루어지는 반도체 장치의 제조 방법.
  14. 제 1 항에 있어서,
    상기 응력 완화층을 형성하고, 또한, 상기 응력 완화층 위에 상기 배선을 형성하고 나서, 상기 배선 위에 무전해도금으로 땜납부를 형성하고, 상기 땜납부를 상기 외부 전극에 성형 가공하는 반도체 장치의 제조 방법.
  15. 제 1 항에 있어서,
    상기 응력 완화층을 형성하고, 상기 응력 완화층 위에 전도층을 형성하는 공정과,
    상기 전도층 위에 전기도금으로 땜납부를 형성하는 공정과,
    상기 전도층을 상기 배선에 가공하는 공정과,
    상기 땜납부를 상기 외부 전극에 성형 가공하는 공정을 포함하는 반도체 장치의 제조 방법.
  16. 제 14 항 또는 제 15 항에 있어서,
    상기 외부 전극을 노출시키는 영역에 있어서, 상기 배선 위에 보호막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  17. 제 14 항 또는 제 15 항에 있어서,
    상기 땜납부는 상기 배선 위에 먼저 형성된 받침대 위에 형성되는 반도체 장치의 제조 방법.
  18. 제 14 항 또는 제 15 항에 있어서,
    상기 땜납부는 도금처리에 의한 땜납막 위에 형성되는 반도체 장치의 제조 방법.
  19. 제 1 항에 있어서,
    상기 배선을 형성하는 공정 후에 있어서, 상기 배선 위에 보호막을 형성하는 공정과,
    상기 외부 전극을 형성하는 공정 전에 있어서, 상기 보호막의 상기 외부 전극에 대응하는 적어도 일부의 영역에 개구부를 형성하는 공정을 또한 가지며,
    상기 외부 전극을 형성하는 공정에서는, 상기 개구부에 땜납 크림을 인쇄하며 또한 웨트 백시킴으로써 상기 외부 전극을 형성하는 반도체 장치의 제조 방법.
  20. 제 1 항에 있어서,
    상기 배선을 형성하는 공정 후에 있어서, 상기 배선 위에 보호막을 형성하는 공정과,
    상기 외부 전극을 형성하는 공정 전에 있어서, 상기 보호막의 상기 외부 전극에 대응하는 적어도 일부의 영역에 개구부를 형성하는 공정을 또한 가지며,
    상기 외부 전극을 형성하는 공정에서는, 상기 개구부내에 플럭스를 도포 한 후에 상기 각각의 개구부에 한 조각의 땜납을 탑재시킴으로써 상기 외부 전극을 형성하는 반도체 장치의 제조 방법.
  21. 제 19 항 또는 제 20 항에 있어서,
    상기 보호막은 감광성 수지로 이루어지며, 상기 개구부는 노광 및 현상처리의 공정을 포함하여 형성되는 반도체 장치의 제조 방법.
  22. 제 1 항 내지 제 13 항, 제 14 항, 제 15 항 중 어느 한 항에 있어서,
    상기 웨이퍼를 개개의 한 조각으로 절단하기 전에, 상기 웨이퍼의 상기 전극을 갖는 면과는 반대측 면에 보호 부재를 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  23. 제 1 항에 있어서,
    단부가 경사진 콘택트 홀을 갖도록 상기 응력 완화층을 형성하고,
    상기 콘택트 홀에 의해서 상기 전극의 상기 적어도 일부를 노출시키는 반도체 장치의 제조 방법.
  24. 기판 형상으로, 전극을 갖는 복수의 전자 소자를 일체적으로 형성하는 공정과,
    상기 기판 형상의 전자 소자의 적어도 외부 전극이 형성되는 영역에 응력 완화층을 형성하는 공정과,
    상기 전극으로부터 상기 응력 완화층의 위에 걸쳐서, 상기 전극과의 접합부에 있어서 상기 전극보다도 폭이 크고, 상기 접합부 이외의 부분에 있어서 상기 전극보다도 폭이 작은 부분을 갖는 배선을 형성하는 공정과,
    상기 응력 완화층의 위쪽에서 상기 배선에 접속되도록 상기 외부 전극을 형성하는 공정과,
    상기 기판 형상의 전자 소자를 개개의 한 조각으로 절단하는 공정을 갖는 전자 부품의 제조 방법.
  25. 제 24 항에 기재된 전자 부품의 제조 방법에 있어서,
    단부가 경사지도록 상기 응력 완화층을 형성하는 반도체 장치의 제조 방법.
  26. 제 24 항에 기재된 방법에 의해서 제조되는 전자 부품으로서,
    상기 응력 완화층 위에 상기 외부 전극을 갖는 전자 부품.
  27. 전극을 갖는 반도체 칩과,
    상기 반도체 칩의 위에 있어서 상기 전극의 적어도 일부를 노출시켜서 형성되는 응력 완화층과,
    상기 전극으로부터 상기 응력 완화층의 위에 걸쳐서, 상기 전극과의 접합부에 있어서 상기 전극보다도 폭이 크고, 상기 접합부 이외의 부분에 있어서 상기 전극보다고 폭이 작은 부분을 갖도록 형성되는 배선과,
    상기 응력 완화층의 위쪽에서 상기 배선에 형성되는 외부 전극을 갖는 반도체 장치.
  28. 제 27 항에 있어서,
    상기 배선은 알루미늄, 알루미늄 합금, 크롬, 동 또는 금의 1층, 동 및 금의 2층, 크롬 및 동의 2층, 크롬 및 금의 2층, 백금 및 금의 2층, 및 크롬, 동 및 금의 3층 중 어느 하나로 형성되는 반도체 장치.
  29. 제 27 항에 있어서,
    상기 배선은 상기 응력 완화층 위에 형성되는 크롬층과, 동 및 금 중 적어도 어느 하나의 층으로 형성되는 반도체 장치.
  30. 제 27 항에 있어서,
    상기 배선은 티탄층을 포함하는 반도체 장치.
  31. 제 30 항에 있어서,
    상기 배선은 상기 티탄층 위에 형성되는 니켈의 1층 또는 백금 및 금의 2층 중 어느 하나를 포함하는 반도체 장치.
  32. 제 27 항에 있어서,
    상기 반도체 칩의 상기 전극을 갖는 면과는 반대측 면에 보호막을 갖는 반도체 장치.
  33. 제 32 항에 있어서,
    상기 보호막은 상기 웨이퍼에 사용되는 재료와는 다른 재료로, 또한 땜납의 용융 온도 이상의 융점을 갖는 재료로 이루어지는 반도체 장치.
  34. 제 27 항에 있어서,
    상기 반도체 칩의 상기 전극을 갖는 면과는 반대측 면에 방열기를 갖는 반도체 장치.
  35. 제 27 항에 있어서,
    상기 응력 완화층은 단부가 경사진 콘택트 홀을 갖고,
    상기 콘택트 홀에 의해서 상기 전극의 상기 적어도 일부가 노출되는 반도체 장치.
KR10-1998-0705996A 1996-12-04 1997-12-04 전자부품및반도체장치,및이들의제조방법 Expired - Fee Related KR100501094B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1998-0705996A KR100501094B1 (ko) 1996-12-04 1997-12-04 전자부품및반도체장치,및이들의제조방법

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP96-339045 1996-12-04
JP96-356880 1996-12-26
JP97-91449 1997-03-26
KR10-1998-0705996A KR100501094B1 (ko) 1996-12-04 1997-12-04 전자부품및반도체장치,및이들의제조방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020047020812A Division KR100549844B1 (ko) 1996-12-04 1997-12-04 전자 부품 및 반도체 장치의 제조 방법, 반도체 장치,회로 기판 및 전자 기기

Publications (2)

Publication Number Publication Date
KR19990082267A KR19990082267A (ko) 1999-11-25
KR100501094B1 true KR100501094B1 (ko) 2005-12-01

Family

ID=43671551

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0705996A Expired - Fee Related KR100501094B1 (ko) 1996-12-04 1997-12-04 전자부품및반도체장치,및이들의제조방법

Country Status (1)

Country Link
KR (1) KR100501094B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001313350A (ja) * 2000-04-28 2001-11-09 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
KR100819795B1 (ko) * 2002-04-04 2008-04-07 삼성테크윈 주식회사 금속 범프의 형성방법
JP3994989B2 (ja) * 2004-06-14 2007-10-24 セイコーエプソン株式会社 半導体装置、回路基板、電気光学装置および電子機器
US8034702B2 (en) 2007-08-16 2011-10-11 Micron Technology, Inc. Methods of forming through substrate interconnects
CN108831861A (zh) * 2018-08-09 2018-11-16 苏州晶方半导体科技股份有限公司 堆叠式芯片封装方法及封装结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62155987A (ja) * 1985-12-27 1987-07-10 Hitachi Plant Eng & Constr Co Ltd 亜硝酸イオンが共存するジチオン酸含有廃水の処理方法
JPH05226416A (ja) * 1991-07-09 1993-09-03 Oki Electric Ind Co Ltd フリップチップの実装方法
JPH05291262A (ja) * 1992-04-07 1993-11-05 Toshiba Corp バンプ電極の形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62155987A (ja) * 1985-12-27 1987-07-10 Hitachi Plant Eng & Constr Co Ltd 亜硝酸イオンが共存するジチオン酸含有廃水の処理方法
JPH05226416A (ja) * 1991-07-09 1993-09-03 Oki Electric Ind Co Ltd フリップチップの実装方法
JPH05291262A (ja) * 1992-04-07 1993-11-05 Toshiba Corp バンプ電極の形成方法

Also Published As

Publication number Publication date
KR19990082267A (ko) 1999-11-25

Similar Documents

Publication Publication Date Title
KR100540524B1 (ko) 전자 부품 및 반도체 장치의 제조 방법, 반도체 장치, 회로기판 및 전자 기기
KR100501662B1 (ko) 반도체장치및그제조방법
EP0991119B1 (en) Semiconductor device and method for manufacturing the same
JP2002164468A (ja) 半導体装置及びその製造方法
US6458627B1 (en) Semiconductor chip package and method of fabricating same
KR100501094B1 (ko) 전자부품및반도체장치,및이들의제조방법
JP3313058B2 (ja) 半導体装置とその製造方法
JP3281591B2 (ja) 半導体装置およびその製造方法
JP4513973B2 (ja) 半導体装置の製造方法
JP3520764B2 (ja) 半導体装置およびその製造方法
JP4359788B2 (ja) 半導体装置、電子部品、回路基板及び電子機器
JP4362735B2 (ja) 半導体装置の製造方法
JPH09321169A (ja) 半導体パッケージ、半導体パッケージ回路板および半導体パッケージ用部材
JP2005217443A (ja) 半導体装置及びその製造方法
JP2005217444A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 19980804

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20020912

Comment text: Request for Examination of Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20040827

Patent event code: PE09021S01D

A107 Divisional application of patent
PA0104 Divisional application for international application

Comment text: Divisional Application for International Patent

Patent event code: PA01041R01D

Patent event date: 20041220

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20050415

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20050705

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20050706

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20080623

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20090623

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20100705

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20110617

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20120621

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20130603

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20130603

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20140626

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20140626

Start annual number: 10

End annual number: 10

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20160609