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KR100499517B1 - Ｌｍｓ 적응 필터 - Google Patents

Ｌｍｓ 적응 필터 Download PDF

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KR100499517B1
KR100499517B1 KR10-2003-0060219A KR20030060219A KR100499517B1 KR 100499517 B1 KR100499517 B1 KR 100499517B1 KR 20030060219 A KR20030060219 A KR 20030060219A KR 100499517 B1 KR100499517 B1 KR 100499517B1
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Abstract

본 발명은 LMS 적응 필터에 관한 것으로, 단위 주기 시간동안 필터의 출력을 얻으면서 계수 갱신을 위한 곱셈기와 가산기 그리고, 출력을 위한 곱셈기를 2탭당 한 개씩 사용하여 곱셈기와 가산기의 숫자를 1/2로 줄이기 위한 것이다.
본 발명을 이용하면 필터 연산에 의한 출력 지연 없이 필터 크기가 30% 이상 줄일 수 있으므로, 시간상 멀리 있는 매체에 대한 왜곡 보상을 위해서 많은 필터에 탭을 필요로 하는 경우에도 구현하기가 용이해지는 장점이 있다.

Description

ＬＭＳ 적응 필터{Least-Mean-Square Adaptation Filter}
본 발명은 필터(Filter)에 관한 것으로 특히, 필터 연산에 의한 출력 지연 없이 필터의 크기를 줄이기 위한 LMS(Least Mean Square : 이하, LMS라 한다) 적응 필터에 관한 것이다.
현재 사용되고 있는 LMS 적응 알고리즘을 이용한 디지털 필터(이하, 'LMS 적응 필터'라 한다)는 계수를 지속적으로 갱신할 수 있는 필터로서, 주로 등화기나 잡음 제거기 등에 사용되어 채널 또는 시스템 자체에 의해 발생되는 왜곡을 보상하는 역할을 한다.
도 1은 LMS 적응 필터의 일반적인 구조를 나타낸 도면이다.
입력 신호인 x0, x1, x2가 있고 계수 갱신을 위한 지연된 입력 신호인 xd0, xd1, xd2가 있으며, 이 신호들은 지연기를 통해 전달된다.
즉, x0은 제 1 지연기(D1)를 통해 x1로 전달되고, x1은 다시 제 2 지연기(D2)를 통해 x2로 전달된다. 그리고, xd0은 제 3 지연기(D3)를 통해 xd1로 전달되고, xd1은 다시 제 4 지연기(D4)를 통해 xd2로 전달된다.
이때, 상기 제 1 내지 제 4 지연기(D1~D4)는 단위 주기 신호(clk)에 동기되어 동작한다.
상기 지연된 입력 신호 xd0, xd1, xd2는 입력 신호 x0, x1, x2가 일정 시간 지연된 신호로, 지연 시간 값은 회로 설계에 따라 달라질 수 있다.
즉, xd0은 x0이 하나의 지연기(D1)를 통과하여 얻어지는 신호일 수도 있지만, 두 개의 지연기(D1, D2) 또는 그 이상의 개수의 지연기를 통과한 신호일 수도 있으며, xd1, xd2도 마찬가지이다. 이에, 도 1에서는 지연기를 통과한 입력 신호들x0, x1, x2 을 지연된 입력 신호 xd0, xd1, xd2로 사용하지 않고, 입력 신호와 지연된 입력 신호의 패스를 따로 구성하였다.
그리고, 입력신호 x0, xd0을 받아 출력신호 y0을 출력하는 제 1 탭부(T1)와, 입력 신호 x1, xd1을 받아 출력신호 y1을 출력하는 제 2 탭부(T2)가 구성되어 있다. 상기 제 1 탭부(T1)와 제 2 탭부(T2)는 동일한 구조를 갖는다.
상기 제 1 탭부(T1)를 보면, 지연된 입력신호 xd0과 에러(e)를 곱하는 제 1 곱셈기(M1)와, 상기 제 1 곱셈기(M1)의 연산 결과와 이전 계수를 더하는 제 1 가산기(A1)와, 단위 주기 신호에 동기되어 상기 제 1 가산기(A1)의 출력 결과를 저장하여 새로운 계수 c0으로 출력하는 제 5 지연기(D5)와, 입력 신호 x0과 제 5 지연기(D5)에서 출력되는 계수 c0을 곱해서 첫 번째 탭에 대한 출력신호 y0을 생성하는 제 2 곱셈기(M2)로 이루어져 있다.
그리고, 상기 제 2 탭부(T2)는 지연된 입력신호 xd1과 에러(e)를 곱하는 제 3 곱셈기(M3)와, 상기 제 3 곱셈기(M3)의 출력 결과와 이전 계수를 더하는 제 2 가산기(A2)와, 단위 주기 신호에 동기되어 상기 제 2 가산기(A2)의 출력결과를 저장하여 새로운 계수 c1로 출력하는 제 6 지연기(D6)와, 입력 신호 x1과 제 6 지연기(D6)에서 출력되는 계수 c1을 곱해서 두 번째 탭에 대한 출력신호 y1을 생성하는 제 4 곱셈기(M4)로 구성된다.
상기한 LMS 적응 필터에서의 계수 갱신 과정은 다음과 같다.
상기 제 1 탭부(T1)에서는 제 1 곱셈기(M1)에서 지연된 입력 신호 xd0과 에러(e)가 곱해지고, 곱해진 결과는 제 1 가산기(A1)를 통해 이전 계수와 더해진다. 상기 제 1 가산기(A1)에 의해 더해진 값은 단위 주기 신호에 동기되어 제 5 지연기(D5)에 저장되어 출력되며, 이 값으로 계수 c0의 갱신이 이루어진다.
동시에, 제 2 탭부(T2)에서는 제 3 곱셈기(M3)에서 지연된 입력 신호 xd1과 에러(e)가 곱해지고, 곱해진 결과는 제 2 가산기(A2)를 통해 이전 계수와 더해진다. 상기 제 2 가산기(A2)에 의해 더해진 값은 단위 주기 신호에 동기되어 제 6 지연기(D6)에 저장되어 출력되며, 이 값으로 계수 c1의 갱신이 이루어진다.
그리고, 출력은 입력 신호와 계수가 곱해져서 순차적으로 생성된다.
즉, 입력 신호 x0과 계수 c0이 제 2 곱셈기(M2)를 통해 곱해져서 제 1 탭에 대한 출력 신호 y0이 만들어지게 되고, 입력 신호 x1과 계수 c1이 제 4 곱셈기(M4)를 통해 곱해져서 제 2 탭에 대한 출력 신호 y1이 만들어진다.
이상에서 살펴본 바와 같이 LMS 적응 필터는 각 탭마다 계수 갱신을 위한 곱셈기와 가산기가 각각 1개씩, 출력을 위한 곱셈기가 1개 필요하다.
근래 지상파 TV와 같이 시간성으로 멀리 있는 매체에 의한 왜곡(long-term fading)이 존재하는 채널에서 원활한 방송 수신을 위해서 그 왜곡을 보상할 필요가 있다.
시간상 멀리 있는 매체에 의한 왜곡을 보상하기 위해서는 등화기 또는 잡음 제거기에 사용되는 필터의 탭 수가 많아야 한다. 그러나, 많은 탭을 가지는 필터는 그 크기가 매우 크기 때문에 실제로 구현하기가 어려운 실정이다.
본 발명은 상기한 문제점을 해결하기 위하여 안출한 것으로 필터의 크기를 줄일 수 있는 LMS 적응 필터를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 시간상 멀리 있는 매체에 의한 왜곡 보상에 이용하기 적합한 LMS 적응 필터를 제공하는데 있다.
본 발명의 일 특징에 따른 LMS 적응 필터는 입력 신호 x0, x1, x2를 단위 주기 신호에 동기되어 전달하는 제 1, 제 2 지연기와, 상기 입력 신호 x0, x1, x2를 일정 시간 지연시켜 얻어진 지연된 입력신호 xd0, xd1, xd2를 단위 주기 신호에 동기되어 전달하는 제 3, 제 4 지연기와, 외부인가 선택 신호에 따라서 상기 xd0, xd1 중 하나를 선택하여 출력하는 제 1 먹스와, 상기 제 1 먹스의 출력 신호와 에러를 승산하는 제 1 곱셈기와, 상기 제 1 곱셈기의 출력 신호와 현재 계수를 더하는 가산기와, 단위 주기 신호에 반주기 지연된 주기 신호에 동기되어 상기 가산기의 출력을 저장하여 출력하는 제 5 지연기와, 단위 주기 신호에 동기되어 상기 가산기의 출력을 저장하여 출력하는 제 6 지연기와, 상기 선택 신호에 따라서 상기 제 5, 제 6 지연기의 출력 신호 중 어느 하나를 선택하고 이를 이용해 상기 계수를 갱신하는 제 2 먹스와, 상기 선택 신호에 따라서 입력 신호 x0, x1 중 어느 하나를 선택하여 출력하는 제 3 먹스와, 상기 갱신된 계수와 제 3 먹스의 출력 신호를 승산하여 두 번째 탭에 대한 출력 신호로 출력하는 제 2 곱셈기와, 단위 주기 신호에 1/4 주기 지연된 주기 신호에 동기되어 상기 제 2 곱셈기의 출력 신호를 저장하여 첫 번째 탭에 대한 출력 신호로 출력하는 제 7 지연기로 구성됨을 특징으로 한다.
바람직하게, 상기 제 1 먹스는 상기 선택 신호의 로직값이 '0'인 경우에 지연된 입력 신호 xd0을 선택하고, 선택 신호의 로직값이 '1'인 경우에 지연된 입력 신호 xd1을 선택하도록 구성된 것을 특징으로 한다.
바람직하게, 상기 제 2 먹스는 상기 선택 신호의 로직값이 '0'인 경우에 제 5 지연기의 출력 신호를 선택하고, 선택 신호의 로직값이 '1'인 경우에 제 6 지연기의 출력 신호를 선택하도록 구성된 것을 특징으로 한다.
바람직하게, 상기 제 3 먹스는 상기 선택 신호의 로직값이 '0'인 경우에 x0을 선택하고, 선택 신호의 로직값이 '1'인 경우에 입력 신호 x1을 선택하도록 구성된 것을 특징으로 한다.
바람직하게, 상기 지연된 입력 신호 xd0을 입력 신호 x0을 상기 제 1 지연기를 통과시켜 얻을 수 있도록 구성하는 것을 특징으로 한다.
바람직하게, 상기 지연된 입력 신호 xd1을 입력 신호 x1을 상기 제 2 지연기를 통과시켜 얻을 수 있도록 구성하는 것을 특징으로 한다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해 질 것이다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 LMS 적응 필터의 구조를 나타낸 도면이다.
입력 신호인 x0, x1, x2가 있고 계수 갱신을 위한 지연된 입력 신호인 xd0, xd1, 그리고 xd2가 있으며 각 신호는 지연기를 통해 전달된다.
즉, xd0은 제 1 지연기(D11)를 통해 xd1로 전달되고, xd1은 다시 제 2 지연기(D12)를 통해 xd2로 전달된다. 그리고, x0은 제 3 지연기(D13)를 통해 x1로 전달되고, x1은 다시 제 4 지연기(D14)를 통해 x2로 전달된다.
상기 제 1 내지 제 4 지연기(D11~D14)는 단위 주기 신호(clk)에 의해 동기되어 동작한다.
상기 지연된 입력 신호 xd0, xd1, xd2는 입력 신호 x0, x1, x2가 일정 시간 지연된 신호로, 지연 시간 값은 회로 설계에 따라 달라질 수 있다.
즉, xd0은 x0이 하나의 지연기를 통과하여 얻어지는 신호일 수도 있지만, 두 개의 지연기 또는 그 이상의 개수의 지연기를 통과한 신호일 수도 있으며, xd1, xd2도 마찬가지이다.
이에, 도 2에서는 지연기를 통과시킨 입력 신호를 지연된 입력 신호로 사용하지 않고 입력 신호와 지연된 입력 신호가 별도의 패스를 갖도록 구성하였다.
그리고, 상기 지연된 입력 신호 xd0, xd1을 수신하여 외부에서 입력되는 선택 신호(sel)의 로직값에 따라 어느 하나를 선택하여 출력하는 제 1 먹스(MUX1)와, 상기 제 1 먹스(MUX1)의 출력 신호와 에러 신호(e)를 곱하는 제 1 곱셈기(M11)와, 상기 제 1 곱셈기(M11)의 출력과 이전 계수를 더하는 가산기(A11)와, 단위 주기 신호에 반주기 어긋나 있는 신호(clk2)에 동기되어 상기 가산기(A11)의 출력을 저장하여 계수 c0으로 출력하는 제 5 지연기(D15)와, 단위 주기 신호에 동기되어 상기 가산기(A11)의 출력을 저장하여 계수 c1로 출력하는 제 6 지연기(D16)와, 선택 신호(sel)의 로직값에 따라서 c0, c1 중 어느 하나를 선택하여 계수를 갱신하는 제 2 먹스(MUX2)와, 입력 신호 x0, x1을 수신하여 선택 신호(sel)의 로직값에 따라서 어느 하나를 선택하는 제 3 먹스(MUX3)와, 상기 제 2 먹스(MUX2)에 의해 갱신된 계수와 제 3 먹스(MUX3)에 의해 선택된 입력 신호를 곱하는 제 2 곱셈기(M12)와, 단위 주기 신호에 1/4 주기 지연된 주기 신호에 동기되어 상기 제 2 곱셈기(M12)의 출력 신호를 저장하여 첫 번째 탭에 대한 출력 신호 y0으로 출력하는 제 7 지연기(D17)를 포함한다. 두 번째 탭에 대한 출력 신호 y1은 제 2 곱셈기(M12)에 의해 계산된 값이 그대로 출력되어 얻어진다.
상기한 LMS 적응 필터에서의 계수 갱신 과정은 다음과 같다.
먼저, 지연된 입력 신호 xd0, xd1은 제 1 먹스(MUX1)에 의해 어느 하나가 선택되게 된다. 상기 제 1 먹스(MUX1)는 선택 신호(sel)의 로직값이 '0'이면 xd0을 선택하고, 선택 신호(sel)의 로직값이 '1'이면 xd1을 선택하여 출력한다.
그리고, 상기 제 1 먹스(MUX1)의 출력 신호는 제 1 곱셈기(M11)에서 에러(e)와 곱해지고, 이 곱해진 값은 가산기(A11)에서 이전 계수와 더해지게 된다.
상기 가산기(A11)의 출력값은 분기되어 제 5 지연기(D15)와 제 6 지연기(D16)로 입력되게 되는데, 제 5 지연기(D15)는 단위 주기 신호에 반주기 어긋나 있는 주기 신호(clk2)에 동기되어 상기 가산기(A11)의 출력값을 저장하여 계수 c0으로 출력하고, 제 6 지연기(D16)는 단위 주기 신호(clk)에 동기되어 상기 가산기(A11)의 출력값을 저장하여 계수 c1로 출력한다. 이때, 상기 c0과 c1은 반주기만큼의 위상차를 갖게 된다.
상기 제 5, 제 6 지연기(D15)(D16)에서 출력된 계수 c0, c1은 제 2 먹스(MUX2)를 통해 어느 하나가 선택되어 계수 갱신이 이루어진다. 상기 제 2 먹스(MUX2)는 선택 신호(sel)의 로직값에 따라서 c0, c1 중 어느 하나를 선택하는데, 선택 신호(sel)의 로직값이 '0'인 경우에는 c0을, 선택 신호(sel)의 로직값이 '1'인 경우에는 c1을 선택한다.
그리고, 입력 신호 x0, x1은 제 3 먹스(MUX3)를 통해 어느 하나가 선택되어 출력되게 된다. 상기 제 3 먹스(MUX3)는 선택 신호(sel)의 로직값이 '0'인 경우에는 x0을 선택하고, 선택 신호(sel)의 로직값이 '1'인 경우에는 x1을 선택하여 출력한다.
그리고, 상기 제 2 먹스(MUX2)에 의해 갱신된 계수와 제 3 먹스(MUX3)에 의해 선택된 입력 신호는 제 2 곱셈기(M12)에 의해 곱해져서 순차적으로 생성되는데, 첫 번째 탭에 대한 출력 y0은 단위 주기 신호(clk)에 1/4 주기 어긋나 있는 주기 신호(clk1)에 동기되어 동작하는 제 7 지연기(D17)에 저장되어 출력되며, 두 번째 탭에 대한 출력 y1은 제 2 곱셈기(M12)에서 계산된 값이 그대로 출력된다.
도 3은 본 발명에 따른 LMS 적응 필터의 일 실시예를 나타낸 도면으로, 도 2의 구조에서 계수 갱신을 위한 신호 xd0, xd1을 입력 신호 x0, xd1을 제 1, 제 2 지연기(D21)(D22)를 통해 지연시킨 신호로부터 얻도록 구성한 경우이다.
즉, 입력 신호인 x0이 제 1 지연기(D21) 통해 x1로 전달되고, x1이 제 2 지연기(D22)를 통해 x2로 전달되는데, 지연된 입력 신호 xd0은 x0이 제 1 지연기(D21)를 통과한 신호로부터, 지연된 입력 신호 xd1은 x1이 제 2 지연기(D21)를 통과한 신호로부터 얻을 수 있도록 구성하였다.
상기 지연된 입력 신호 xd0, xd1은 제 1 먹스(MUX11)에 입력되어 선택 신호(sel)의 로직값에 따라 어느 하나가 선택되어 출력되게 된다.
상기 제 1 먹스(MUX11)는 선택 신호(sel) 값이 '0'이면 xd0을 선택하고, 선택 신호(sel) 값이 '1'이면 xd1을 선택하여 출력한다.
그리고, 제 1 곱셈기(M21)에서는 상기 제 1 먹스(MUX11)의 출력 신호와 에러(e)를 곱하고, 제 1 곱셈기(M21)에 의해 곱해진 결과는 가산기(A21)를 통해 이전 계수와 더해진다.
그리고, 상기 가산기(A21)에 의해 더해진 결과는 분기되어 제 3 지연기(D23)와 제 4 지연기(D24)에 입력되게 된다.
상기 제 3 지연기(D23)는 단위 주기 신호에 반주기 어긋나 있는 주기 신호(clk2)에 동기되어 상기 가산기(A21)의 출력 신호를 저장하여 새로운 계수 c0으로 출력하고, 제 4 지연기(D24)는 단위 주기 신호(clk)에 동기되어 상기 가산기(A21)의 출력 신호를 저장하여 새로운 계수 c1로 출력한다.
이때, c0과 c1은 상기 제 3 지연기(D23)와 제 4 지연기(D24)를 통과하면서 반주기만큼의 위상차를 갖게 된다.
제 2 먹스(MUX12)는 상기 c0, c1 중 어느 하나를 선택하여 계수를 갱신한다. 상기 제 2 먹스(MUX12)는 선택 신호(sel)의 로직값에 따라서 c0, c1 중 어느 하나를 선택하는데, 선택 신호(sel)의 로직값이 '0'인 경우에는 c0을, 선택 신호(sel)의 로직값이 '1'인 경우에는 c1을 선택한다.
그리고, 입력 신호 x0, x1은 제 3 먹스(MUX13)에 입력되어 선택 신호(sel)의 로직값에 따라서 어느 하나가 선택되어 출력되게 된다. 상기 제 3 먹스(MUX13)는 선택 신호(sel)의 로직값이 '0'인 경우에는 x0을 선택하고, 선택 신호(sel)의 로직값이 '1'인 경우에는 x1을 선택하여 출력한다.
그리고, 상기 제 2 먹스(MUX12)에 의해 갱신된 계수와 제 3 먹스(MUX13)에 의해 선택된 입력 신호는 제 2 곱셈기(M22)에 의해 곱해져서 순차적으로 생성되는데, 첫 번째 탭에 대한 출력 y0은 단위 주기 신호에 1/4 주기 어긋나 있는 주기 신호(clk1)에 동기되어 동작하는 제 5 지연기(D25)에 저장되어 출력되며, 두 번째 탭에 대한 출력 y1은 제 2 곱셈기(M22)에서 계산된 값이 그대로 출력된다.
위에서 설명한 바에 따르면, 본 발명에 따른 LMS 적응 필터의 특징은 계수 갱신을 위한 곱셈기와 가산기, 출력을 위한 곱셈기가 1탭마다 필요했던 기존의 구조와는 달리, 2 탭 당 한 개씩만 필요하다는 점이다.
이처럼 필터 구성에 필요한 곱셈기와 가산기의 수가 줄어들게 되면 필터 크기 또한 줄어들게 될 것임은 명백하다.
도 4는 본 발명의 LMS 적응 필터의 계수 갱신 방법에 대한 타이밍도로, 도 3과 같이 회로를 구성한 경우에 대해서 나타낸 것이다.
선택 신호(sel)의 로직값이 '0'이면 제 1 먹스(MUX11)에서는 xd0이 선택되어 제 1 곱셈기(M21)의 출력은 e*xd0이 되고, 제 2 먹스(MUX12)에서는 c0이 선택되어 가산기(A21)의 출력 c는 c0 + e*xd0이 된다.
그리고, 선택 신호(sel)의 로직값이 '1'이 되면 제 1 먹스(MUX11)에서는 xd1이 선택되어 제 1 곱셈기(M21)의 출력은 e*xd1이 되고, 제 2 먹스(MUX12)에서는 c1이 선택되어 가산기(A21)의 출력 c는 c1 + e*xd1로 천이된다.
그리고, 제 5 지연부(D25)는 단위 주기신호에 반주기 어긋난 신호(clk2)에 동기되어 동작하며, 제 6 지연부(D26)는 단위 주기에 동기되어 동작한다.
따라서, clk2 신호의 라이징 에지(raising edge)에서 가산기(A21)의 출력값이 새로운 계수 new c0으로 출력되며 이 값은 clk2 신호의 다음 라이징 에지 전까지 유지된다.
그리고, clk 신호의 라이징 에지에서 가산기(A21)의 출력값이 새로운 계수 new c1로 출력되며 이 값은 clk 신호의 다음 라이징 에지 전까지 유지된다.
도 5는 본 발명에 따른 필터의 출력 타이밍도이다.
도 3을 보면 제 2 먹스(MUX12)는 선택 신호(sel)의 로직값이 '0'이면 c0을, 선택신호(sel)의 로직값이 '1'이면 c1을 출력하고, 제 3 먹스(MUX13)는 선택 신호(sel)의 로직값이 '0'이면 x0을, 선택 신호(sel)의 로직값이 '1'이면 x1을 출력하므로 제 2 곱셈기(M22)의 출력 신호 y는 선택 신호(sel)의 로직값이 '0'이면 c0*x0, 선택 신호(sel)가 '1'이면 c1*x1이 된다.
이때, 상기 제 7 지연기(D27)는 단위 주기 신호(clk)와 1/4주기만큼 어긋나있는 신호(clk1)에 동기되어 제 2 곱셈기(M22)의 출력 신호 y를 저장하여 y0 신호로 출력한다. 그리고, y1 신호는 y 신호가 그대로 출력된 것이므로 y 신호와 동상이 된다.
도면에 표시된 바와 같이, 더하는 구간(summation period)에서 두 탭의 출력이 동시에 나오므로 전체 필터의 출력을 입력 신호로 들어온 때의 단위 주기 신호(clk) 시간 안에 얻을 수 있다.
다음 표 1은 기존의 필터와 본 발명의 필터 크기를 비교하기 위한 것이다.
크기(gates)
기존의 필터 11835
본 발명의 필터(실시예2) 8310
표 1은 본 발명을 이용할 경우 필터 사이즈가 기존에 비하여 ≒ 0.7배가됨을 나타내고 있다. 즉, 필터 사이즈를 30% 정도 줄일 수 있는 효과를 갖게 된다.
상기와 같은 본 발명의 LMS 적응 필터는 다음과 같은 효과가 있다.
기존에는 계수 갱신을 위한 곱셈기와 가산기, 출력을 위한 곱셈기가 매 탭마다 필요했으나, 본 발명에서는 2개의 탭당 한 개씩만 필요하다. 따라서, 필터 사이즈를 30% 가량 줄일 수 있는 효과가 있다.
이처럼, 탭당 사이즈가 줄어들었기 때문에 많은 탭을 갖는 필터도 구현이 가능해진다. 따라서, 시간상 멀리 있는 매체에 대한 왜곡 보상을 위해서 필터에 많은 탭을 필요로 하는 경우에 유용하다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.
도 1은 LMS 적응 필터의 일반적인 구조를 나타낸 도면
도 2는 본 발명에 따른 LMS 적응 필터의 구조를 나타낸 도면
도 3은 본 발명의 일 실시예에 따른 LMS 적응 필터의 구조를 나타낸 도면
도 4는 본 발명에 따른 필터의 LMS 적응 타이밍도
도 5는 본 발명에 따른 필터의 출력 타이밍도
**도면의 주요 부분에 대한 부호 설명**
D11 내지 D17 : 제 1 내지 제 7 지연기
MUX1 내지 MUX3 : 제 1 내지 제 3 먹스
M11, M12 : 제 1, 제 2 곱셈기
A11 : 가산기

Claims (6)

  1. 입력 신호 x0, x1, x2를 단위 주기 신호에 동기되어 전달하는 제 1, 제 2 지연기와,
    상기 입력 신호 x0, x1, x2를 일정 시간 지연시켜 얻어진 지연된 입력신호 xd0, xd1, xd2를 단위 주기 신호에 동기되어 전달하는 제 3, 제 4 지연기와,
    외부인가 선택 신호에 따라서 상기 xd0, xd1 중 하나를 선택하여 출력하는 제 1 먹스와,
    상기 제 1 먹스의 출력 신호와 에러를 승산하는 제 1 곱셈기와,
    상기 제 1 곱셈기의 출력 신호와 현재 계수를 더하는 가산기와,
    단위 주기 신호에 반주기 지연된 주기 신호에 동기되어 상기 가산기의 출력을 저장하여 출력하는 제 5 지연기와,
    단위 주기 신호에 동기되어 상기 가산기의 출력을 저장하여 출력하는 제 6 지연기와,
    상기 선택 신호에 따라서 상기 제 5, 제 6 지연기의 출력 신호 중 어느 하나를 선택하고 이를 이용해 상기 계수를 갱신하는 제 2 먹스와,
    상기 선택 신호에 따라서 입력 신호 x0, x1 중 어느 하나를 선택하여 출력하는 제 3 먹스와,
    상기 갱신된 계수와 제 3 먹스의 출력 신호를 승산하여 두 번째 탭에 대한 출력 신호로 출력하는 제 2 곱셈기와,
    단위 주기 신호에 1/4 주기 지연된 주기 신호에 동기되어 상기 제 2 곱셈기의 출력 신호를 저장하여 첫 번째 탭에 대한 출력 신호로 출력하는 제 7 지연기로 구성됨을 특징으로 하는 LMS 적응 필터.
  2. 제 1항에 있어서,
    상기 제 1 먹스는 상기 선택 신호의 로직값이 '0'인 경우에 지연된 입력 신호 xd0을 선택하고, 선택 신호의 로직값이 '1'인 경우에 지연된 입력 신호 xd1을 선택하도록 구성된 것을 특징으로 하는 LMS 적응 필터.
  3. 제 1항에 있어서,
    상기 제 2 먹스는 상기 선택 신호의 로직값이 '0'인 경우에 제 5 지연기의 출력 신호를 선택하고, 선택 신호의 로직값이 '1'인 경우에 제 6 지연기의 출력 신호를 선택하도록 구성된 것을 특징으로 하는 LMS 적응 필터.
  4. 제 1항에 있어서,
    상기 제 3 먹스는 상기 선택 신호의 로직값이 '0'인 경우에 x0을 선택하고, 선택 신호의 로직값이 '1'인 경우에 입력 신호 x1을 선택하도록 구성된 것을 특징으로 하는 LMS 적응 필터.
  5. 제 1항에 있어서,
    상기 지연된 입력 신호 xd0을 입력 신호 x0을 상기 제 1 지연기를 통과시켜 얻을 수 있도록 구성하는 것을 특징으로 하는 LMS 적응 필터.
  6. 제 1항에 있어서,
    상기 지연된 입력 신호 xd1을 입력 신호 x1을 상기 제 2 지연기를 통과시켜 얻을 수 있도록 구성하는 것을 특징으로 하는 LMS 적응 필터.
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