KR100496792B1

KR100496792B1 - A reference voltage generating circuit

Info

Publication number: KR100496792B1
Application number: KR1019970045870A
Authority: KR
Inventors: 전필재
Original assignee: 삼성전자주식회사
Priority date: 1997-09-04
Filing date: 1997-09-04
Publication date: 2005-09-08
Also published as: KR19990024645A

Abstract

본 발명은 기준전압 발생회로에 관한 것으로, 저항기, 제 1 및 제 2 PMOS 트랜지스터, 그리고 NMOS 트랜지스터를 포함한다. 상기 저항기는 전원단자와 출력단자 사이에 연결된다. 상기 제 1 PMOS 트랜지스터는 상기 출력단자에 연결되는 소스 단자, 접지에 연결되는 드레인 단자, 그리고 게이트 단자를 갖는다. 상기 제 2 PMOS 트랜지스터는 상기 출력단자에 연결되는 소스 단자, 상기 제 1 PMOS 트랜지스터의 게이트 단자에 연결되는 게이트 단자 및 드레인 단자를 갖는다. 그리고 상기 NMOS 트랜지스터는 상기 출력단자에 연결되는 게이트 단자, 상기 제 2 PMOS 트랜지스터의 드레인 단자에 연결되는 드레인 단자, 그리고 접지에 연결되는 소스 단자를 갖는다. 여기에서, 상기 제 2 PMOS 트랜지스터는 상기 제 1 PMOS 트랜지스터의 게이트 및 소스 단자 사이의 전압을 제어하여 상기 출력단자의 전압이 안정적으로 유지되도록 한다.The present invention relates to a reference voltage generator circuit, and includes a resistor, first and second PMOS transistors, and an NMOS transistor. The resistor is connected between the power supply terminal and the output terminal. The first PMOS transistor has a source terminal connected to the output terminal, a drain terminal connected to ground, and a gate terminal. The second PMOS transistor has a source terminal connected to the output terminal, a gate terminal connected to the gate terminal of the first PMOS transistor, and a drain terminal. The NMOS transistor has a gate terminal connected to the output terminal, a drain terminal connected to the drain terminal of the second PMOS transistor, and a source terminal connected to ground. Here, the second PMOS transistor controls the voltage between the gate and the source terminal of the first PMOS transistor so that the voltage of the output terminal is kept stable.

본 발명에 의하면, 출력 단자의 전압을 안정적으로 유지하면서 칩의 크기를 줄일 수 있다.According to the present invention, the size of the chip can be reduced while keeping the voltage at the output terminal stable.

Description

Reference voltage generating circuit {A REFERENCE VOLTAGE GENERATING CIRCUIT}

본 발명은 기준전압 발생회로에 관한 것으로, 좀 더 구체적으로 출력단자의 전압을 안정적으로 유지하면서 칩 사이즈를 줄인 기준전압 발생회로에 관한 것이다.The present invention relates to a reference voltage generating circuit, and more particularly, to a reference voltage generating circuit having a reduced chip size while maintaining a stable voltage at an output terminal.

종래기술에 따른 기준전압 발생회로는 저항을 이용하여 바이어스단의 출력전압 변동을 억제시킨다. 이를 위해서 큰 저항값의 저항소자를 이용하여 전류변화에 민감한 바이어스단의 전압 변동을 제어한다.The reference voltage generating circuit according to the prior art suppresses the output voltage variation of the bias stage by using a resistor. To this end, the resistance element of the large resistance value is used to control the voltage variation of the bias stage sensitive to the current change.

일반적으로 MOS 트랜지스터는 게이트-소스 전압이 클수록 전류가 많이 흐르게 된다. 즉, 게이트-소스 간의 전위차가 커지게 되면 그 전위차의 제곱에 비례하는 전류가 흐르게 된다.In general, the larger the gate-source voltage, the more current flows in the MOS transistor. In other words, when the potential difference between the gate and the source becomes large, a current flows in proportion to the square of the potential difference.

도 1을 참조하면, 기존의 기준전압 발생회로에서 바이어스 전압(BIAS)이 상승하면 PMOS트랜지스터(MP1)의 게이트-소스 전압이 커진다.Referring to FIG. 1, when the bias voltage BIAS increases in the conventional reference voltage generator, the gate-source voltage of the PMOS transistor MP1 increases.

그러므로 제 1 저항기(R1)에 흐르는 전류가 일정하면, PMOS트랜지스터(MP1)에 흐르는 전류량은 증가하고, 바이어스 전압(BIAS)을 안정적으로 유지하는 제 2 저항기(R2)에 흐르는 전류량은 그만큼 작아진다. 그 결과 제 1 노드(NODE 1)의 전압은 증가하게 되어 바이어스 전압(BIAS) 증가에 의해 형성되었던 PMOS 트랜지스터(MP1)의 게이트-소스간의 전압차를 줄이게 된다. 즉 바이어스 전압(BIAS)이 변동되는 것을 억제시켜준다.Therefore, when the current flowing through the first resistor R1 is constant, the amount of current flowing through the PMOS transistor MP1 increases, and the amount of current flowing through the second resistor R2 that maintains the bias voltage BIAS stably decreases. As a result, the voltage of the first node NODE 1 is increased to reduce the voltage difference between the gate and the source of the PMOS transistor MP1 formed by the increase of the bias voltage BIAS. In other words, the bias voltage BIAS is suppressed from changing.

따라서 바이어스단의 전압을 컨트롤하기 위해서 상기 제 2 저항기(R2)의 저항값이 매우 커야하며, 저항이 클수록 칩 사이즈가 커지는 문제점이 있다.Therefore, in order to control the voltage of the bias stage, the resistance value of the second resistor R2 must be very large, and the larger the resistance, the larger the chip size.

본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 칩 사이즈를 줄이면서 바이어스 전압을 안정적으로 유지하는 기준전압 발생회로를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problem, and to provide a reference voltage generating circuit which maintains a bias voltage stably while reducing chip size.

상술한 목적을 달성하기 위한 본 발명에 따른 기준전압 발생회로는,Reference voltage generation circuit according to the present invention for achieving the above object,

전원단자와 출력단자 사이에 연결되는 저항기; 상기 출력단자에 연결되는 소스 단자, 접지에 연결되는 드레인 단자, 그리고 게이트 단자를 갖는 제 1 PMOS 트랜지스터; 상기 출력단자에 연결되는 소스 단자, 상기 제 1 PMOS 트랜지스터의 게이트 단자에 연결되는 게이트 단자 및 드레인 단자를 갖는 제 2 PMOS 트랜지스터; 및 상기 출력단자에 연결되는 게이트 단자, 상기 제 2 PMOS 트랜지스터의 드레인 단자에 연결되는 드레인 단자, 그리고 접지에 연결되는 소스 단자를 갖는 NMOS 트랜지스터를 포함한다. 여기에서, 상기 제 2 PMOS 트랜지스터는, 상기 제 1 PMOS 트랜지스터의 게이트 및 소스 단자 사이의 전압을 제어하여 상기 출력단자의 전압이 안정적으로 유지되도록 하는 것을 특징으로 한다.A resistor connected between the power supply terminal and the output terminal; A first PMOS transistor having a source terminal connected to the output terminal, a drain terminal connected to ground, and a gate terminal; A second PMOS transistor having a source terminal connected to the output terminal, a gate terminal connected to the gate terminal of the first PMOS transistor, and a drain terminal; And an NMOS transistor having a gate terminal connected to the output terminal, a drain terminal connected to the drain terminal of the second PMOS transistor, and a source terminal connected to ground. The second PMOS transistor may control a voltage between a gate and a source terminal of the first PMOS transistor to maintain the voltage of the output terminal stably.

이와 같은 기준전압 발생회로에 의하면, 출력단자의 전압변화가 발생되면 제 2 PMOS 트랜지스터에 의해 제 1 PMOS 트랜지스터의 게이트-소스 전압을 증가시켜 출력단자의 전압을 안정적으로 유지한다.According to such a reference voltage generator, when the voltage change of the output terminal occurs, the gate-source voltage of the first PMOS transistor is increased by the second PMOS transistor to maintain the voltage of the output terminal stably.

이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.DETAILED DESCRIPTION Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 바람직한 실시예에 따른 신규한 기준전압 발생회로의 구성을 도시하고 있다.2 shows the configuration of a novel reference voltage generation circuit according to a preferred embodiment of the present invention.

도면을 참조하면, 상기 기준전압 발생회로는 저항기(R1), 제 1 및 제 2 PMOS 트랜지스터(MP1, MP2), 그리고 NMOS 트랜지스터(MN3)를 포함하고 있다.Referring to the drawings, the reference voltage generation circuit includes a resistor R1, first and second PMOS transistors MP1 and MP2, and an NMOS transistor MN3.

상기 저항기(R1)의 일단은 전원단자에 연결되어 전원전압(VDD)을 인가받고 타단은 바이어스 전압(BIAS)을 출력하는 출력단자에 연결된다.One end of the resistor R1 is connected to a power supply terminal to receive a power supply voltage VDD, and the other end is connected to an output terminal outputting a bias voltage BIAS.

상기 제 1 PMOS 트랜지스터(MP1)는 소스 단자가 상기 저항기(R1)의 타단에 연결되고, 게이트 단자가 상기 제 2 PMOS 트랜지스터(MP2)의 게이트 단자와 연결되며, 드레인 단자가 접지전압(VSS)을 인가하여, 상기 바이어스 전압(BIAS)을 출력한다.The first PMOS transistor MP1 has a source terminal connected to the other end of the resistor R1, a gate terminal connected to a gate terminal of the second PMOS transistor MP2, and a drain terminal connected to a ground voltage VSS. Is applied to output the bias voltage BIAS.

상기 제 2 PMOS 트랜지스터(MP2)는 소스 단자가 상기 저항기(R1)의 타단에 연결되고 게이트 단자와 드레인 단자가 상기 제 1 PMOS 트랜지스터(MP1)의 게이트 단자와 연결되어 있다.The second PMOS transistor MP2 has a source terminal connected to the other end of the resistor R1 and a gate terminal and a drain terminal connected to the gate terminal of the first PMOS transistor MP1.

그리고 상기 NMOS 트랜지스터(MN3)는 드레인 단자가 상기 제 2 PMOS 트랜지스터(MP2)의 드레인 단자와 연결되고 게이트 단자가 상기 저항기(R1)의 타단에 연결되며 소스 단자가 접지전압(VSS)을 인가한다.The NMOS transistor MN3 has a drain terminal connected to the drain terminal of the second PMOS transistor MP2, a gate terminal connected to the other end of the resistor R1, and a source terminal applying a ground voltage VSS.

이어서 상기 회로의 동작을 살펴보면 다음과 같다. 상기 출력단자의 바이어스 전압(BIAS)이 변하면, 예컨데, 바이어스 전압(BIAS)이 상승하면 상기 제 2 PMOS 트랜지스터(MP2)의 게이트 단자와 드레인 단자가 연결되어 있어 제 1 노드(NODE 1)의 전압이 상기 바이어스 전압(BIAS)의 상승폭과 같게 전압 상승이 이루어진다. 이는 게이트 단자와 드레인 단자가 연결되어 있으므로 드레인-소스 전압과 문턱 전압(threshold voltage)과의 전압차와 동일하다.Next, the operation of the circuit will be described. When the bias voltage BIAS of the output terminal is changed, for example, when the bias voltage BIAS is increased, the gate terminal and the drain terminal of the second PMOS transistor MP2 are connected so that the voltage of the first node NODE 1 is increased. The voltage rises to be equal to the rise width of the bias voltage BIAS. This is equal to the voltage difference between the drain-source voltage and the threshold voltage because the gate terminal and the drain terminal are connected.

따라서 문턱 전압은 일정하므로 드레인-소스 전압이 증가하면, 게이트-소스 전압도 증가한다. 이에 의해 상기 제 1 노드(NODE 1)로 제공되는 전류량도 증가하게 되어 상기 제 1 PMOS 트랜지스터(MP1)의 게이트-소스 전압이 증가하게 된다. 그리고 게이트-소스 전압의 증가에 따른 최초 바이어스 전압(BIAS)의 증가에 의해 형성되었던 상기 제 1 PMOS 트랜지스터(MP1)의 게이트-소스간의 전압차가 작아져 그 결과 바이어스 전압(BIAS)의 전압 변동을 억제하게 된다.Therefore, the threshold voltage is constant, so as the drain-source voltage increases, the gate-source voltage also increases. As a result, the amount of current supplied to the first node NODE 1 also increases, thereby increasing the gate-source voltage of the first PMOS transistor MP1. In addition, the voltage difference between the gate and the source of the first PMOS transistor MP1 formed by the increase of the initial bias voltage BIAS according to the increase of the gate-source voltage is reduced, thereby suppressing the voltage variation of the bias voltage BIAS. Done.

그러므로 저항을 이용하여 바이어스 전압을 제어하는 종래기술의 기준전압 발생회로와 동일한 효과를 얻는다.Therefore, the same effect as that of the conventional reference voltage generation circuit for controlling the bias voltage using a resistor is obtained.

또한 종래의 기준전압 발생회로에서는 큰 저항값이 구비하여 전압 제어를 수행하였으므로 상기 제 2 PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN3)의 전압 이득 계수의 비를 크게 구비한다.In the conventional reference voltage generation circuit, since a large resistance value is provided to perform voltage control, the ratio of the voltage gain coefficients of the second PMOS transistor MP2 and the NMOS transistor MN3 is large.

즉, 상기 제 2 PMOS트랜지스터(MP2)의 전압이득 계수는 작게 하고, NMOS 트랜지스터(MN3)의 전압이득 계수는 크게 한다.That is, the voltage gain coefficient of the second PMOS transistor MP2 is made small and the voltage gain coefficient of the NMOS transistor MN3 is made large.

이어서 본 발명의 실시예에 따른 기준전압 발생회로의 시뮬레이션 결과를 도 4에 나타내고 있다.Next, a simulation result of the reference voltage generating circuit according to the embodiment of the present invention is shown in FIG. 4.

도면을 참조하면, 상기 바이어스 전압(BIAS)을 예를 들어 3 Volt와 7 Volt에서 측정한 결과, 도 1에 도시된 저항(R2)을 사용한 종래기술은 상기 바이어스단의 전압이 1Volt 변할 때마다 약 8 mVolt씩 변하고, PMOS 트랜지스터(MP2)를 사용한 본 발명의 실시예에 의하면 상기 바이어스단의 전압이 1 Volt 변할 때마다 약 12 mVolt씩 변하였다. 그러므로 저항을 이용한 기준전압 발생회로의 전압 특성과 유사하게 바이어스 전압(BIAS)의 안정적인 출력전압을 유지한다.Referring to the drawing, as a result of measuring the bias voltage BIAS at 3 Volt and 7 Volt, for example, the conventional technique using the resistor R2 shown in FIG. 1 is about every time the voltage of the bias stage changes by 1 Volt. According to the exemplary embodiment of the present invention using the PMOS transistor MP2 and changing by 8 mVolt, the voltage of the bias terminal is changed by about 12 mVolt every 1 Volt. Therefore, similar to the voltage characteristics of the reference voltage generator circuit using a resistor, a stable output voltage of the bias voltage BIAS is maintained.

상술한 바와 같이 본 발명은 트랜지스터를 이용하여 기준전압 발생회로를 구비함으로서 회로의 전압 특성을 안정적으로 유지하면서 보다 작은 칩 사이즈를 구현할 수 있다.As described above, the present invention can implement a smaller chip size while maintaining a stable voltage characteristic of the circuit by providing a reference voltage generating circuit using a transistor.

도 1은 종래기술의 저항을 이용한 기준전압 발생회로의 구성을 도시한 회로도;1 is a circuit diagram showing the configuration of a reference voltage generation circuit using a resistor of the prior art;

도 2는 본 발명의 실시예에 따른 MOS 트랜지스터를 이용한 기준전압 발생회로의 구성을 도시한 회로도;2 is a circuit diagram showing a configuration of a reference voltage generation circuit using a MOS transistor according to an embodiment of the present invention;

도 3은 도 1에 도시한 저항을 이용한 기준전압 발생회로의 시뮬레이션 결과를 나타내는 도면;3 is a diagram showing a simulation result of a reference voltage generation circuit using the resistor shown in FIG. 1;

도 4는 도 2 에 도시한 MOS 트랜지스터를 이용한 기준전압 발생회로의 시뮬레이션 결과를 나타내는 도면.4 is a diagram showing a simulation result of a reference voltage generation circuit using the MOS transistor shown in FIG. 2;

*도면의 주요 부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawings

Rl : 저항기 MP1, MP2 : PMOS트랜지스터Rl: resistor MP1, MP2: PMOS transistor

MN3 : NMOS트랜지스터MN3: NMOS transistor

Claims

A resistor connected between the power supply terminal and the output terminal;

A first PMOS transistor having a source terminal connected to the output terminal, a drain terminal connected to ground, and a gate terminal;

A second PMOS transistor having a source terminal connected to the output terminal, a gate terminal connected to the gate terminal of the first PMOS transistor, and a drain terminal; And

An NMOS transistor having a gate terminal connected to the output terminal, a drain terminal connected to the drain terminal of the second PMOS transistor, and a source terminal connected to ground,

And the second PMOS transistor controls a voltage between a gate and a source terminal of the first PMOS transistor so that the voltage of the output terminal is stably maintained.