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KR100488923B1 - Liquid crystal display - Google Patents

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KR100488923B1
KR100488923B1 KR1019970027415A KR19970027415A KR100488923B1 KR 100488923 B1 KR100488923 B1 KR 100488923B1 KR 1019970027415 A KR1019970027415 A KR 1019970027415A KR 19970027415 A KR19970027415 A KR 19970027415A KR 100488923 B1 KR100488923 B1 KR 100488923B1
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KR
South Korea
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electrode
gate
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pixel electrode
counter electrode
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KR1019970027415A
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Inventor
최우호
이석열
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비오이 하이디스 테크놀로지 주식회사
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Abstract

본 발명은 IPS 모드의 액정표시소자를 개시한다. 개시된 본 발명에 따른 액정표시소자는, 하부 기판; 상기 하부 기판 상에 형성되며, 게이트전극과 일체인 다수개의 게이트 라인; 상기 게이트 라인과 수직 교차하게 형성되며, 소오스 전극과 일체인 다수개의 데이타 라인; 상기 게이트 라인과 데이터 라인 사이에 개재되어 상기 두 라인들을 절연시키는 게이트 절연막; 상기 게이트 라인과 데이타 라인으로 둘러싸인 공간에 형성되며, 상기 게이트 라인과 동일면상에 형성되고, 상기 게이트 라인과 평행하게 배치되는 몸체 부분과 상기 몸체 부분으로부터 연장되어 상기 데이터 라인과 평행하게 배치되는 브렌치를 포함하는 카운터 전극; 상기 카운터 전극과 동일면 상에 형성되며, 상기 카운터 전극의 브렌치들 사이에 상기 브렌치와 평행하게 배치되는 화소 전극; 상기 화소 전극과 층을 달리하여 데이터 라인과 동일면 상에 형성되며, 상기 데이터 라인과 평행하게 배치되는 제1전극부와 상기 제1전극부와 연결되면서 카운터 전극의 몸체 부분과 오버랩되는 제2전극부 및 상기 제2전극부로부터 연장되어 인접한 화소 전극단과 콘택되는 제3전극부를 포함하는 드레인 전극; 및 상기 게이트 라인과 데이터 라인의 교차점 부근에 형성되며, 게이트 전극과 소오스 전극 및 상기 화소 전극과 연결된 드레인 전극으로 구성되는 박막 트랜지스터;를 포함하는 것을 특징으로 한다.The present invention discloses a liquid crystal display device in IPS mode. The liquid crystal display device according to the present invention, the lower substrate; A plurality of gate lines formed on the lower substrate and integral with the gate electrode; A plurality of data lines formed perpendicular to the gate line and integral with the source electrode; A gate insulating layer interposed between the gate line and the data line to insulate the two lines; It is formed in a space surrounded by the gate line and the data line, formed on the same plane as the gate line, the body portion disposed in parallel with the gate line and the branch extending from the body portion disposed in parallel with the data line A counter electrode comprising; A pixel electrode formed on the same surface as the counter electrode and disposed in parallel with the branch between the branches of the counter electrode; A second electrode part which is formed on the same surface as the data line with a different layer from the pixel electrode, is connected to the first electrode part parallel to the data line and overlaps the body part of the counter electrode while being connected to the first electrode part. And a third electrode part extending from the second electrode part and contacting the adjacent pixel electrode end. And a thin film transistor formed near an intersection point of the gate line and the data line, the thin film transistor including a gate electrode, a source electrode, and a drain electrode connected to the pixel electrode.

Description

액정표시소자{Liquid crystal display}Liquid crystal display device

본 발명은 액정표시소자에 관한 것으로, 보다 구체적으로는, 콘택수를 감소시킨 IPS(In-plain switching) 모드의 액정표시소자에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device of an in-plain switching (IPS) mode in which the number of contacts is reduced.

일반적으로, 액정표시소자는 텔레비젼, 그래픽 디스플레이 등의 표시 장치를 구성하며, 특히, 액티브 매트릭스형의 액정표시소자는 고속 응답 특성을 가지며, 높은 화소수에 적합하여 디스플레이 화면의 고화질화, 대형화, 컬러 화면화 등을 실현하는데 크게 기여하고 있다.In general, liquid crystal display devices constitute display devices such as televisions and graphic displays. In particular, active matrix type liquid crystal display devices have high-speed response characteristics, and are suitable for high pixel counts, thereby making display screens of higher quality, larger size, and color screens. It greatly contributes to the realization of anger.

이러한 액정표시소자는, 투명한 한 쌍의 절연 기판과, 적어도 하나의 기판에 형성된 박막 트랜지스터 및 화소 전극과, 다른 하나의 기판에 형성된 컬러 필터 및 카운터 전극과, 한 쌍의 유리기판 사이에 봉입된 액정층을 포함한다. 이와 같은 액정표시소자에 있어서, 상기 화소 전극과 카운터 전극 사이에 전계가 형성되며, 이러한 전계에 의해 액정이 구동된다.The liquid crystal display device includes a pair of transparent insulating substrates, thin film transistors and pixel electrodes formed on at least one substrate, color filters and counter electrodes formed on another substrate, and a liquid crystal encapsulated between a pair of glass substrates. Layer. In such a liquid crystal display device, an electric field is formed between the pixel electrode and the counter electrode, and the liquid crystal is driven by the electric field.

액정표시소자는 전계 무인가시 화면의 밝기에 대한 전계 인가시의 화면의 밝기인 콘트라스트비와, 좌우 시야각 등은 액정표시소자의 표시 특성을 결정하는 중요한 요소가 된다.In the liquid crystal display device, the contrast ratio, the left and right viewing angles, which are the brightness of the screen when the electric field is applied to the brightness of the screen when no electric field is applied, are important factors for determining the display characteristics of the liquid crystal display device.

종래에는 콘트라스트비와 좌우 시야각이 우수한 IPS(In Plane Switching) 모드가 제안되었다.In the related art, an IPS (In Plane Switching) mode having excellent contrast ratio and right and left viewing angles has been proposed.

이러한 IPS 모드는, 도 1에 도시된 바와 같이, 화소 전극(5A)과, 카운터 전극(2B)이 동일 기판에 형성되어, 평행한 전기장을 이루도록 되어 있다. 이때, 카운터 전극(2B)은 게이트 라인(2A)과 동일면상에 형성되고, 카운터 전극(2B)과 화소 전극(5B)은 게이트 절연막을 사이에 두고 오버랩된다. 아울러, 상기 화소 전극(5B)은 게이트 라인(2A)과 수직 교차하는 데이타 라인(5A)과 동일면상에 위치한다. 또한, 상기 화소 전극(5B)은 박막 트랜지스터의 드레인 전극과 일체를 이룬다.In this IPS mode, as illustrated in FIG. 1, the pixel electrode 5A and the counter electrode 2B are formed on the same substrate to form a parallel electric field. At this time, the counter electrode 2B is formed on the same plane as the gate line 2A, and the counter electrode 2B and the pixel electrode 5B overlap with the gate insulating film interposed therebetween. In addition, the pixel electrode 5B is positioned on the same plane as the data line 5A perpendicularly intersecting the gate line 2A. In addition, the pixel electrode 5B is integrated with the drain electrode of the thin film transistor.

도 1에서, 미설명된 도면부호 4는 게이트 라인(2A)과 데이타 라인(5A)의 교차점에 형성되는 박막 트랜지스터의 채널 영역을 나타낸다.In FIG. 1, reference numeral 4, which is not described, indicates a channel region of the thin film transistor formed at the intersection of the gate line 2A and the data line 5A.

도 2는 도 1의 Ⅱ-Ⅱ' 선으로 절단하여 나타낸 단면도로서, 카운터 전극(2B)과 게이트 라인(도시되지 않음)은 하부 기판(1)의 소정 위치에 형성된다. 하부 기판(1) 상부에는 상기 카운터 전극(2B) 및 게이트 라인과 이후에 형성될 전도층과의 절연을 위해 게이트 절연막(3)이 형성된다. 게이트 절연막(3) 상에 금속막이 소정 두께로 증착된 후, 이 금속막이 패터닝되어 데이타 라인(5A)과 화소 전극(5B)이 형성된다. 이때, 상기 화소 전극(5B)은 카운터 전극(2B)과 소정 간격을 두고 이격 배치되게 형성된다.FIG. 2 is a cross-sectional view taken along the line II-II 'of FIG. 1, wherein the counter electrode 2B and the gate line (not shown) are formed at a predetermined position of the lower substrate 1. A gate insulating film 3 is formed on the lower substrate 1 to insulate the counter electrode 2B and the gate line and a conductive layer to be formed later. After the metal film is deposited on the gate insulating film 3 to a predetermined thickness, the metal film is patterned to form the data line 5A and the pixel electrode 5B. In this case, the pixel electrode 5B is formed to be spaced apart from the counter electrode 2B at a predetermined interval.

그러나, 상기와 같은 IPS모드의 액정표시소자에 따르면, 카운터 전극(2B)과 화소 전극(5B)의 사이에 게이트 절연막(3)이 개재되어 소정의 높이차를 갖게 되고, 이로 인해, 카운터 전극(2B)과 화소 전극(5B) 사이에는 소망하는 평행한 전계가 형성되지 않고, 타원 형태의 프린지 필드(fringe field)가 형성된다. 따라서, 액정 분자들이 불안정하게 동작하는 문제점이 있다.However, according to the liquid crystal display of the IPS mode as described above, the gate insulating film 3 is interposed between the counter electrode 2B and the pixel electrode 5B to have a predetermined height difference. The desired parallel electric field is not formed between 2B) and the pixel electrode 5B, and an elliptical fringe field is formed. Therefore, there is a problem that the liquid crystal molecules operate unstable.

이에, 종래에는 카운터 전극(2B)과 화소 전극(5B)이 동일면상에 위치하도록 일체이었던 드레인 전극(5B)과 화소 전극 및 스토리지 전극을 각각 형성하는 기술이 제안되었다.Therefore, in the related art, a technique of forming the drain electrode 5B, the pixel electrode, and the storage electrode, which are integrated so that the counter electrode 2B and the pixel electrode 5B are located on the same plane, has been proposed.

도 3을 참조하면, 액정표시소자의 하부 기판(도시되지 않음) 상에 게이트 라인(2A)과 데이타 라인(5A)이 수직 교차되어 격자 형태로 배치된다. 이때, 게이트 라인(2A)과 데이타 라인(5A) 사이에는 게이트 절연막(도시되지 않음)이 개재되어 두 라인(2A, 5A)이 절연된다. 카운터 전극(2B)이 게이트 라인(2A)과 데이타 라인(5A)으로 둘러싸인 공간에 사각의 틀 형태로 형성된다.Referring to FIG. 3, the gate line 2A and the data line 5A are vertically intersected on the lower substrate (not shown) of the liquid crystal display and disposed in a lattice form. At this time, a gate insulating film (not shown) is interposed between the gate line 2A and the data line 5A to insulate the two lines 2A and 5A. The counter electrode 2B is formed in a rectangular frame shape in a space surrounded by the gate line 2A and the data line 5A.

화소 전극(2C)이 카운터 전극(2B)의 틀 내에 카운터 전극(2B)과 소정 거리만큼 이격 배치됨과 아울러 데이타 라인(5A)과 평행하도록 형성된다. 여기서, 게이트 라인(2A)과 카운터 전극(2B) 및 화소 전극(2C)은 동일면 상에 형성된다.The pixel electrode 2C is disposed in the frame of the counter electrode 2B to be spaced apart from the counter electrode 2B by a predetermined distance and parallel to the data line 5A. Here, the gate line 2A, the counter electrode 2B, and the pixel electrode 2C are formed on the same surface.

드레인 전극(5B)과 액정 보유 전압을 일정시간동안 유지시키는 스토리지 전극(5C)이 게이트 라인(2A)과 평행하는 카운터 전극(2B)과 각각 오버랩하도록 형성된다. 여기서, 상기 드레인 전극(5B)은 화소 전극(5A)의 일측단과 콘택되며, 스토리지 전극(5C)을 화소 전극(2C)의 타측단과 콘택된다.The drain electrode 5B and the storage electrode 5C for maintaining the liquid crystal holding voltage for a predetermined time are formed to overlap the counter electrode 2B parallel to the gate line 2A, respectively. The drain electrode 5B is in contact with one end of the pixel electrode 5A, and the storage electrode 5C is in contact with the other end of the pixel electrode 2C.

도 3에서, 미설명된 도면부호 C는 화소 전극(2C)과 드레인 전극(5B)이 콘택되는 영역 및 화소 전극(2C)과 스토리지 전극(5C)이 콘택되는 영역을 각각 나타내며, 그리고, 도면부호 4는 박막 트랜지스터의 채널 역할을 하는 반도체층을 나타낸다.In FIG. 3, reference numeral C denotes regions where the pixel electrode 2C and the drain electrode 5B are contacted, and regions where the pixel electrode 2C and the storage electrode 5C are contacted, respectively, and reference numerals. 4 shows a semiconductor layer serving as a channel of the thin film transistor.

도 4는 도 3의 Ⅳ-Ⅳ' 선을 절단하여 나타낸 단면도로서, 하부 기판(1) 상에 카운터 전극(2B)과 화소 전극(2C)은 동일면상에 형성되어 있으며, 상기 카운터 전극(2B) 및 화소 전극(2C)을 포함한 하부 기판(1)의 전면 상에 게이트 절연막(3)이 형성되어 있다.4 is a cross-sectional view taken along the line IV-IV ′ of FIG. 3, wherein the counter electrode 2B and the pixel electrode 2C are formed on the same surface on the lower substrate 1, and the counter electrode 2B is formed on the lower substrate 1. And a gate insulating film 3 is formed on the entire surface of the lower substrate 1 including the pixel electrode 2C.

게이트 절연막(3)은 화소 전극(2C)의 소정 부분이 노출되도록 식각된다. 상기 게이트 절연막(3) 상에 금속막이 증착된 후, 패터닝되어 데이타 라인(5A), 드레인 전극(도시안됨) 및 스토리지 전극(도시안됨)이 형성된다.The gate insulating film 3 is etched to expose a predetermined portion of the pixel electrode 2C. After the metal film is deposited on the gate insulating film 3, it is patterned to form a data line 5A, a drain electrode (not shown), and a storage electrode (not shown).

이와 같이 화소 전극을 카운터 전극과 동일면상에 형성함으로써, 카운터 전극(2B)과 화소 전극(2C) 사이에 평행한 전계를 얻을 수 있다.By forming the pixel electrode on the same plane as the counter electrode in this manner, a parallel electric field can be obtained between the counter electrode 2B and the pixel electrode 2C.

그러나, 상기와 같이 화소 전극을 카운터 전극과 동일면상에 형성하는 경우는 평행한 전계를 형성한다는 측면에서 액정분자의 동작을 안정적으로 할 수 있다는 장점이 있으나, 콘택 부분의 수가 적어도 2개 이상이 요구되므로 공정이 복잡해지는 문제점이 있다.However, when the pixel electrode is formed on the same plane as the counter electrode as described above, the liquid crystal molecules can be stably operated in terms of forming a parallel electric field. However, at least two contact portions are required. Therefore, there is a problem that the process is complicated.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 화소 전극을 카운터 전극과 동일면상에 형성함과 아울러 콘택수가 감소되도록 한 액정표시소자를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a liquid crystal display device in which the pixel electrode is formed on the same plane as the counter electrode and the number of contacts is reduced.

상기와 같은 목적을 달성하기 위한 본 발명의 액정표시소자는, 하부 기판; 상기 하부 기판 상에 형성되며, 게이트전극과 일체인 다수개의 게이트 라인; 상기 게이트 라인과 수직 교차하게 형성되며, 소오스 전극과 일체인 다수개의 데이타 라인; 상기 게이트 라인과 데이터 라인 사이에 개재되어 상기 두 라인들을 절연시키는 게이트 절연막; 상기 게이트 라인과 데이타 라인으로 둘러싸인 공간에 형성되며, 상기 게이트 라인과 동일면상에 형성되고, 상기 게이트 라인과 평행하게 배치되는 몸체 부분과 상기 몸체 부분으로부터 연장되어 상기 데이터 라인과 평행하게 배치되는 브렌치를 포함하는 카운터 전극; 상기 카운터 전극과 동일면 상에 형성되며, 상기 카운터 전극의 브렌치들 사이에 상기 브렌치와 평행하게 배치되는 화소 전극; 상기 화소 전극과 층을 달리하여 데이터 라인과 동일면 상에 형성되며, 상기 데이터 라인과 평행하게 배치되는 제1전극부와 상기 제1전극부와 연결되면서 카운터 전극의 몸체 부분과 오버랩되는 제2전극부 및 상기 제2전극부로부터 연장되어 인접한 화소 전극단과 콘택되는 제3전극부를 포함하는 드레인 전극; 및 상기 게이트 라인과 데이터 라인의 교차점 부근에 형성되며, 게이트 전극과 소오스 전극 및 상기 화소 전극과 연결된 드레인 전극으로 구성되는 박막 트랜지스터;를 포함하는 것을 특징으로 한다.Liquid crystal display device of the present invention for achieving the above object, the lower substrate; A plurality of gate lines formed on the lower substrate and integral with the gate electrode; A plurality of data lines formed perpendicular to the gate line and integral with the source electrode; A gate insulating layer interposed between the gate line and the data line to insulate the two lines; It is formed in a space surrounded by the gate line and the data line, formed on the same plane as the gate line, the body portion disposed in parallel with the gate line and the branch extending from the body portion disposed in parallel with the data line A counter electrode comprising; A pixel electrode formed on the same surface as the counter electrode and disposed in parallel with the branch between the branches of the counter electrode; A second electrode part which is formed on the same surface as the data line with a different layer from the pixel electrode, is connected to the first electrode part parallel to the data line and overlaps the body part of the counter electrode while being connected to the first electrode part. And a third electrode part extending from the second electrode part and contacting the adjacent pixel electrode end. And a thin film transistor formed near an intersection point of the gate line and the data line, the thin film transistor including a gate electrode, a source electrode, and a drain electrode connected to the pixel electrode.

본 발명에 의하면, IPS 모드의 액정표시소자에서 일체이었던 드레인 전극과 화소 전극을 층을 달리 형성하고, 이 화소 전극과 드레인 전극을 콘택시킴으로써, 하나의 콘택만으로 화소 전극과 카운터 전극을 동일 평면에 형성할 수 있으며, 그래서, 공정을 단순화시킬 수 있다.According to the present invention, a drain electrode and a pixel electrode which are integral in the liquid crystal display of the IPS mode are formed in different layers, and the pixel electrode and the drain electrode are contacted so that the pixel electrode and the counter electrode are formed on the same plane with only one contact. Can be done, so that the process can be simplified.

(실시예)(Example)

이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 카운터 전극과 화소 전극을 동일면상에 형성함과 아울러 화소 전극의 콘택수를 감소시키기 위하여 화소 전극과 드레인 전극을 층을 달리하여 형성하고, 드레인 전극이 스토리지 전극의 역할을 겸하도록 한다.In the present invention, the counter electrode and the pixel electrode are formed on the same surface, and the pixel electrode and the drain electrode are formed in different layers to reduce the number of contacts of the pixel electrode, and the drain electrode serves as the storage electrode.

제1실시예First embodiment

도 5 및 도 6은 본 발명의 제1실시예에 따른 액정표시소자를 설명하기 위한 도면들이다.5 and 6 are views for explaining a liquid crystal display device according to a first embodiment of the present invention.

먼저, 도 5를 참조하여 본 발명에 따른 IPS 모드의 액정표시소자의 구조를 설명하도록 한다.First, the structure of the liquid crystal display of the IPS mode according to the present invention will be described with reference to FIG.

다수개의 게이트 라인(12A)과 다수개의 데이타 라인(15A)은 하부 기판 상에 수직 교차되어 격자 형태를 갖도록 배열된다. 본 도면에서는 하나의 단위셀만이 도시되어 있으며, 상기 게이트 라인(12A)과 데이타 라인(15A)의 사이에는 게이트 절연막(도시되지 않음)이 개재되어 이들 두 라인(12A, 15A)이 절연된다.The plurality of gate lines 12A and the plurality of data lines 15A are arranged to have a lattice shape by crossing vertically on the lower substrate. In this figure, only one unit cell is shown, and these two lines 12A and 15A are insulated by interposing a gate insulating film (not shown) between the gate line 12A and the data line 15A.

게이트 라인(12A)과 데이타 라인(15A)으로 둘러싼 화소 공간에는 카운터 전극(12B)이 형성된다. 카운터 전극(12B)은 게이트 라인(12A)과 동일면상에 형성되며, 데이타 라인(15A)과 평행하게 배치되는 수개의 브렌치(122B, 123B)를 포함한다. 본 실시예에서의 카운터 전극(12B)은 게이트 라인(12A)과 평행한 몸체 부분(121B)과 상기 몸체 부분(121B)에서 데이타 라인(15A)과 평행하게 연장된 한 쌍의 브렌치(122B, 123B)을 포함한다. 여기서, 브렌치(122B, 123B)는 몸체 부분(121B)의 양측단부로부터 연장된다.The counter electrode 12B is formed in the pixel space surrounded by the gate line 12A and the data line 15A. The counter electrode 12B is formed on the same plane as the gate line 12A and includes several branches 122B and 123B arranged in parallel with the data line 15A. The counter electrode 12B in this embodiment has a body portion 121B parallel to the gate line 12A and a pair of branches 122B and 123B extending parallel to the data line 15A at the body portion 121B. ). Here, the branches 122B and 123B extend from both end portions of the body portion 121B.

화소 전극(12C)은 카운터 전극(12B)의 브렌치들(122B, 123B) 사이에 삽입 배치됨과 아울러 상기 브렌치들(122B, 123B)과 평행하게 형성되며, 카운터 전극(12B)과 오버랩되는 부분이 없도록 형성된다. 이러한 화소 전극(12C)은 카운터 전극(12B) 및 게이트 라인(12A)은 동일면 상에 형성된다. 이때, 상기 화소 전극(12C)의 길이는 카운터 전극(12B)의 브렌치(122B, 123B)의 길이와 동일 또는 그 보다 짧다.The pixel electrode 12C is inserted between the branches 122B and 123B of the counter electrode 12B and formed in parallel with the branches 122B and 123B so that the pixel electrode 12C is not overlapped with the counter electrode 12B. Is formed. In the pixel electrode 12C, the counter electrode 12B and the gate line 12A are formed on the same surface. In this case, the length of the pixel electrode 12C is equal to or shorter than the length of the branches 122B and 123B of the counter electrode 12B.

드레인 전극(15B)은 반도체층(14)과 소정 부분 오버랩되게 배치되며, 데이타 라인(15A)과 평행한 제1전극부(151B)와 상기 제1전극부(151B)와 연결되고 카운터 전극(12B)의 몸체 부분(121B)과 오버랩되는 제2전극부(152B) 및 상기 카운터 전극(12B)의 몸체 부분(121B)과 인접한 화소 전극(12C)단과 콘택되도록 상기 제2전극부(152B)로부터 화소 전극(12C)과 소정 부분 오버랩되도록 연장된 제3전극부(153B)를 포함한다.The drain electrode 15B is disposed to overlap the semiconductor layer 14 by a predetermined portion, and is connected to the first electrode part 151B parallel to the data line 15A and the first electrode part 151B, and the counter electrode 12B. Pixel from the second electrode portion 152B to be in contact with the second electrode portion 152B overlapping the body portion 121B and the pixel electrode 12C end adjacent to the body portion 121B of the counter electrode 12B. The third electrode part 153B extends to overlap the electrode 12C with a predetermined portion.

여기서, 상기 제3전극부(153B)와 화소 전극(12C)은 단부는 콘택되어 있고, 콘택된 영역이 "C"로 표시된다. 카운터 전극(12B)의 몸체 부분(121B)과 오버랩되는 제2전극부(152B)는, 액정 구동시, 전압을 소정 시간동안 유지시키는 스토리지 전극의 역할을 겸한다. 이때, 드레인 전극(15B)은 데이타 라인(15A)과 동일면상, 즉, 게이트 절연막 상에 형성된다.Here, an end portion of the third electrode portion 153B and the pixel electrode 12C is contacted, and a contacted region is indicated by "C". The second electrode portion 152B overlapping the body portion 121B of the counter electrode 12B also serves as a storage electrode for maintaining a voltage for a predetermined time when driving the liquid crystal. At this time, the drain electrode 15B is formed on the same plane as the data line 15A, that is, on the gate insulating film.

도 6는 도 5를 Ⅵ-Ⅵ' 선으로 절단하여 나타낸 단면도로서, 하부 기판(11)상에 제1금속막(도시되지 않음)을 증착한 후, 이를 패터닝하여 게이트 라인(도시되지 않음)과 카운터 전극(122B, 123B) 및 화소 전극(12C)을 형성한다. 이어서, 상기 게이트 라인과 카운터 전극(122B, 123B) 및 화소 전극(12C)이 형성된 하부 기판(11)의 전면 상에 게이트 절연막(13)을 형성하고, 상기 게이트 절연막(13) 상부의 소정 부분에, 도시되지는 않았지만, 비정질 실리콘막으로 이루어진 반도체층을 형성한다. 그 후, 화소 전극(12C)의 소정 부분이 노출되도록 게이트 절연막(13)을 식각한다. 이때, 화소 전극(12C)의 소정 부분을 노출시키는 공정은 반도체층(14) 형성 이전에 수행할 수 있다.FIG. 6 is a cross-sectional view of FIG. 5 taken along the line VI-VI '. A first metal film (not shown) is deposited on the lower substrate 11 and then patterned to form a gate line (not shown). Counter electrodes 122B and 123B and pixel electrodes 12C are formed. Subsequently, a gate insulating layer 13 is formed on the entire surface of the lower substrate 11 on which the gate lines, the counter electrodes 122B and 123B, and the pixel electrode 12C are formed, and a predetermined portion above the gate insulating layer 13 is formed. Although not shown, a semiconductor layer made of an amorphous silicon film is formed. Thereafter, the gate insulating layer 13 is etched to expose a predetermined portion of the pixel electrode 12C. In this case, a process of exposing a predetermined portion of the pixel electrode 12C may be performed before forming the semiconductor layer 14.

그리고 나서, 게이트 절연막(13) 상에 제2금속막(도시되지 않음)을 증착한 후, 이를 패터닝하여 데이타 라인(15A)과 노출된 화소 전극(12C)과 콘택되는 드레인 전극(도시되지 않음)을 형성한다.Then, a second metal film (not shown) is deposited on the gate insulating layer 13 and then patterned to form a drain electrode (not shown) in contact with the data line 15A and the exposed pixel electrode 12C. To form.

이와같이 본 발명은 카운터 전극(12B)을 데이타 라인(15A)과 평행하게 배치되는 한 쌍의 브렌치(122B, 123B)를 포함하도록 형성하고 이 브렌치들(122B, 123B) 사이에 배치되도록 함과 아울러 카운터 전극(12B)과 동일면상에 배치되게 화소 전극(12C)을 형성하며, 그리고, 이 화소 전극(12C)은 데이타 라인(15A)과 동일면상에 형성된 드레인 전극(15B)과 콘택시킴으로써, 하나의 콘택만으로 카운터 전극과 화소 전극을 동일면상에 형성하게 된다. 따라서, 본 발명은 콘택수의 감소를 통해 공정을 단순화시킬 수 있다.As described above, the present invention forms the counter electrode 12B to include a pair of branches 122B and 123B disposed in parallel with the data line 15A, and is arranged between the branches 122B and 123B, and also the counter. The pixel electrode 12C is formed so as to be disposed on the same plane as the electrode 12B, and this pixel electrode 12C contacts one of the contact lines by contacting the drain electrode 15B formed on the same plane as the data line 15A. Only the counter electrode and the pixel electrode are formed on the same surface. Thus, the present invention can simplify the process through a reduction in the number of contacts.

제2실시예Second embodiment

도 7 및 도 8은 본 발명의 제2실시예에 따른 액정표시소자를 설명하기 위한 도면들이다.7 and 8 are views for explaining a liquid crystal display device according to a second embodiment of the present invention.

도 7을 참조하면, 게이트 라인(22A)과 데이타 라인(25A)은 수직 교차되어 격자 형태로 배열된다. 여기서, 본 도면에서는 하나의 단위셀만이 도시되며, 게이트 라인(22A)과 데이타 라인(25A)은 게이트 절연막(도시되지 않음)을 사이에 두고 절연되어 있다.Referring to FIG. 7, the gate lines 22A and the data lines 25A are vertically intersected and arranged in a lattice form. Here, only one unit cell is shown in this figure, and the gate line 22A and the data line 25A are insulated with a gate insulating film (not shown) interposed therebetween.

카운터 전극(22B)은 전술한 제1실시예와 동일하게 게이트 라인(22A)과 데이타 라인(25A)으로 둘러싸여진 공간부에 형성된다. 카운터 전극(22B)은 데이타 라인(25A)과 평행하게 배치되는 다수의 브렌치를 포함하도록 형성된다. 본 실시예에서는 게이트 라인(22A)과 평행한 몸체 부분(221B)과 상기 몸체 부분(221B)에서 데이타 라인(25A)과 평행하게 연장된 3개의 브렌치(222B, 223B, 224B)를 포함한다. 여기서, 브렌치들(222B, 223B, 224B)은 일정 간격을 두고 이격 배치된다.The counter electrode 22B is formed in a space portion surrounded by the gate line 22A and the data line 25A as in the first embodiment described above. The counter electrode 22B is formed to include a plurality of branches disposed in parallel with the data line 25A. The present embodiment includes a body portion 221B parallel to the gate line 22A and three branches 222B, 223B and 224B extending parallel to the data line 25A at the body portion 221B. Here, the branches 222B, 223B, and 224B are spaced apart from each other at regular intervals.

화소 전극(22C)은 카운터 전극(22B)의 브렌치들(222B, 223B, 224B) 사이에 상기 브렌치들(222B, 223B, 224B)과 평행하게 삽입 배치되며, 일측 단부가 서로 연결되어 있다. 이때, 상기 화소 전극(22C)과 카운터 전극(22B) 및 게이트 라인(22A)은 동일면상, 즉, 하부 기판 상에 형성된다.The pixel electrode 22C is inserted between the branches 222B, 223B, and 224B of the counter electrode 22B in parallel with the branches 222B, 223B, and 224B, and one end thereof is connected to each other. In this case, the pixel electrode 22C, the counter electrode 22B, and the gate line 22A are formed on the same plane, that is, on the lower substrate.

게이트 라인(22A)과 데이타 라인(25B)의 교차 부분에는 박막 트랜지스터의 채널 역할을 하는 반도체층(24)이 구비된다. 여기서, 게이트 라인(22A)은 박막 트랜지스터의 게이트 전극과 일체(一體)이고, 데이타 라인(25A)은 박막 트랜지스터의 소오스 전극과 일체(一體)이다.The semiconductor layer 24 serving as a channel of the thin film transistor is provided at the intersection of the gate line 22A and the data line 25B. Here, the gate line 22A is integrated with the gate electrode of the thin film transistor, and the data line 25A is integrated with the source electrode of the thin film transistor.

드레인 전극(25B)은 반도체층(24)과 소정 부분 오버랩되고 데이타 라인(25A)과 평행하게 배치된 제1전극부(251B)와 상기 제1전극부(251B)와 연결되고 카운터 전극(22B)의 몸체 부분(221B)과 오버랩되는 제2전극부(252B) 및 상기 카운터 전극(22B)의 몸체 부분(221B)과 인접하는 화소 전극(22C) 부분과 콘택되도록 제2전극부(252B)로부터 연장 배치된 제3전극부(253B)를 포함한다. 여기서, 상기 제3전극부(253B)와 화소 전극(22C)은 콘택되어 있으며, 콘택 영역은 "C"로 표시된다. 상기 카운터 전극(22B)의 몸체 부분(221B)과 오버랩되는 제2전극부(252B)는 본 실시예에서 액정에 인가되는 전압을 소정 시간동안 유지하도록 하는 스토리지 전극의 역할을 겸한다.The drain electrode 25B overlaps the semiconductor layer 24 by a predetermined portion and is connected to the first electrode part 251B and the first electrode part 251B disposed in parallel with the data line 25A, and the counter electrode 22B. The second electrode portion 252B overlapping the body portion 221B of the counter electrode 22B and the pixel electrode 22C portion adjacent to the body portion 221B of the counter electrode 22B to extend from the second electrode portion 252B. The third electrode part 253B is disposed. Here, the third electrode portion 253B and the pixel electrode 22C are in contact with each other, and the contact region is indicated by "C". The second electrode portion 252B overlapping the body portion 221B of the counter electrode 22B serves as a storage electrode for maintaining a voltage applied to the liquid crystal for a predetermined time in this embodiment.

이 실시예에서도 마찬가지로 하나의 콘택 영역만으로 화소 전극과 카운터 전극을 동일면 상에 형성할 수 있는 바, 공정을 단순화시킬 수 있다.In this embodiment as well, the pixel electrode and the counter electrode can be formed on the same surface with only one contact region, so that the process can be simplified.

도 8는 도 7를 Ⅷ-Ⅷ' 선으로 절단하여 나타낸 단면도로서, 하부 기판(21) 상에 제1금속막(도시되지 않음)을 증착한 후, 이를 패터닝하여 게이트 라인(도시되지 않음)과 카운터 전극(222B, 223B, 224B) 및 화소 전극(22C)을 형성한다. 그런다음, 상기 게이트 라인과 카운터 전극(222B, 223B, 224B) 및 화소 전극(22C)이 형성된 하부 기판(21)의 전면 상에 게이트 절연막(23)을 형성한다. 이어서, 게이트 절연막(23) 상의 소정 부분에, 도시하지 않았지만, 비정질 실리콘막으로 이루어진 반도체층을 형성한다. 그 후, 카운터 전극(22B)의 몸체(221B)에 인접하는 화소 전극(22C)의 소정 부분이 노출되도록 게이트 절연막(23)을 소정 부분 식각한다. 여기서, 화소 전극(22C)의 소정 부분을 노출시키는 공정은 반도체층 형성 이전에 수행할 수 있다.FIG. 8 is a cross-sectional view of FIG. 7 taken along the line VII-VII '. A first metal film (not shown) is deposited on the lower substrate 21 and then patterned to form a gate line (not shown). Counter electrodes 222B, 223B, and 224B and pixel electrodes 22C are formed. Then, a gate insulating film 23 is formed on the entire surface of the lower substrate 21 on which the gate line, the counter electrodes 222B, 223B, and 224B and the pixel electrode 22C are formed. Next, although not shown, a semiconductor layer made of an amorphous silicon film is formed on a predetermined portion on the gate insulating film 23. Thereafter, the gate insulating film 23 is partially etched to expose a predetermined portion of the pixel electrode 22C adjacent to the body 221B of the counter electrode 22B. Here, the process of exposing a predetermined portion of the pixel electrode 22C may be performed before forming the semiconductor layer.

다음으로, 게이트 절연막(23) 상에 제2금속막(도시되지 않음)을 증착한 후, 이를 패터닝하여 데이타 라인(25A)과 노출된 화소 전극(22C)과 콘택되는 드레인 전극(도시되지 않음)을 형성한다.Next, a second metal film (not shown) is deposited on the gate insulating film 23, and then patterned to form a drain electrode (not shown) that contacts the data line 25A and the exposed pixel electrode 22C. To form.

이와같이 하여 본 발명은 화소 전극과 카운터 전극을 동일면에 형성함과 아울러 콘택 수 또한 감소시킬 수 있다.In this manner, the present invention can form the pixel electrode and the counter electrode on the same surface and reduce the number of contacts.

본 발명은 상기한 실시예에 국한되는 것은 아니다.The present invention is not limited to the above embodiment.

즉, 상기한 실시예에서는 카운터 전극의 브렌치를 1개 또는 3개를 형성하였으나, 이에 국한되지 않고, 다수개를 형성하여도 동일한 효과를 얻을 수 있다.That is, in the above embodiment, one or three branches of the counter electrode are formed, but the present invention is not limited thereto, and the same effect can be obtained even if a plurality of branches are formed.

따라서, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.Therefore, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, IPS 모드의 액정표시 소자에서 일체이었던 드레인 전극과 화소 전극을 층을 달리 형성하고, 이 화소 전극과 드레인 전극을 콘택시킴으로써, 하나의 콘택만으로 화소 전극과 카운터 전극을 동일 평면에 형성할 수 있다.As described in detail above, according to the present invention, a pixel electrode is formed with only one contact by forming different layers of the drain electrode and the pixel electrode in the liquid crystal display of the IPS mode, and contacting the pixel electrode and the drain electrode. And the counter electrode can be formed on the same plane.

따라서, 본 발명은 화소 전극과 드레인 전극간의 콘택수를 2개에서 1개 줄일 수 있어, 공정이 간소화된다.Therefore, the present invention can reduce the number of contacts between the pixel electrode and the drain electrode from two to one, thereby simplifying the process.

도 1 내지 도 4는 종래의 액정표시소자를 설명하기 위한 도면.1 to 4 are views for explaining a conventional liquid crystal display device.

도 5 및 도 6은 본 발명의 제1실시예에 따른 액정표시소자를 설명하기 위한도면.5 and 6 are views for explaining a liquid crystal display device according to a first embodiment of the present invention.

도 7 및 도 8은 본 발명의 제2실시예에 따른 액정표시소자를 설명하기 위한 도면.7 and 8 are views for explaining a liquid crystal display device according to a second embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

12A,22A : 게이트 라인 12B,22B : 카운터 전극12A, 22A: Gate line 12B, 22B: Counter electrode

12C,22C : 화소 전극 14 : 반도체층12C, 22C: pixel electrode 14, semiconductor layer

15A,25A: 데이타 라인 15B, 25B : 드레인 전극15A, 25A: data line 15B, 25B: drain electrode

Claims (5)

하부 기판;Lower substrate; 상기 하부 기판 상에 형성되며, 게이트전극과 일체인 다수개의 게이트 라인;A plurality of gate lines formed on the lower substrate and integral with the gate electrode; 상기 게이트 라인과 수직 교차하게 형성되며, 소오스 전극과 일체인 다수개의 데이타 라인;A plurality of data lines formed perpendicular to the gate line and integral with the source electrode; 상기 게이트 라인과 데이터 라인 사이에 개재되어 상기 두 라인들을 절연시키는 게이트 절연막;A gate insulating layer interposed between the gate line and the data line to insulate the two lines; 상기 게이트 라인과 데이타 라인으로 둘러싸인 공간에 형성되며, 상기 게이트 라인과 동일면상에 형성되고, 상기 게이트 라인과 평행하게 배치되는 몸체 부분과 상기 몸체 부분으로부터 연장되어 상기 데이터 라인과 평행하게 배치되는 브렌치를 포함하는 카운터 전극;It is formed in a space surrounded by the gate line and the data line, formed on the same plane as the gate line, the body portion disposed in parallel with the gate line and the branch extending from the body portion disposed in parallel with the data line A counter electrode comprising; 상기 카운터 전극과 동일면 상에 형성되며, 상기 카운터 전극의 브렌치들 사이에 상기 브렌치와 평행하게 배치되는 화소 전극;A pixel electrode formed on the same surface as the counter electrode and disposed in parallel with the branch between the branches of the counter electrode; 상기 화소 전극과 층을 달리하여 데이터 라인과 동일면 상에 형성되며, 상기 데이터 라인과 평행하게 배치되는 제1전극부와 상기 제1전극부와 연결되면서 카운터 전극의 몸체 부분과 오버랩되는 제2전극부 및 상기 제2전극부로부터 연장되어 인접한 화소 전극단과 콘택되는 제3전극부를 포함하는 드레인 전극; 및A second electrode part which is formed on the same surface as the data line with a different layer from the pixel electrode, is connected to the first electrode part parallel to the data line and overlaps the body part of the counter electrode while being connected to the first electrode part. And a third electrode part extending from the second electrode part and contacting the adjacent pixel electrode end. And 상기 게이트 라인과 데이터 라인의 교차점 부근에 형성되며, 게이트 전극과 소오스 전극 및 상기 화소 전극과 연결된 드레인 전극으로 구성되는 박막 트랜지스터;를 포함하는 것을 특징으로 하는 액정표시소자.And a thin film transistor formed near an intersection point of the gate line and the data line, the thin film transistor including a gate electrode, a source electrode, and a drain electrode connected to the pixel electrode. 제 1 항에 있어서, 상기 카운터 전극은 2개의 브렌치가 구비된 것을 특징으로 하는 액정표시소자.The liquid crystal display of claim 1, wherein the counter electrode is provided with two branches. 제 2 항에 있어서, 상기 화소 전극은 상기 카운터 전극의 브렌치와 소정 거리만큼 거리를 두고, 브렌치 사이에 삽입되는 것을 특징으로 하는 액정표시소자.The liquid crystal display device of claim 2, wherein the pixel electrode is inserted between the branches at a predetermined distance from the branch of the counter electrode. 제 1 항에 있어서, 상기 카운터 전극은 3개 이상의 브렌치가 구비된 것을 특징으로 하는 액정표시소자.The liquid crystal display device of claim 1, wherein the counter electrode comprises three or more branches. 제 4 항에 있어서, 상기 화소 전극은 상기 카운터 전극의 브렌치들 사이 각각에 브렌치와 평행되도록 삽입되고, 이들의 일측 단부가 서로 연결된 것을 특징으로 하는 액정표시소자.The liquid crystal display device of claim 4, wherein the pixel electrode is inserted between the branches of the counter electrode so as to be parallel to the branch, and one end thereof is connected to each other.
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