KR100486347B1 - Insulated-gate bipolar transistor - Google Patents
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Abstract
본 발명은 절연 게이트 양극성 트랜지스터(IGBT)를 개시한다. 이는 제 1 도전형 반도체 기판, 상기 반도체 기판 상에 제 2 도전형으로 형성된 버퍼층, 상기 버퍼층 상에 제 2 도전형으로 형성된 에피층, 상기 에피층에 제 1 도전형으로 형성된 베이스 영역, 상기 베이스 영역 내에서 제 2 도전형이고 횡방향으로 소정 간격 이격되고 종방향으로 평행하게 형성된 제 1 에미터 영역들, 상기 베이스 영역 내에서 제 2 도전형이고 상기 제 1 에미터 영역들을 연결하는 제 2 에미터 영역, 상기 반도체 기판에 연결된 컬렉터 전극, 상기 제 1 에미터 영역들 사이의 베이스 영역 및 상기 제 2 에미터 영역을 단락시키는 에미터 전극, 상기 제 2 에미터 영역 주변에서는 그 두께가 일정하지 않고 상기 제 2 에미터 영역 주변을 제외한 부분에서는 그 두꼐가 일정한 게이트 산화막, 및 상기 게이트 산화막 상에 형성된 게이트 전극으로 이루어진다.The present invention discloses an insulated gate bipolar transistor (IGBT). This includes a first conductive semiconductor substrate, a buffer layer formed on the semiconductor substrate in a second conductivity type, an epi layer formed on the buffer layer in a second conductivity type, a base region formed on the epi layer in a first conductivity type, and the base region. First emitter regions within the second conductivity type and laterally spaced in the transverse direction and parallel to the longitudinal direction, second emitters within the base region and connecting the first emitter regions An emitter electrode shorting a region, a collector electrode connected to the semiconductor substrate, a base region between the first emitter regions, and the second emitter region, and a thickness of the emitter electrode is not constant around the second emitter region. In portions except the periphery of the second emitter region, the thickness is composed of a constant gate oxide film and a gate electrode formed on the gate oxide film. It is broken.
Description
본 발명은 전력용 트랜지스터에 관한 것으로, 특히 절연 게이트 양극성 트랜지스터(IGBT;Insulated-Gate Bipolar Transistor)에 관한 것이다.BACKGROUND OF THE
절연 게이트 양극성 트랜지스터(IGBT)는 전력용 스위칭 소자로서 이상적인 스위칭 동작을 하기 위해서는 도통 손실과 스위칭 손실이 작아야하고 항복 전압이 원하는 값 이상이 되어야한다. 또한 큰 전류가 흐를 때 게이트 전압을 문턱 전압(threshold voltage) 이하로 낮추어 전류를 차단하는데, 이때 전류 차단이 되지 않고 스위치 양단, 즉 컬렉터 전극과 에미터 전극 사이의 전압이 작아지지 않아 계속해서 전류가 흐르게되고 그 결과 도통 손실이 발생하여 절연 게이트 양극성 트랜지스터(IGBT)의 온도가 상승하게 되고 그 결과 절연 게이트 양극성 트랜지스터(IGBT)가 고장나게 된다.Insulated Gate Bipolar Transistors (IGBTs) are power switching devices that require ideal conduction and switching losses and ideal breakdown voltages for desired switching operations. In addition, when the large current flows, the gate voltage is lowered below the threshold voltage to cut off the current.At this time, the current is not cut off and the voltage between the switch, that is, the voltage between the collector electrode and the emitter electrode does not become small, so the current continues to flow. As a result, conduction loss occurs, causing the temperature of the insulated gate bipolar transistor IGBT to rise, and as a result, the insulated gate bipolar transistor IGBT fails.
도 1은 종래 기술에 의한 절연 게이트 양극성 트랜지스터(IGBT)의 정상적인 동작 상태를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a normal operating state of an insulated gate bipolar transistor (IGBT) according to the prior art.
상기 도 1을 참조하면, 절연 게이트 양극성 트랜지스터(IGBT)는 제 1 도전형 반도체 기판(1), 상기 반도체 기판(1) 상에 제 2 도전형으로 형성된 버퍼층(3), 상기 버퍼층(3) 상에 제 2 도전형이고 상기 버퍼층(3)보다 작은 농도로 형성된 에피층(5), 상기 에피층(5)에 제 1 도전형 웰 구조로 형성된 베이스 영역(7), 및 상기 베이스 영역(7) 내에 제 2 도전형이고 서로 소정 간격으로 이격되어 형성된 에미터 영역(9)을 구비한다.Referring to FIG. 1, an insulated gate bipolar transistor (IGBT) is formed on a first
컬렉터 전극(17)은 상기 반도체 기판(1)에 연결되고 에미터 전극(15)은 상기 에미터 영역(9)들 사이의 베이스 영역(7)을 포함한 에미터 영역(9)의 가장자리와 단락된다.The
게이트 전극(11)은 게이트 산화막(10) 상에 형성되는데 특히 상기 에피층(5), 상기 에미터 영역(9)의 다른 가장자리, 및 상기 에미터 영역(9)의 다른 가장자리와 상기 에피층(5) 사이의 베이스 영역(7)에 해당되는 게이트 산화막(10) 상에 형성된다.The
상기 제 1 도전형은 피(P)형이고 제 2 도전형은 앤(N)형으써, 상기 절연 게이트 양극성 트랜지스터(IGBT)는 상기 에미터 영역(9), 상기 베이스 영역(7), 및 상기 에피층(5)으로 이루어지는 앤피앤(NPN) 트랜지스터와 상기 베이스 영역(7), 상기 에피층(5)/버퍼층(3), 및 상기 반도체 기판(1)으로 이루어지는 피앤피(PNP) 트랜지스터가 결합된 구조이다.The first conductivity type is a P type and the second conductivity type is an N type, so that the insulated gate bipolar transistor IGBT includes the
상기와 같은 구조로 형성된 절연 게이트 양극성 트랜지스터(IGBT)의 동작 원리를 설명하면 다음과 같다.The operation principle of the insulated gate bipolar transistor (IGBT) formed as described above is as follows.
먼저 상기 절연 게이트 양극성 트랜지스터(IGBT)를 턴온하기 위해 상기 게이트 전극(11)에 음(negative)의 전압을 인가하고 상기 컬렉터 전극(17)에 양(positive)의 전압을 인가하는데, 그 결과 상기 게이트 전극(11) 하부에 해당하는 베이스 영역(7)에 채널(19)이 발생하여 상기 에미터 영역(9)의 전자(e)는 상기 채널(19)을 통해 상기 에피층(5)으로 흐르게 된다.First, a negative voltage is applied to the
상기 채널(19)을 통해 상기 에피층(5)으로 흐르는 전자 전류는 상기 피앤피(PNP) 트랜지스터의 베이스 전류에 해당되므로 상기 피앤피 트랜지스터가 턴온되어 상기 반도체 기판(1)의 홀(h)이 상기 버퍼층(3), 에피층(5), 상기 채널(19) 하부, 및 상기 에미터 영역(9)의 하부를 따라 상기 에미터 전극(15)으로 흐르는 홀 전류가 발생한다.Since the electron current flowing through the
그 결과 상기 절연 게이트 양극성 트랜지스터(IGBT)는 턴온된 상태가 된다.As a result, the insulated gate bipolar transistor IGBT is turned on.
상기 절연 게이트 양극성 트랜지스터(IGBT)를 턴오프하기 위해서는 상기 게이트 전극(11)에 양(negative)의 전압을 인가하는데, 그 결과 상기 채널(19)이 발생하지 않아 상기와 같은 전자 전류 및 홀 전류가 발생하지 않으므로 상기 절연 게이트 양극성 트랜지스터(IGBT)는 턴오프된 상태가 된다.In order to turn off the insulated gate bipolar transistor IGBT, a negative voltage is applied to the
따라서 상기 절연 게이트 양극성 트랜지스터(IGBT)는 상기 게이트 전극(11)에 공급하는 전압의 극성을 변화시켜 턴 온/오프를 제어할 수 있으므로 정상적인 동작이 이루어진다.Therefore, since the insulated gate bipolar transistor IGBT can control the turn on / off by changing the polarity of the voltage supplied to the
도 2은 종래 기술에 의한 절연 게이트 양극성 트랜지스터(IGBT)의 비정상적인 동작 상태를 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating an abnormal operating state of an insulated gate bipolar transistor (IGBT) according to the related art.
상기 도 2를 참조하면, 에미터 영역(9) 하부에서 상기 에미터 전극(15)으로 흐르는 홀 전류 패쓰(path)에는 저항(도시하지 않음) 성분이 존재하는데, 이는 홀 전류가 점점 커져서 상기 저항에 상기 에미터 영역(9)과 베이스 영역(7)간의 문턱 전압(threshold voltage)보다 큰 전압이 유기되어 상기 에미터 영역(9)의 전자(e)가 채널(19)을 통하지 않고 바로 상기 베이스 영역(7)을 통해 상기 에피층(5)으로 흐르게 됨으로써 상기 에피층(5)으로 흐르는 전자 전류가 더욱더 커지고 이에따라 상기 베이스 영역(7), 상기 에피층(5)/버퍼층(3), 및 상기 반도체 기판(1)으로 이루어지는 피앤피(PNP) 트랜지스터의 홀 전류도 증가하게 된다.Referring to FIG. 2, a resistance (not shown) component is present in a hole current path flowing from the
상기와 같은 상태에서는 상기 게이트 전극(13)에 공급하는 전압의 극성을 변화시키더라도 상기 에미터 영역(9) 하부에서 상기 베이스 영역(7)을 통해 상기 버퍼층(3)으로 흐르는 전자 전류는 제거되지 않으므로 상기 절연 게이트 양극성 트랜지스터(IGBT)는 턴오프되지 않는다.In this state, even if the polarity of the voltage supplied to the gate electrode 13 is changed, electron current flowing from the
다시 말해서 상기 절연 게이트 양극성 트랜지스터(IGBT)는 상기 컬렉터 전극(17)과 에미터 전극(15) 사이의 전압이 작아지기 전에는 계속해서 전류가 흐르게되므로 도통 손실이 발생하고 온도가 상승하여 소자가 고장나게 된다.In other words, the insulation gate bipolar transistor (IGBT) continues to flow current until the voltage between the
따라서 상기와 같은 문제점을 해결하기 위해서는 상기 에미터 영역(9)의 전위와 상기 에미터 영역(9) 하부에 해당하는 베이스 영역(7)의 전위 차이를 상기 에미터 영역(9)과 상기 베이스 영역(7)과의 문턱 전압보다 작게 해야하는데, 그 방법으로는 상기 에미터 영역(9)의 저항을 크게하여 상기 에미터 영역(9)의 전위를 증가시킨다.Therefore, in order to solve the above problem, the difference between the potential of the
본 발명이 이루고자 하는 기술적 과제는, 채널을 통하지 않는 전자 전류가 발생하여 소자의 턴오프가 제어되지 않는 현상을 방지하기 위해 에미터 영역의 전위를 크게한 절연 게이트 양극성 트랜지스터(IGBT)를 제공하는데 있다.An object of the present invention is to provide an insulated gate bipolar transistor (IGBT) having a large potential in the emitter region in order to prevent a phenomenon in which the turn-off of the device is not controlled due to generation of an electron current through the channel. .
상기 과제를 이루기 위하여 본 발명은, 제 1 도전형 반도체 기판; 상기 반도체 기판 상에 형성된 제 2 도전형 버퍼층; 상기 버퍼층 상에 제 2 도전형으로 형성된 에피층; 상기 에피층에 제 1 도전형으로 형성된 베이스 영역; 상기 베이스 영역 내에서 제 2 도전형이고 횡방향으로 소정 간격 이격되고 종방향으로 평행하게 형성된 제 1 에미터 영역들; 상기 베이스 영역 내에서 제 2 도전형이고 상기 제 1 에미터 영역을 연결하는 제 2 에미터 영역; 상기 반도체 기판에 연결된 컬렉터 전극;In order to achieve the above object, the present invention, the first conductivity type semiconductor substrate; A second conductivity type buffer layer formed on the semiconductor substrate; An epitaxial layer formed on the buffer layer in a second conductivity type; A base region formed in the epi layer in a first conductivity type; First emitter regions of a second conductivity type in the base region and spaced apart in a transverse direction and parallel to the longitudinal direction; A second emitter region in the base region and of a second conductivity type and connecting said first emitter region; A collector electrode connected to the semiconductor substrate;
상기 제 1 에미터 영역들 사이의 베이스 영역 및 상기 제 2 에미터 영역을 단락시키는 에미터 전극; 상기 제 2 에미터 영역 주변에서는 그 두께가 일정하지 않고 상기 제 2 에미터 영역 주변을 제외한 부분에서는 그 두꼐가 일정한 게이트 산화막; 및 상기 게이트 산화막 상에 형성된 게이트 전극을 구비하는 것을 특징으로 하는 절연 게이트 양극성 트랜지스터(IGBT)를 제공한다.An emitter electrode shorting a base region between the first emitter regions and the second emitter region; A gate oxide film whose thickness is not constant around the second emitter region and whose thickness is constant except at the periphery of the second emitter region; And a gate electrode formed on the gate oxide film.
상기 제 2 에미터 영역 주변에서는, 상기 제 1 에미터 영역 상부의 게이트 산화막의 두께가 상기 베이스 영역 상부의 게이트 산화막의 두께보다 작은 것이 바람직하다.In the vicinity of the second emitter region, it is preferable that the thickness of the gate oxide layer on the first emitter region is smaller than the thickness of the gate oxide layer on the base region.
상기 제 2 에미터 영역 주변 이외의 부분에서는 상기 제 1 에미터 영역 상부의 게이트 산화막의 두께와 상기 베이스 영역 상부 및 상기 에피층 상부의 게이트 산화막의 두께가 동일한 것이 바람직하다.In portions other than the periphery of the second emitter region, it is preferable that the thickness of the gate oxide layer on the first emitter region and the thickness of the gate oxide layer on the base region and the epi layer is the same.
또한 상기 에피층은 상기 버퍼층 농도보다 작은 것이 바람직하다.In addition, the epi layer is preferably smaller than the buffer layer concentration.
따라서 본 발명에 의한 절연 게이트 양극성 트랜지스터(IGBT)는 게이트 산화막의 두께가 큰 부분에 근접한 에미터 영역이 저항으로서의 역할을 하므로 에미터 영역의 전위가 커지고 그 결과 에미터 영역의 전위와 에미터 영역 하부의 베이스 영역의 전위 차이가 작아지므로 채널을 통하지 않는 전자 전류가 발생하여 소자의 턴오프가 제어되지 않는 현상을 방지할 수 있다.Therefore, in the insulated gate bipolar transistor (IGBT) according to the present invention, the emitter region close to the large portion of the gate oxide film serves as a resistor, so that the potential of the emitter region is increased, and as a result, the potential of the emitter region and the lower portion of the emitter region Since the potential difference of the base region of the transistor becomes small, an electron current that does not pass through the channel is generated, thereby preventing the phenomenon in which the turn-off of the device is not controlled.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 의한 절연 게이트 양극성 트랜지스터(IGBT)의 레이아웃도이다.3 is a layout diagram of an insulated gate bipolar transistor (IGBT) according to the present invention.
상기 도 3을 참조하면, 에미터 영역은 종방향으로 형성된 베이스 영역(57) 상에서 서로 이격되고 상기 베이스 영역(57)과 평행하게 종방향으로 형성된 제 1 에미터 영역(59)과, 상기 제 1 에미터 영역(59)을 횡방향으로 연결되도록 브릿지(bridge) 형태를 갖는 제 2 에미터 영역(60)으로 이루어진다.Referring to FIG. 3, the emitter regions are spaced apart from each other on the longitudinally formed
다시 말해서, 에미터 영역은 제 1 에미터 영역(59)과 제 2 에미터 영역(60)이 H자형으로 연결된 구조이다.In other words, the emitter region has a structure in which the
콘택홀(66)은 상기 제 1 에미터 영역(59) 사이에서 상기 제 1 에미터 영역(59)과 격리되어 상기 제 2 에미터 영역(60)을 지나면서 상기 제 1 에미터 영역(59)과 평행한데, 이는 에미터 전극을 형성하기 위한 것이다. 따라서 에미터 전극은 상기 베이스 영역(57)과 상기 제 2 에미터 영역(60)과 전기적으로 연결된다.The
게이트 산화막(도시하지 않음)은 상기 제 1 에미터 영역(59), 제 2 에미터 영역(60), 베이스 영역(57), 및 에피층(55) 상부에 형성되고, 그 두께는 상기 제 2 에미터 영역(60) 주변(k)과 그 이외의 부분에서 다르게 형성된다.A gate oxide film (not shown) is formed on the
상기 제 2 에미터 영역(60) 주변(k)에서의 게이트 산화막의 두께는 그 이외의 부분의 게이트 산화막의 두께보다 크게 형성되어 있는데, 이는 상기 제 2 에미터 영역(60) 주변(k)에서의 문턱 전압을 크게하여 상기 제 1 및 제 2 에미터 영역(59, 60)의 전자(e)가 상기 제 2 에미터 영역(60) 주변(k)으로 흐르지 않고 화살표로 표시한 패쓰로 흐르게하기 위한 것이다.The thickness of the gate oxide in the periphery k of the
따라서 상기 제 1 에미터 영역(59)은 저항으로서의 역할만 하게되어 상기 전자 패쓰 만큼의 저항과 전자 전류가 곱하여진 제 1 전압이 나타난다.Accordingly, the
도 4는 상기 도 3의 레이아웃도의 4-4'에서 본 단면도이다.4 is a cross-sectional view taken from line 4-4 'of the layout diagram of FIG.
상기 도 4를 참조하면, 절연 게이트 양극성 트랜지스터(IGBT)는 제 1 도전형 반도체 기판(51), 상기 반도체 기판(51) 상에 제 2 도전형으로 형성된 버퍼층(53), 상기 버퍼층(53) 상에 제 2 도전형으로 형성된 에피층(55), 상기 에피층(55)에 제 1 도전형으로 형성된 베이스 영역(57), 및 상기 베이스 영역(57) 내에서 제 2 도전형이고 서로 소정 간격 이격되어 형성된 제 1 에미터 영역(59)을 구비한다.Referring to FIG. 4, an insulated gate bipolar transistor (IGBT) is formed on a first
상기 제 1 도전형은 피(P)형이고 제 2 도전형은 앤(N)형으로써, 상기 절연 게이트 양극성 트랜지스터(IGBT)는 상기 에미터 영역(59), 상기 베이스 영역(57), 및 상기 에피층(55)으로 이루어지는 앤피앤(NPN) 트랜지스터와 상기 베이스 영역(57), 상기 에피층(55)/버퍼층(53), 및 상기 반도체 기판(51)으로 이루어지는 피앤피(PNP) 트랜지스터가 결합된 구조이다.The first conductivity type is a P type and the second conductivity type is an N type. The insulated gate bipolar transistor IGBT includes the
상기 에피층(55)은 상기 버퍼층(53)의 농도보다 작다.The
에미터 전극(67)은 종래와 같이 제 1 에미터 영역(59)과 접촉되지 않고 상기 제 1 에미터 영역(59) 사이의 베이스 영역(57)과 전기적으로 연결되고, 컬렉터 전극(69)은 상기 반도체 기판(51)과 전기적으로 연결된다.The
게이트 산화막(61)은 종래와 같이 상기 제 1 에미터 영역(59), 베이스 영역(57), 및 에피층(55) 상부에 일정한 두께로 형성되어 게이트 전극(63)에 음(negative)의 전압을 인가하면 상기 게이트 전극(63) 하부에 해당하는 베이스 영역(57)에 채널(도시하지 않음)이 형성되어 상기 제 1 에미터 영역(59)의 전자는 상기 채널을 통해 에피층(55)으로 흐르게된다.The
상기 게이트 전극(63)은 상기 게이트 산화막(61) 상에 형성되고 절연층(65)으로 둘러싸여 있다.The
도 5는 상기 도 3의 레이아웃도의 5-5'에서 본 단면도이다.FIG. 5 is a cross-sectional view taken from 5-5 'of the layout diagram of FIG.
상기 도 5를 참조하면, 절연 게이트 양극성 트랜지스터(IGBT)의 구성 요소중 제 1 및 제 2 에미터 영역(59,60), 게이트 산화막(61), 및 게이트 전극(63)을 제외하면 상기 도 4의 구조와 동일하다.Referring to FIG. 5, except for the first and
즉, 상기 제 1 및 제 2 에미터 영역(59, 60)은 상기 베이스 영역(57) 내에 형성되고 에미터 전극(67)과 전기적으로 연결된다.That is, the first and
상기 게이트 산화막(61)은 상기 제 1 및 제 2 에미터 영역(59, 60), 베이스 영역(57), 및 에피층(55) 상부에서 서로 다른 두께로 형성되어 있는데, 특히 상기 제 1 및 제 2 에미터 영역(59, 60) 상부에서의 게이트 산화막(61) 두께는 상기 베이스 영역(57) 상부에서의 게이트 산화막(61) 두께보다 작다.The
이는 게이트 전극(63)에 전압이 공급될 때 상기 제 1 및 제 2 에미터 영역(59, 60)과 상기 에피층(55) 사이의 베이스 영역(57)에 채널(도시하지 않음)이 형성되지 않도록 하여 상기 제 1 및 제 2 에미터 영역(59,60)의 전자가 상기 에피층(55)으로 흐르지 않게 하기 위한 것이다.This is because a channel (not shown) is not formed in the
그 결과 게이트 입력 커패시턴스(gate input capacitance)가 작아지는 효과가 있다.As a result, the gate input capacitance is reduced.
상기 도 3 내지 도 5를 참조하여 절연 게이트 양극성 트랜지스터(IGBT)의 동작 원리를 설명하면 다음과 같다.An operation principle of the insulated gate bipolar transistor IGBT will be described with reference to FIGS. 3 to 5 as follows.
먼저 상기 절연 게이트 양극성 트랜지스터(IGBT)를 턴온하기 위해 상기 게이트 전극(63)에 음(negative)의 전압을 인가하고 상기 컬렉터 전극(69)에 양(positive)의 전압을 인가하는데, 그 결과 상기 게이트 전극(63) 하부에 해당하는 베이스 영역(57)에 채널이 발생하고 상기 제 1 및 제 2 에미터 영역(59,60)의 전자(e)는 화살표로 표시한 패쓰를 따라 흐르게 된다.First, a negative voltage is applied to the
따라서 상기 제 1 에미터 영역(59)에는 상기 제 1 에미터 영역(59)의 저항과 상기 전자 전류가 곱하여진 제 1 전압이 나타난다.Accordingly, a first voltage obtained by multiplying the resistance of the
상기 에피층(55)으로 흐르는 전자 전류는 상기 피앤피(PNP) 트랜지스터의 베이스 전류에 해당되므로 상기 피앤피 트랜지스터가 턴온되어 상기 반도체 기판(51)의 홀(hole)이 상기 버퍼층(53), 에피층(55), 상기 채널 하부, 및 상기 에미터 영역(59)의 하부를 따라 상기 제 1 에미터 전극(59)으로 흐르는 홀 전류가 발생한다.Since the electron current flowing to the
상기 제 1 에미터 영역(59) 하부에서 상기 에미터 전극(67)으로 흐르는 홀 전류 패쓰에는 저항(도시하지 않음) 성분이 존재하여 상기 제 1 에미터 영역(59) 하부에 상기 홀 전류와 상기 저항의 곱하여진 제 2 전압이 나타난다.A resistance (not shown) component exists in the hole current path flowing from the lower portion of the
따라서 상기 제 1 전압이 종래에 비해 증가됨으로써 상기 제 1 전압과 상기 제 2 전압의 차이가 작고, 그 결과 상기 제 1 에미터 영역(59)의 전자가 상기 게이트 전극(63) 하부의 베이스 영역(57)에 형성되는 채널을 통하지 않고 바로 상기 베이스 영역(57)으로 흐르는 현상은 나타나지 않는다.Therefore, since the first voltage is increased compared with the related art, the difference between the first voltage and the second voltage is small, and as a result, electrons in the
본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to this, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
이상, 설명된 바와 같이 본 발명에 의한 절연 게이트 양극성 트랜지스터(IGBT)는 게이트 산화막의 두께가 큰 부분에 근접한 에미터 영역이 저항으로서의 역할을 하므로 에미터 영역의 전위가 커지고 그 결과 에미터 영역의 전위와 에미터 영역 하부의 베이스 영역의 전위 차이가 작아지므로 채널을 통하지 않는 전자 전류가 발생하여 소자의 턴오프가 제어되지 않는 현상을 방지할 수 있다.As described above, in the insulated gate bipolar transistor (IGBT) according to the present invention, since the emitter region close to the large portion of the gate oxide film serves as a resistor, the potential of the emitter region is increased, and as a result, the potential of the emitter region is increased. Since the potential difference between the base region and the base region under the emitter region is small, it is possible to prevent the phenomenon in which the turn-off of the device is not controlled due to the generation of electron current through the channel.
도 1은 종래 기술에 의한 절연 게이트 양극성 트랜지스터(IGBT)의 정상적인 동작 상태를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a normal operating state of an insulated gate bipolar transistor (IGBT) according to the prior art.
도 2는 종래 기술에 의한 절연 게이트 양극성 트랜지스터(IGBT)의 비정상적인 동작 상태를 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating an abnormal operating state of an insulated gate bipolar transistor (IGBT) according to the related art.
도 3은 본 발명에 의한 절연 게이트 양극성 트랜지스터(IGBT)의 레이아웃도이다.3 is a layout diagram of an insulated gate bipolar transistor (IGBT) according to the present invention.
도 4는 상기 도 3의 레이아웃도의 4-4'에서 본 단면도이다.4 is a cross-sectional view taken from line 4-4 'of the layout diagram of FIG.
도 5는 상기 도 3의 레이아웃도의 5-5'에서 본 단면도이다.FIG. 5 is a cross-sectional view taken from 5-5 'of the layout diagram of FIG.
Claims (4)
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US5218220A (en) * | 1991-11-12 | 1993-06-08 | Harris Corporation | Power fet having reduced threshold voltage |
KR940022886A (en) * | 1993-03-09 | 1994-10-21 | 기다오까 다까시 | Gate-insulated semiconductor device and manufacturing method thereof |
KR100194668B1 (en) * | 1995-12-05 | 1999-07-01 | 윤종용 | Insulated Gate Bipolar Transistors for Power |
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Patent Citations (5)
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JPH02290077A (en) * | 1989-04-28 | 1990-11-29 | Mitsubishi Electric Corp | Insulated-gate type bipolar transistor |
US5218220A (en) * | 1991-11-12 | 1993-06-08 | Harris Corporation | Power fet having reduced threshold voltage |
KR940022886A (en) * | 1993-03-09 | 1994-10-21 | 기다오까 다까시 | Gate-insulated semiconductor device and manufacturing method thereof |
KR0165909B1 (en) * | 1993-03-09 | 1998-12-15 | 기다오까 다까시 | Gate insulated semiconductor device and manufacturing method thereof |
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