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KR100477394B1 - 저 동작 전압을 요하는 유기-무기 하이브리드 반도체를갖춘 박막 전계 효과 트랜지스터 - Google Patents

저 동작 전압을 요하는 유기-무기 하이브리드 반도체를갖춘 박막 전계 효과 트랜지스터 Download PDF

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KR100477394B1
KR100477394B1 KR10-2001-0065045A KR20010065045A KR100477394B1 KR 100477394 B1 KR100477394 B1 KR 100477394B1 KR 20010065045 A KR20010065045 A KR 20010065045A KR 100477394 B1 KR100477394 B1 KR 100477394B1
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inorganic hybrid
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처리어레네 카간
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

종래의 유기-무기 하이브리드 TFT 디바이스보다 낮은 동작 전압에서, 고 전계 효과 이동도 및 고 전류 변조를 나타내는, 유기-무기 하이브리드 반도체 물질에 기초한 박막 트랜지스터(TFT) 디바이스 구조물이 개시된다. 이 구조물은 고 유전 상수의 절연체로 덮인 전도성 게이트 전극 세트, 유기-무기 하이브리드 반도체로 된 층, 각 게이트선에 대응하는 전기적으로 전도성인 소스 및 드레인 전극 세트, 및 디바이스 구조물을 오버코팅하여 보호할 수 있는 선택적 패시베이션 층의 피쳐(feature) 시퀀스가 배치된 적절한 기판을 포함한다. 고 유전 상수의 게이트 절연체를 이용하여, 유기-무기 하이브리드 반도체의 게이트 전압 의존성을 채용함으로써, 매우 낮은 동작 전압에서 높은 전계 효과 이동도 레벨을 구현할 수 있다. 상기 고 유전 상수의 게이트 절연체 물질 선택의 적절한 조합 및 이것을 유기-무기 하이브리드 기초 TFT 구조물에 집적하는 수단으로 평탄한 패널 디스플레이 에플리케이션에서 유리 또는 플라스틱 기판에서의 제조 및 상기 디바이스의 이용을 용이화할 수 있음이 학습된다.

Description

저 동작 전압을 요하는 유기-무기 하이브리드 반도체를 갖춘 박막 전계 효과 트랜지스터{THIN-FILM FIELD-EFFECT TRANSISTOR WITH ORGANIC-INORGANIC HYBRID SEMICONDUCTOR REQUIRING LOW OPERATING VOLTAGES}
본 발명은 박막 전계 효과 트랜지스터(TFT) 내의 반도체 채널로서의 유기-무기 하이브리드 물질 분야에 관한 것으로서, 특히 평탄한 패널 디스플레이 같은 에플리케이션 내에서 고 유전 게이트 절연체를 이용하는 상기 트랜지스터의 저 전압 동작에 관한 것이다.
액정 디스플레이(LCD) 및 다른 평탄한 패널 에플리케이션에서 이용되는 박막 전계 효과 트랜지스터(TFT)는 일반적으로 반도체로서 비정질 실리콘(a-Si:H) 또는 다결정 실리콘을 이용하고, 게이트 절연체로서 실리콘 이산화물 및/또는 실리콘 질화물을 이용한다. 최근, 물질 개발은 박막 전계 효과 트랜지스터 내의 반도체로서의 비정질 실리콘에 대한 가능한한 저비용 및/또는 저온 대체물로서 헥사시오펜(hexathiophene) 및 그 유도체 같은 유기 올리고머(oligomers), 및 펜타신(pentacene) 같은 유기 분자(G. Horowitz, D. Fichou, X. Peng, Z. Xu, F. Garnier에 의한 1989년자 Solid State Commun. 72권 381페이지; 및 F. Garnier, G. Horowitz, D. Fichou에 의한 미국특허 제 5,347,144호 참조)의 촉진을 이끌어왔다. 1 cm2V-1sec-1 범위의 전계 효과 이동도가 게이트 절연체로서 SiO2를 갖는 펜타신 기초 TFT(Y. Y. Lin, D. J. Gundlach, S. F. Nelson, T. N. Jackson에 의한 1997년자 IEEE Electron Device Lett. 18권 606-608페이지 참조)에서 이루어져서, 이들이 상기 에플리케이션에 가능한 후보가 되었다. 상기 펜타신-기초 유기 TFT의 주요 단점은, 고 이동도를 구현하는 동시에 고 전류 변조를 이루기 위해 고 동작 전압(일반적으로, 0.4㎛ 두께의 SiO2 게이트 절연체가 이용되는 경우에는 약 100V의 전압)이 필요하다는데 있다. 게이트 절연체의 두께를 감소시키면 상술한 특징을 향상시킬 수 있지만, 제조상의 어려움 및 신뢰성 문제가 생겨서 절연체 두께의 감소가 제약된다. 예를 들면, TFT LCD 디바이스의 전류 발생 시, TFT 게이트 절연체의 두께는 일반적으로 0.3 내지 0.4㎛이다. 최근, 고 유전 상수(ε)의 게이트 절연체를 갖는 펜타신 디바이스가 필적하는 두께의 SiO2를 이용하는 펜타신 TFT보다 저 전압에서 고 이동도를 얻을 수 있음이 보여졌다(C. D. Dimitrakopoulos, P. R. Duncombe, B. K. Furman, R. B. Laibowitz, D. A. Neumayer, S. Purushothaman에 의한 미국특허 제 5,981,970호 및 제 5,946,551호, C. D. Dimitrakopoulos, S. Purushothaman, J. Kymissis, A. Callegari, J. M. Shaw에 의한 1999년자 Science 283권, 822-824페이지; C. D. Dimitrakopoulos, J. Kymissis, S. Purushothaman, D. A. Neumayer, P. R. Duncombe, R. B. Laibowitz에 의한 1999년자 Advanced Materials 11권 1372-1375페이지 참조).
최근, 유기-무기 페로브스카이트(C6H5C2H4NH3)2SnI4 같은 반도체로서 유기-무기 하이브리드 물질로 된 새로운 종류의 TFT가 증명되었다. 이러한 종류의 유기-무기 하이브리드 물질은 "분자 스케일 합성물"로서 정의될 수 있다(1999년 2월 5일자로 발간된 YO998-518의 K. Chondroudis, C. D. Dimitrakopoulos, C. R. Kagan, I. Kymissis, D. B. Mitzi에 의한 "Thin Film Field Effect Transistors With Organic-Inorganic Hybrid Materials As Semiconducting Channels"; 및 1999년자 Science 286권 945-947페이지의 C. R. Kagan, D. B. Mitzi, C. D. Dimitrakopoulos에 의한 "Organic-Inorganic Hybrid Materials as Semiconducting Channels in Thin-Film Field-Effect Transistors" 참조). 이 트랜지스터들은 펜타신에 대하여 상술한 것과 유사한 문제점을 갖는데, 즉 고 이동도를 구현하는 동시에 고 전류 변조를 이루기 위해 고 동작 전압(일반적으로, 0.5㎛ 두께의 SiO2 절연체가 이용되는 경우에는 약 60V의 전압)이 필요하다는 것이다. 게이트 절연체의 두께를 줄여서 필요한 동작 전압을 낮춤으로써 상술한 특성을 구현할 수 있지만, 특히 평탄한 패널 디스플레이 같은 대 면적의 에플리케이션에서는 다시 제조상의 제한 및 신뢰성 문제가 생겨서 절연체 두께의 감소가 제약되며, 여기서 게이트 절연체는 Si 단결정 상에 열적으로 성장되지 않고, 게이트 전극의 상부에 증착된다. 유기 TFT에서 나타낸 바와 같이, (유기-무기 하이브리드 TFT에서) 저 동작 전압으로 고 이동도를 구현하기 위하여 고 유전 상수의 게이트 절연체를 이용하는 것은 새로운 해결책이라 할 수 있다. 왜냐하면, 이러한 절연체가 결정성 무기 반도체로부터 측정된 이동도에 영향을 미치지 않을 것으로 예상되었으며, 이동도는 일정한 파라미터로 간주되었기 때문이다. 유기-무기 페로브스카이트(C6H5C2H4NH3)2SnI4에서, 전도는 무기 성분에서 이루어지고 유기 성분은 절연이다(D. B. Mitzi, C. A. Feild, W. T. A. Harrison, A. M. Guloy에 의한 1994년자 Nature 369권 467-469페이지; 및 1999년 5월 2일자로 발간된 YO998-518의 K. Chondroudis, C. D. Dimitrakopoulos, C. R. Kagan, I. Kymissis, D. B. Mitzi에 의한 "Thin Film Field Effect Transistors With Organic-Inorganic Hybrid Materials As Semiconducting Channels" 참조). 이것은 (C6H5C2H4NH3)2SnI4의 경우에 사실이지만, 유기 부분이, 예를 들면, 분자를 포함한 올리고시오펜(oligothiophene) 같은 공액(conjugated) 유기 분자로 이루어지고, 무기 부분이 절연성이며 공액 유기 분자 조직을 주형(template)하기 위해 이용되는, 다른 하이브리드 물질이 설계되어, 전도율 및/또는 이동도를 증가시킬 수 있다.
반도체로서 유기-무기 하이브리드 페로브스카이트(C6H5C2H4NH 3)2SnI4, 게이트 전극으로서 강도핑된 Si-웨이퍼, 게이트 절연체로서 500nm 두께의 열적으로 성장된 SiO2, 및 Pd 소스 및 드레인 전극을 갖는 TFT의 전기적 특징이 이미 나타낸 바와 같이 표준 전계 효과 트랜지스터의 수학식(뉴욕 빌레이 거주의 S. M. Sze에 의한 1981년자 "Physics of Semiconductor Devices", 442페이지 참조)에 의해서 적절하게 모델링된다(1999년 5월 2일자로 발간된 YO998-518의 K. Chondroudis, C. D. Dimitrakopoulos, C. R. Kagan, I. Kymissis, D. B. Mitzi에 의한 "Thin Film Field Effect Transistors With Organic-Inorganic Hybrid Materials As Semiconducting Channels"; 및 1999년자 Science 286권 945-947페이지의 C. R. Kagan, D. B. Mitzi, C. D. Dimitrakopoulos에 의한 "Organic-Inorganic Hybrid Materials as Semiconducting Channels in Thin-Film Field-Effect Transistors" 참조). 상기 디바이스에서 이용되는 유기-무기 페로브스카이트(C6H5C2H 4NH3)2SnI4는 p-타입 반도체로서 작용한다. 1999년자 Science 286권 945-947페이지의 C. R. Kagan, D. B. Mitzi, C. D. Dimitrakopoulos에 의한 "Organic-Inorganic Hybrid Materials as Semiconducting Channels in Thin-Film Field-Effect Transistors"로부터 인용된 도 1은 게이트 전극에 인가된 불연속 전압(VG)에서, 드레인 전극에 인가된 전압(VD)에 대한 소스와 드레인 전극간에 흐르는 전류(ID)의 의존성을 나타낸다. 게이트 전극이 접지된 소스 전극에 대하여 음으로(negatively) 바이어스되면, (C6H5C2H4NH3)2SnI4 기초 TFT는 축적 모드에서 동작하는데, 이 축적된 캐리어는 홀이다. 저 VD에서는, ID가 VD와 함께 선형으로 증가하는데(선형 영역임), 이것은 대략 다음과 같은 수학식으로 주어진다:
(1)
여기서, L은 채널 길이이고, W는 채널 폭이고, Ci는 절연층의 단위 영역당 커패시턴스이고, VT는 문턱 전압이며, μ는 전계 효과 이동도이다. μ는 일정한 저 VD에서 ID 대 VG를 플롯팅(plotting)하고 상기 플롯의 기울기값을 g m과 등화시킴으로써 트랜스콘덕턴스로부터의 선형 영역에서 계산될 수 있다:
(2)
소스 전극이 접지되며(즉, VS=0), 드레인 전극이 게이트 전극보다 음으로 바이어스 되면(즉, -VD≥-VG), 소스와 드레인 전극간에 흐르는 전류(ID)는 축적층(포화 영역)에서의 핀치-오프로 인해 포화 상태(전류가 더 이상 증가하지 않는 상태임)로 되며, 다음의 수학식으로 모델링된다.
(3)
도 2의 좌측 축은 반로그(semilogarithmic) 스케일로 포화 상태에서의 VG에 대한 ID의 의존성을 나타낸다(C. R. Kagan, D. B. Mitzi, C. D. Dimitrakopoulos에 의한 1999년자 Science 286권 945-947페이지 참조). 전계 효과 이동도는 대 VG 플롯의 기울기로부터 계산될 수 있다. 도 2의 우측 축은 ID 대 VG의 제곱근(square root)의 플롯을 나타낸다. 0.55cm2V-1sec-1의 이동도가 상기 플롯으로부터 계산된다.
본 발명은 고 동작 전압의 이용에 대한 필요성을 극복하여, 절연체의 두께를 감소시키지 않고 고 전계 효과 이동도와 고 전류 변조의 바람직한 조합을 구현한 TFT 구조물을 증명한다. 이러한 구조물은 반도체로서의 유기-무기 하이브리드 물질(예를 들면, 유기-무기 페로브스카이트(C6H5C2H4NH3)2SnI4)과 조합하는 무기 고 유전 상수의 게이트 절연층(예를 들면, 바륨 지르코네이트 티타네이트)을 포함한다.
본 발명은, 유리에 적합한 온도(400℃ 이하의 온도), 일반적으로는 플라스틱 기판(400℃ 이하의 온도)에 적합한 온도, 및 상기 물질들의 처리 온도보다 실질적으로 낮은 투명 플라스틱 기판(150℃ 이하)에 적합한 온도에서, 이들이 메모리 에플리케이션(650℃ 까지의 온도)에 이용될 때, 고 유전 상수의 게이트 절연체가 증착되어 처리되는, 유기-무기 하이브리드 TFT 구조물을 생성하는 방법을 제공한다.
본 발명의 이점은 고 유전 상수의 게이트 절연체 및 모든 다른 물질들이 100℃ 이하의 온도에서 증착되어 처리되는 유기-무기 하이브리드 TFT 구조물을 생성하는 방법을 제공하는데 있다.
청구된 본 발명의 폭넓은 일 양태는, 전기적으로 전도성인 게이트 전극이 위에 배치되는 기판과, 이 게이트 전극 위에 배치되는 게이트 절연체로 된 층과, 이 게이트 절연체로 된 층 위에 배치된 전기적으로 전도성인 소스 전극과 전기적으로 전도성인 드레인 전극, 및 이 게이트 절연체와 소스 전극 및 상기 드레인 전극 위에 배치된 유기-무기 하이브리드 반도체로 된 층을 포함하는 트랜지스터 디바이스 구조물이다.
본 발명의 폭넓은 다른 양태는, 소스 전극과 게이트 전극 사이에서 전기적으로 접촉되도록 배치된 드레인, 소스 전극, 드레인 전극, 게이트 전극, 게이트 절연체 및 반도체 물질을 포함하고, 상기 게이트 절연체는 상기 게이트 전극과 활성 영역 사이에 배치되며, 상기 반도체 물질은 유기-무기 하이브리드 물질인, 트랜지스터 디바이스 구조물이다.
제안된 TFT 구조물은 고 유전 상수의 박막 게이트 절연체, 유기-무기 페로브스카이트(C6H5C2H4NH3)2SnI4 같은 유기-무기 하이브리드 반도체, 및 금속, 전도성 폴리머, 강도핑된 고 전도성 물질 또는 이 조합물을, 게이트와 소스 및 드레인 전극으로서 이용한다.
상기 구조물의 게이트 절연층으로 이용될 수 있는 고 유전 상수를 갖는 많은 후보 물질로는 Ta2O5, Y2O3, TiO2, Al2O3, Si3N4 및 강유전성 절연체류가 있지만 이들에 제한되지 않으며, 이 강유전성 절연체류로는 PbZrxTi1-xO3(PZT)(납 지르코네이트 티타네이트), Bi4Ti3O12(비스머스(bismuth) 티타네이트), BaMgF4(바륨 마그네슘 플루오라이드), 바륨 지르코네이트 티타네이트(BZT) 및 BaxSr1-xTiO3(BST)(바륨 스트론튬(strontium) 티타네이트)가 있지만 이들에 제한되지 않는다. 이 물질들은 주로 메모리 디바이스 에플리케이션용의 무기 반도체(P. Balk에 의한 1995년자, Advanced Materials, 7권 703페이지 참조)와 조합하거나 유기 반도체(Dimitrakopoulos 등에 의한 미국특허 제 5,981,970호 및 제 5,946,551호 참조)와 조합하여 종래에 연구되어 이용되어 왔지만, 전자 디바이스 에플리케이션용의 유기-무기 하이브리드 반도체와 조합해서 이용되지는 않았다. 일반적으로, 상기 절연체는 무기 반도체의 경우 600℃ 이상에서 어닐링되어 150을 넘는 유전 상수(ε) 값을 얻을 수 있다. 유기 반도체의 경우, 처리 온도가 일반적으로 400℃보다 낮게 유지되었다. 고 유전 상수(ε)의 게이트 절연체는 폴리머 매트릭스에 포함된 매우 높은 유전 상수의 무기 입자로 구성된 합성 물질일 수 있다(1998년자, IEEE, 171-175페이지의 S. Liang, S. R. Chong. E. P. Giannelis에 의한 "Eletronic Components and Technology Conference" 참조). 이러한 유형의 유전체들은 본 명세서에서 합성 유전체로 칭하기로 한다.
일반적으로, 상기 제안된 구조물은 TFT 구조물 내에 반도체 유기-무기 하이브리드 물질(예를 들면, 유기-무기 페로브스카이트(C6H5C2H4NH3)2SnI4)과 조합하여 무기질의 고 유전 상수 게이트 절연체를 이용한다. 높은 ε의 절연체는 스퍼터링, 또는 전자빔 증발(evaporation), 레이저 어블레이션, 분자 빔 증착(deposition), 화학적 기상 증착을 포함하지만 이들에 제한되지 않는 다른 방법, 또는 용액 처리와 이에 따른 약 400℃에서의 어닐링 단계, 또는 양극 산화에 의해서 진공 중에 증착된다. 모든 상기 기술들에서, 처리 온도는, 예를 들면 폴리이미드와 같은 고온 내성이 있는 유리 기판 또는 플라스틱을 이용할 수 있도록 400℃보다 낮게 유지되어야만 한다. 예를 들면, 폴라카보네이트와 같은 투명 플라스틱 기판과 호환되는 상기 기술들 중 몇 가지 기술은 또한 100℃보다 낮은 처리 온도에서 이용될 수 있다.
용어 "높은 ε"로서, 유전 상수 ε＞3.9인, 즉 SiO2의 유전 상수가 표시된다. 따라서, 본 출원에서 고 유전 상수의 게이트 절연체는 유전 상수 ε＞3.9를 갖는 절연체로서 정의된다. 실온 처리받고 스퍼터링된 BZT는 일반적으로 유전 상수 을 갖는다. 환경적 안정성, 높은 항복 전압, 양호한 막 형성 능력, 이동 전하 부재 같은 다른 요구조건도 또한 충족하는 ε＞3.9를 갖는 고 유전 상수의 유기 절연체가 또한 이미 설명한 무기 절연체 대신에 상기 제안된 구조물에 이용될 수 있다. 바륨 티타네이트/에폭시 합성 유전성 물질 같은 고 유전성 합성 절연체(1998년자, IEEE, 171-175페이지의 S. Liang, S. R. Chong. E. P. Giannelis에 의한 "Eletronic Components and Technology Conference" 참조)가 또한 제안된 구조물의 게이트 절연체로서 이용될 수 있다.
제안된 TFT 구조물의 조성시 이용되는 일반적인 시퀀스는 다음의 단계들을 포함한다:
Si를 강도핑한 경우에는 기판 자체이거나 또는 게이트 전극을 기판 상에 증착시켜 패터닝한 경우에는 패터닝된 금속(또는, 전도성 폴리머 또는 다른 전도성 물질)일 수 있는 게이트 전극을 마련하는 단계와,
용액으로부터의 스핀 코팅, 스퍼터링, 화학적 기상 증착(CVD), 레이저 어블레이션 증착, 물리적 기상 증착 및 양극 산화를 포함하지만 이들에 제한되지 않는 여러 가지 공정들 중 하나에 의해서 게이트 전극의 상부에 고 유전 상수의 게이트 절연체를 증착하는 단계와,
막의 질을 향상시키고 유전 상수를 높일 수 있도록 400℃의 상측 제한으로 제한된 적절한 온도에서 막을 선택적으로 어닐링하는 단계와,
게이트 절연체의 상부에 전기적으로 전도성인 소스 및 드레인 전극을 조성하는 단계와,
기상 증착, 승화, 용액으로부터의 스핀-코팅, 용액으로부터의 딥(deep)-코팅 또는 용액으로부터의 층의 셀프 어셈블리(self assembly)를 포함하지만 이들에 제한되지 않는 여러 가지 공정들 중 하나 - 유기-무기 하이브리드 반도체 층은 마스크를 통한 증착, 스크린 프린팅, 스탬핑 및 블랭킷 막의 리소그라피 패터닝으로 이루어진 그룹으로부터 선택된 공정에 의해 선택적으로 세그먼트되어, TFT 디바이스에서의 누설 및 표유(stray) 전류를 최소화함- 에 의해서 게이트 절연체의 상부에 유기-무기 하이브리드 반도체(예를 들면, 유기-무기 하이브리드 페로브스카이트 (C6H5C2H4NH3)2SnI4)를 증착하는 단계, 및
화학적 기상 증착(CVD), 물리적 기상 증착, 또는 스핀 코팅 및 경화, 또는 다른 수단에 의해서 절연체의 페시베이션 코팅을 선택적으로 적용하는 단계.
유기-무기 하이브리드 반도체의 증착 단계와 소스 및 드레인 전극의 조성 단계로 이루어진 단계들의 시퀀스가 공정의 호환 및 조성의 간편화를 위해 반전될 수도 있다.
스핀 코팅된 반도체 층으로서 유기-무기 하이브리드 페로브스카이트(C6H5C2H4NH3)2SnI4, 게이트 전극으로서 강도핑된 Si, 게이트 절연체로서 500nm 두께의 열적으로 성장된 SiO2, 및 Pd 소스 및 드레인 전극을 이용한 디바이스에 대응하는 도 1은 게이트 전극에 인가되는 불연속 전압(VG)에서 드레인 전극에 인가되는 전압(VD)에 대하여 소스와 드레인 전극간에 흐르는 전류(ID)의 의존성을 나타낸다. 플롯의 선형 영역(즉, 낮은 VD의 영역)은 이미 설명한 바와 같이 수학식 1로서 모델링될 수 있다. 여기서, L=28㎛이고, W=1000㎛이다.
도 2의 좌측 축은 상술한 바와 같은 디바이스에 대응하며, 포화 영역에서의 VG에 대한 ID의 의존성을 나타낸다. 전류 변화는 -50 내지 +50 volts의 게이트 전압 변조에 대해서 약 104이며, 한편 드레인 전압은 -100 volts로 유지한다. 하이브리드 반도체를 패터닝함으로써, 전류 변화는 약 106까지 증가된다. 전계 효과 이동도인 μ는 대 VG 플롯(도 2의 우측 축)의 기울기로부터 계산되어 0.55cm2V-1sec-1이 된다. 이 데이터들은 종래 기술의 검토 부분에서 이미 설명된 유사한 TFT 구조물들에 대한 데이터들과 호환될 수 있다. 이미 설명한 바와 같이, 이동도가 사실상 TFT 에플리케이션에 적합하더라도, 동작 전압은 a-Si:H TFT, 가장 두드러지게는 AMLCD에서 이용되는 드라이버에 비해서 훨씬 높다. 예들 들면, 도 1 및 도 2에 대응하는 TFT 디바이스로부터 측정된 전계 효과 이동도는 게이트 전압의 의존성을 나타낸다. 특히, 높은 이동도는 더 높은 게이트 전압에서 얻어진다. 그 결과, 적절한 이동도를 얻기 위해서는 상기 디바이스에서 비현실적으로 높은 동작 전압을 이용해야만 한다. 이러한 문제점을 해결하기 위하여, 예를 들면, 도 1 및 도 2에 대응하는 TFT 디바이스로부터 측정된, 더 상세하게는 인가된 게이트 전압인 VG에 대해서 측정된 전계 효과 이동도인 μ의 의존성을 시험하였다.
도 3은 VD를 -100V로 일정하게 유지하고, VS를 항상 0 volts로 설정하면서 다른 게이트-전압-스윕(sweep) 실험에서 이용되는 최대 VG에 대한 μ의 의존성을 나타낸다. 관찰된 상태는 게이트 전계인 E에 대한 이동도의 의존성에 귀착되며, 여기서 이고, y는 절연체의 두께 또는 반도체/절연체 인터페이스에 축적된 캐리어 농도이다. 게이트 전계와 반도체/절연체 인터페이스에 축적된 캐리어 농도는 모두 게이트 전압이 증가하거나 또는 절연체 두께가 감소함에 따라 선형으로 증가한다. 게이트 절연체(150nm의 두께)로서 열적으로 성장된 SiO2로 된 얇은 층을 이용함으로써, 드레인 전압을 -20 volts로 유지하면서, -10 내지 +10 volts의 게이트 전압 변조에 대하여 0.5cm2V-1sec-1의 이동도 및 104 이상의 온/오프비를 얻을 수 있었다. 도 4, 5a 및 5b는 상기 디바이스의 동작 특성을 나타낸다.
실리콘 같은 단결정 무기 반도체에서, 이동도는 게이트 전압 및 이에 따른 고 게이트 전계가 증가함에 따라 증가하지 않으며, 일반적으로 특정한 전류를 획득하여 필요한 전압을 감소시키기 위해 보다 얇은 게이트 유전층이 이용된다. 그래서, 실리콘 TFT 디바이스의 동작 전압은 보다 얇은 유전층을 이용함으로써 감소될 수 있다. 그러나, 이 방법은 얇은 유전층이 핀홀 결함으로 인한 장애를 더 받기 쉽고, 더 두꺼운 게이트 유전체보다 더 낮은 유전 항복 전압 및 더 높은 누설 전류가 나타나는 제한을 겪게 된다. 유리 또는 플라스틱 같은 기판 상의 대 면적 에플리케이션의 경우, 이러한 제한들이 더 생겨서 심각한 문제점들이 나타날 수 있다. 그래서, 게이트 유전체의 두께를 감소시키는 것이 유기-무기 하이브리드 기초 TFT의 게이트 전압 의존 이동도를 취급할 수 있는 최상의 방법은 아니다.
도 3에 나타낸 게이트 전압 의존성의 다른 원인은 인가된 게이트 전압의 변화로부터 나타나는 반도체/절연체 인터페이스에 축적된 캐리어 농도의 변화일 수 있다. 유기-무기 하이브리드 반도체 TFT에서는, 별도의 전하 캐리어 축적으로 트랩 상태의 충전을 용이화시킴으로써, 트래핑 공정에 의한 방해를 받지 않으면서 더 용이하게 추가적인 캐리어를 이동시킬 수 있게 될 것이다. 이것은 종래 기술에서 나타낸 바와 같이 유기 반도체 TFT에 대한 경우이다(Dimitrakopoulos 등에 의한 미국특허 제 5,981,970호와 제 5,946,551호, 및 1999년자의 Sciene 283권 822-824페이지 참조). 본원에서는 SiO2를 이와 유사한 두께를 갖지만 더 높은 유전 상수를 갖는 절연체로 대체함으로써, 유기-무기 하이브리드 반도체/절연체 인터페이스에 전하 축적을 용이화시키는 것에 대하여 제안한다. 이 경우, 유사하게 축적된 캐리어 농도가 SiO2의 경우와 같이 얻어지지만, 보다 낮은 게이트 전계 및 이에 따른 게이트 전압이 얻어지며, 한편 모든 다른 파라미터들은 동일하게 유지된다.
이러한 가설이 옳다면, 필적하는 두께의 SiO2를 이용하는 TFT에 비해서 보다 낮은 전압에서 상기 디바이스의 고 이동도가 얻어질 것이다. 반대의 경우, 즉, 이동도가 전계에 의존하지만 캐리어 농도에는 의존하지 않는다면, 후자의 샘플의 경우에 이용되는 저 게이트 전압에서는 상대적으로 낮은 이동도가 관찰될 것이다. 다음에 나타낸 바와 같이, 2개의 다른 절연체에 기초하여 디바이스로부터 측정된 전계 효과 이동도와 다른 유전 상수를 갖지만 필적하는 두께를 비교하면, 이러한 가설들이 지지된다. 다음의 예에서는, 고 유전 상수 무기 막을 게이트 절연체로서 이용하는 유기-무기 하이브리드 페로브스카이트(C6H5C2H4NH 3)2SnI4 기초 TFT의 조성과, 이에 따른 저 동작 전압에서의 고 전계 효과 이동도에 대하여 상세히 설명한다.
예 1
반도체로서 유기-무기 페로브스카이트(C6H5C2H4NH3)2SnI4를 갖고 게이트 절연체로서 바륨 지르코네이트 티타네이트(BZT)로 된 박막을 갖는 TFT를 조성한다. 산화된 실리콘 또는 석영 기판이 초음파 교반(agitation) 및 질소 드라이를 이용하여 이소프로판올 조(bath)에서 세정된다. 이 후, 이들은 게이트선들에 대응하는 개구부를 갖는 금속 마스크와 함께 조립되어, 전자빔 증발기에 고 진공으로 배치되어 펌프 다운된다. 15nm의 티타늄과 뒤이은 30nm의 Pt의 이중층으로 된 게이트 금속화물이 전자빔 증발에 의해 기판 상에 증착된다. 이 샘플은 조립체로부터 언로드된 후, BZT로 된 층으로 코팅된다. BZT층은 Ar/O2 가스 혼합물에서 BZT의 소결 분말 타겟의 RF 마그네트론 스퍼터링을 이용하여 증착된다. 기판은 스퍼터링 중에 실온에서 유지되며, 챔버 압력은 약 2.5×10-3Torr이다. 이 압력 밀도는 0.8Wcm-2이다. 상기 BZT 막의 유전 상수 ε는 일반적으로 약 17이다. Pt 소스 및 드레인 전극은 새도우 마스크를 통해 BZT 게이트 절연체의 상부에 기상 증착된다. 또한, 소스 및 드레인 전극은 새도우 마스크를 통한 증착 및 리소그라피 패터닝 기술로 이루어진 그룹으로부터 선택될 수 있습니다. 10㎛ 정도의 채널 길이(L)를 갖는 디바이스를 생성하기 위하여, 실리콘 멤브레인 마스크가 조성되어 이용된다.
유기-무기 하이브리드 페로브스카이트 반도체(C6H5C2H4NH3 )2SnI4 층은 밀리미터당 20밀리그램의 농도를 갖는 무수(anhydrous) 메탄올 용액으로부터의 스핀 코팅에 의해 증착된다. 이 용액은 0.2㎛의 폴리테트라플루오르에틸렌 와트만 시린지(Whatman syringe) 필터를 통해 필터링되고, 비활성 분위기에서 2분 동안 2500rpm으로 기판 위로 스핀된다. 그 결과, 30nm 두께의 막이 10분 동안 80℃에서 드라이된다(1999년 5월 2일자로 발간된 YO998-518의 K. Chondroudis, C. D. Dimitrakopoulous, C. R. Kagan, I. Kymissis, D. B. Mitzi에 의한 "Thin Film Field Effect Transistors With Organic-Inorganic Hybrid Materials As Semiconducting Channels" 참조).
간단히 알 수 있는 바와 같이, SiO2 대신에 상기 비정질 BZT 게이트 절연막을 이용함으로써 얻어지는 유전 상수의 적당한 증가로 유기-무기 하이브리드 페로브스카이트 반도체 TFT 에플리케이션의 목적이 충족된다. 그러나, 본 발명의 범주는 상기 증착 공정에만 한정되지 않는다. BZT 막 및 이미 설명한 고 유전 상수의 게이트 절연체로 된 대부분의 막은 다른 방법을 대신 이용하여 증착될 수 있다. 특정한 고 유전 상수의 게이트 절연체에 따라서, 산화 성분의 유기 금속 전구체 용액으로부터의 증착법(Dimitrakopoulos 등에 의한 미국특허 제 5,946,551호 참조), 레이저 어브레이션법, CVD 증착법 같은 방법들 중 하나 이상이 적용될 수 있으며, 상기 방법들은 본 발명의 사상을 이탈하지 않는 범위 내에서 이용될 수 있다.
유기-무기 하이브리드 페로브스카이트 반도체 층이 진공에서의 승화(1999년자의 Mitzi 및 Chondroudis에 의한 Chem. Mater 11권 542페이지 참조) 또는 딥 코팅(1998년자의 Liang, Mitzi 및 Prikas에 의한 Chem. Mater 10권 304페이지 참조), 스탬핑, 스크리닝, 스프레잉, 잉크젯 프린팅 및 다른 용액 처리 기술을 대신 이용하여 증착될 수 있다.
금, 백금 및 팔라듐 같은 높은 가공 기능의 금속이 소스, 드레인 및 게이트 전극의 조성을 위해서 바람직하지만, 크롬, 티타늄, 구리, 알루미늄, 몰리브덴, 텅스텐, 니켈, 전도성 폴리머, 올리고머, 전도성 폴리아닐린(polyaniline), 전도성 폴리피롤레(polypyrrole) 또는 그 조합으로 이루어진 그룹으로부터 선택될 수 있으며, 유기 분자 같은 다른 소스 드레인 접촉 물질이 본 발명의 사상을 이탈하지 않는 범위 내에서 이용될 수 있다.
이 후, 완성된 TFT 샘플은 휴렛 패커드 모델 4145A 반도체 파라미터 분석기를 이용하여 비활성 분위기에서 전기적으로 시험되어 그 동작 특성을 판단하게 된다.
도 7의 좌측 축은 도 8에 개략도로 나타낸 유기-무기 하이브리드 페로브스카이트(C6H5C2H4NH3)2SnI4 기초 TFT의 일반적인 디바이스 특성을 나타내며, 여기서 BZT 게이트 절연체의 두께는 약 177.5nm이고, 그 유전률인 이다. BZT 게이트 절연체는 이전에 설명한 바와 같이 스퍼터링에 의해서 증착된다. 소스 드레인 분리(채널 길이, L)는 15.8㎛이고, 채널 폭 W는 1000㎛이다. 포화 상태에서의 VG에 대한 ID의 의존성을 반로그 플롯으로 나타낸다. 전계 효과 이동도인 μ는 대 VG 플롯의 기울기로부터 계산되어 0.3cm2V-1sec-1이 된다. 전류 변화는 4 volts의 게이트 전압 변조에 대해서 약 105이다.
도 8은 반도체로서 유기-무기 하이브리드 페로브스카이트(C6H5C2H4 NH3)2SnI4를 이용하고, 게이트 절연체로서 대략 177.5nm 두께의 바륨 지르코네이트 티타네이트 막으로 된 층(기판을 실온에서 유지하면서 스퍼터링에 의해서 증착된 층임)을 이용하는 TFT 디바이스의 측정된 동작 특성이다. 소스-드레인 전압에 대한 드레인 전류의 의존성은 다른 게이트 전압 레벨에서 나타난다. 이전의 구문에서 설명한 디바이스의 게이트 전극에 인가되는 불연속 전압(VG)에서, 드레인 전극에 인가되는 전압(VD)에 대한 소스와 드레인 전극간에 흐르는 전류(ID)의 의존성을 나타낸다.
도 7 및 도 8의 디바이스에서는, 유사한 두께의 SiO2 게이트 절연체를 갖는 디바이스로부터 측정된 것에 필적하는 이동도 및 온-오프비를 얻기 위하여 현저히 낮은 최대 동작 전압(4 volts 까지의 전압)을 이용하였지만, 상기 SiO2 게이트 절연체가 상기와 같은 이동도 및 온-오프비 값을 생성하기 위해서는 보다 높은 동작 전압을 필요로 하였다. 도 7 및 도 8에 대응하는 디바이스의 BZT 게이트 절연체의 두께는 도 4, 도 5에 대응하는 디바이스에서의 SiO2 게이트 절연체보다 15% 크다는 사실에 유념해야 한다. 이것은 도 7 및 도 8에 대응하는 디바이스의 동작 전압이 4V보다 15% 낮을 수 있음을 의미한다.
따라서, 고 유전 상수의 막이 게이트 절연체로서 이용될 때, 유기-무기 하이브리드 기초 TFT 디바이스에서 고 이동도가 얻어질 수 있음은 자명하다. 이것은 인가된 게이트 전계가 매우 낮게 유지되기 때문에, 상기 디바이스의 게이트 전압 의존성이 상기 절연체로 보다 높은 전하 캐리어 농도를 얻을 수 있는 결과로부터 상기 가설이 입증된다.
본 발명을 실시하는데 유용한 유기-무기 하이브리드 반도체 물질의 일례로서 부틸암모늄 메틸암모늄 주석 요오드화물[(C4H9NH3)2CH3NH3Sn2I7)], 펜에틸암모늄 메틸암모늄 주석 요오드화물[(C6H5C2H4NH3)2CH3NH3Sn2I7], 부탄디암모늄 주석 요오드화물 [(H3NC4H8NH3)SnI4], 부틸암모늄 주석 요오드화물, 헥실암모늄 주석 요오드화물, 노닐암모늄 주석 요오드화물 및 도데실암모늄 주석 요오드화물 및 그 유도체들 중 하나 이상이 있다.
어떠한 특성의 특정한 메카니즘이 이루어지더라도, 유기-무기 하이브리드 페로브스카이트 기초 TFT에서의 높은 전계 효과 이동도 및 높은 전류 변조를 구현할 수 있도록 동일하게 조성하기 위한 구조 및 공정을 증명하였다. 본 발명이 바람직한 실시예들과 관련하여 설명되었지만, 다양한 변형, 변화 및 개선이 본 발명의 사상 및 범주를 이탈하지 않는 범위 내에서 당업자에게 취해질 수 있다. 본 명세서에서 인용된 모든 참조문헌들은 참조를 위해 본 명세서에 편입된 것이다.
도 1은 500nm의 두께를 갖는 SiO2 게이트 절연체와 함께 반도체로서 유기-무기 하이브리드 페로브스카이트(C6H5C2H4NH3)2 SnI4를 이용하는 TFT 디바이스의 측정된 동작 특성도로서, 소스-드레인 전압의 함수에 따른 드레인 전류의 의존성이 게이트 전압의 다른 불연속적인 값들에 대하여 나타나며(Kagan, Mitzi 및 Dimitrakopoulos에 의한 1999년자 Science 286권 945-947페이지 참조), 이 디바이스에서는 L=28㎛이고, W=1000㎛이다.
도 2의 좌측축은 소스-드레인 전압을 고정시킨 상태에서 게이트 전압에 대한 드레인 전류의 의존성을 도 1에 대응한 TFT 디바이스에 대하여 반로그 스케일로 나타내며,
도 2의 우측 축은 포화 영역에서 게이트 전압의 함수에 따른 도 2의 좌측축으로부터의 드레인 전류의 제곱근(square root)의 선형 스케일 플롯이며, 이것은 후술하는 바와 같이 전계 효과 이동도를 계산하기 위하여 이용된다.
도 3은 다른 게이트 전압이지만 동일한 소스-드레인 전압(-100V)에서 도 2에 의해 특징된 디바이스에 대하여 계산된 전계 효과 이동도의 플롯으로서, 게이트 전압에 대한 이동도의 의존성이 강함이 나타난다.
도 4는 150nm의 두께를 갖는 SiO2 게이트 절연체와 함께 반도체로서 유기-무기 하이브리드 페로브스카이트(C6H5C2H4NH3)2 SnI4를 이용하는 TFT 디바이스의 측정된 동작 특성도로서, 소스-드레인 전압의 함수에 따른 드레인 전류의 의존성이 게이트 전압의 다른 불연속적인 값들에 대하여 나타나며, 이 디바이스에서 L=28㎛이고, W=1000㎛이다.
도 5의 좌측 측은 소스-드레인 전압을 고정시킨 상태에서 게이트 전압에 대한 드레인 전류의 의존성을 도 4에 대응한 TFT 디바이스에 대하여 반로그 스케일로 나타내며.
도 5의 우측 축은 포화 영역에서 게이트 전압의 함수에 따른 도 5의 좌측 축으로부터의 드레인 전류의 제곱근의 선형 스케일 플롯이며, 이것은 후술하는 바와 같이 전계 효과 이동도를 계산하기 위하여 이용된다.
도 6a, 6b는 본 출원에서 제안된 바와 같은 고 유전 상수 게이트 절연체를 갖는 유기-무기 하이브리드 기초 TFT 디바이스의 개략도이다.
도 7의 좌측 축은 반도체로서 유기-무기 하이브리드 페로브스카이트(C6H5C2H4NH3)2SnI4를 이용하고, 게이트 절연체로서 바륨 지르코네이트 티타네이트 막(기판을 실온에 유지하면서 스퍼터링함으로써 증착된 막임)으로 된 대략 177.5nm 두께의 층을 이용하는 TFT 디바이스의 측정된 동작 특성도로서, 소스-드레인 전압을 고정시킨 상태에서 게이트 전압에 대한 드레인 전류의 의존성은 반로그 스케일로 나타내며,
도 7의 우측 축은 전계 효과 이동도를 계산하기 위해 이용되는 포화 영역에서 게이트 전압의 함수에 따른 도 5의 좌측 축으로부터의 드레인 전류의 제곱근의 플롯이다.
도 8은 반도체로서 유기-무기 하이브리드 페로브스카이트(C6H5C2H4 NH3)2SnI4를 이용하고, 게이트 절연체로서 바륨 지르코네이트 티타네이트 막(기판을 실온에 유지하면서 스퍼터링함으로써 증착된 막임)으로 된 대략 177.5nm 두께의 층을 이용하는 TFT 디바이스의 측정된 동작 특성도로서, 소스-드레인 전압에 대한 드레인 전류의 의존성은 다른 게이트 전압 레벨에서 나타난다.
※도면의 주요부분에 대한 부호의 설명※
VG: 게이트 전극에 인가된 불연속 전압,
VD: 드레인 전극에 인가된 전압
ID: 소스와 드레인 전극간에 흐르는 전류

Claims (25)

  1. 전기적으로 전도성인 게이트 전극이 위에 배치되는 기판과,
    상기 게이트 전극 위에 배치되는 고 유전 상수의 게이트 절연체로 된 층과,
    상기 게이트 절연체로 된 층 위에 배치된 전기적으로 전도성인 소스 전극과 전기적으로 전도성인 드레인 전극, 및
    상기 게이트 절연체와 상기 소스 전극 및 상기 드레인 전극 위에 배치된 유기-무기 하이브리드 반도체로 된 층
    을 포함하는 트랜지스터 디바이스 구조물.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 기판은 유리, 플라스틱, 석영, 비도핑된 실리콘 및 강도핑된 실리콘으로 이루어진 그룹으로부터 선택되는 트랜지스터 디바이스 구조물.
  4. 제 1 항에 있어서,
    상기 게이트 전극 물질은 크롬, 티타늄, 구리, 알루미늄, 몰리브덴, 텅스텐, 니켈, 금, 백금, 팔라듐, 전도성 폴리아닐린(polyaniline), 전도성 폴리피롤레(polypyrrole) 또는 그 조합으로 이루어진 그룹으로부터 선택되는 트랜지스터 디바이스 구조물.
  5. 제 1 항에 있어서,
    상기 게이트 전극은 30nm 내지 500nm의 두께이며, 증발(evaporation), 스퍼터링, 화학적 기상 증착, 전자 증착, 스핀 코팅 및 무전극 도금으로 이루어진 그룹으로부터 선택된 공정에 의해서 생성되는 트랜지스터 디바이스 구조물.
  6. 제 1 항에 있어서,
    상기 고 유전 상수의 절연체는 바륨 스트론튬(strontium) 티타네이트, 바륨 지르코네이트 티타네이트, 납 지르코네이트 티타네이트, 납 랜사늄(lanthanum) 티타네이트, 스트론튬 티타네이트, 비스머스(bismuth) 티타네이트, 바륨 마그네슘 플루오라이드, 탄탈륨 펜트옥사이드, 티타늄 다이옥사이드 및 이트륨(yttrium) 트리옥사이드, 알루미늄 트리옥사이드 및 실리콘 질화물로 이루어진 그룹으로부터 선택되는 트랜지스터 디바이스 구조물.
  7. 전기적으로 전도성인 게이트 전극이 위에 배치되는 기판을 제공하는 단계와,
    상기 게이트 전극 위에 배치되는 고 유전 상수의 게이트 절연체로 된 층을 배치하는 단계와,
    상기 게이트 절연체로 된 층 위에 전기적으로 전도성인 소스 전극과 전기적으로 전도성인 드레인 전극을 배치하는 단계, 및
    상기 게이트 절연체와 상기 소스 전극 및 상기 드레인 전극 위에 유기-무기 하이브리드 반도체로 된 층을 배치하는 단계
    을 포함하는 트랜지스터 디바이스 구조물 조성 방법.
  8. 제 7 항에 있어서,
    상기 유기-무기 하이브리드 반도체 층은 승화, 증발, 분자 빔 증착 또는 그 조합으로 이루어진 그룹으로부터 선택된 공정에 의해 증착되는 트랜지스터 디바이스 구조물 조성 방법.
  9. 제 7 항에 있어서,
    상기 유기-무기 하이브리드 반도체 층은 스핀 코팅, 딥(dip)-코팅, 용액으로부터의 셀프 어셈블리(self assembly), 스탬핑, 스크리닝, 스프레잉, 잉크젯 프린팅 또는 그 조합으로 이루어진 그룹으로부터 선택된 용액 기초 공정에 의해서 증착되는 트랜지스터 디바이스 구조물 조성 방법.
  10. 제 7 항에 있어서,
    상기 유기-무기 하이브리드 반도체 층은 마스크를 통한 증착, 스크린 프린팅, 스탬핑 및 블랭킷 막의 리소그라피 패터닝으로 이루어진 그룹으로부터 선택된 공정에 의해 선택적으로 세그먼트되어, TFT 디바이스에서의 누설 및 표유(stray) 전류를 최소화하는 트랜지스터 디바이스 구조물 조성 방법.
  11. 제 1 항에 있어서,
    상기 소스 및 드레인 전극은 크롬, 티타늄, 구리, 알루미늄, 몰리브덴, 텅스텐, 니켈, 금, 팔라듐, 백금, 전도성 폴리머, 올리고머(oligomers), 작은 유기 분자 및 그 조합으로 이루어진 그룹으로부터 선택된 물질로 구성되는 트랜지스터 디바이스 구조물.
  12. 제 7 항에 있어서,
    상기 소스 및 드레인 전극은 새도우 마스크를 통한 증착 및 리소그라피 패터닝 기술로 이루어진 그룹으로부터 선택된 방법에 의해서 패터닝되는 트랜지스터 디바이스 구조물 조성 방법.
  13. 다수의 전기적으로 전도성인 게이트 전극들이 위에 배치되는 기판과,
    상기 게이트 전극들 위에 배치되는 고 유전 상수의 게이트 절연체로 된 층과,
    상기 절연체 위에 배치되며 실질적으로 상기 각 게이트 전극들과 중첩되는 유기-무기 하이브리드 반도체로 된 층, 및
    상기 유기-무기 하이브리드 반도체 위에 배치되는 전기적으로 전도성인 다수의 소스 및 드레인 전극 세트들을 포함하며,
    상기 고 유전 상수의 게이트 절연체는 상기 게이트 전극들과 각각 정렬(alignment)되는
    박막 트랜지스터 디바이스 구조물.
  14. 드레인과, 소스 전극과, 드레인 전극과, 게이트 전극과, 고유전 상수의 게이트 절연체와, 상기 소스 전극과 상기 게이트 전극 사이에서 전기적으로 접촉되도록 배치된 반도체 물질을 포함하고,
    상기 게이트 절연체는 상기 게이트 전극과 활성 영역 사이에 배치되고,
    상기 반도체 물질은 유기-무기 하이브리드 물질인
    트랜지스터 디바이스 구조물.
  15. 제 1항 또는 제 14항에 있어서,
    상기 유기-무기 하이브리드 반도체는 페로브스카이트(C6H5C2H4NH3)2SnI4인 트랜지스터 디바이스 구조물.
  16. 제 14 항에 있어서,
    상기 유기-무기 하이브리드 물질은 부틸암모늄 메틸암모늄 주석 요오드화물, 펜에틸암모늄 메틸암모늄 주석 요오드화물, 부탄디암모늄 주석 요오드화물, 부틸암모늄 주석 요오드화물, 헥실암모늄 주석 요오드화물, 노닐암모늄 주석 요오드화물 및 도데실암모늄 주석 요오드화물 및 그 유도체들 중 하나 이상으로 이루어진 그룹으로부터 선택되는 트랜지스터 디바이스 구조물.
  17. 삭제
  18. 제 1 항에 있어서,
    상기 구조물 위에 배치되어 상기 구조물을 이후의 공정 노출 및 외부 환경으로부터 보호하는 절연성 패시베이션 층을 더 포함하는 트랜지스터 디바이스 구조물.
  19. 제 1 항 또는 제 14 항에 있어서,
    상기 고 유전 상수의 절연체는 보다 낮은 유전 상수를 나타내는 매트릭스 물질에 포함된 고 유전 상수의 입자들로 이루어진 합성층인 트랜지스터 디바이스 구조물.
  20. 제 13 항에 있어서,
    상기 고 유전 상수의 절연체는 보다 낮은 유전 상수를 나타내는 매트릭스 물질에 포함된 고 유전 상수의 입자들로 이루어진 합성층인 박막 트랜지스터 디바이스 구조물.
  21. 제 1 항 또는 제 14 항에 있어서,
    상기 유기-무기 하이브리드 반도체는 게이트 전압이 증가함에 따라 전계 효과 이동도가 증가하게 되는 소정의 유기-무기 하이브리드 반도체인 트랜지스터 디바이스 구조물.
  22. 삭제
  23. 삭제
  24. 제 7 항에 있어서,
    상기 유기-무기 하이브리드 반도체는 페로브스카이트((C6H5C2H4NH3)2SnI4)인 트랜지스터 디바이스 구조물 조성 방법.
  25. 제 7 항에 있어서,
    상기 유기-무기 하이브리드 반도체는 부틸암모늄 메틸암모늄 주석 요오드화물, 펜에틸암모늄 메틸암모늄 주석 요오드화물, 부탄디암모늄 주석 요오드화물, 부틸암모늄 주석 요오드화물, 헥실암모늄 주석 요오드화물, 노닐암모늄 주석 요오드화물 및 도데실암모늄 주석 요오드화물 및 그 유도체들 중 하나 이상으로 이루어진 그룹으로부터 선택되는 트랜지스터 디바이스 구조물 조성 방법.
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