KR100470390B1 - Method for minimizing space of local interconnection using damascene in fabricating SRAM device - Google Patents
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Abstract
본 발명은 에스램셀 제조시 다마신을 이용한 국부배선 스페이스 최소화방법에 관한 것으로, 본 발명에 따른 에스램소자 제조시 다마신을 이용한 국부배선 스페이스 최소화방법은, 반도체기판상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막내에 소정간격을 두고 제1 및 제2 콘택플러그를 형성하는 단계; 상기 제1 및 제2 콘택플러그를 포함한 전체 구조의 상면에 식각정지막과 제2층간절연막을 형성하는 단계; 상기 제2층간절연막내에 제1콘택플러그를 노출 시키는 제1트렌치를 형성하는 단계; 상기 제1트렌치내에 제1금속배선을 형성하는 단계; 상기 제2층간절연막을 선택적으로 제거하여 상기 제2콘택플러그를 노출시키는 제2트렌치를 형성하는 단계; 및 상기 제2트렌치내에 제2금속배선을 형성하는 단계를 포함하여 구성된다.The present invention relates to a method for minimizing local wiring space using damascene when manufacturing an SRAM cell, and a method for minimizing local wiring space using damascene according to the present invention, forming a first interlayer insulating film on a semiconductor substrate. Doing; Forming first and second contact plugs in the first interlayer insulating film at predetermined intervals; Forming an etch stop film and a second interlayer insulating film on an upper surface of the entire structure including the first and second contact plugs; Forming a first trench in the second interlayer insulating film to expose a first contact plug; Forming a first metal wire in the first trench; Selectively removing the second interlayer insulating film to form a second trench exposing the second contact plug; And forming a second metal wiring in the second trench.
Description
본 발명은 에스램소자의 제조방법에 관한 것으로서, 보다 상세하게는 다마신을 이용하여 금속배선 형성시에 배선 스페이스 마진을 획기적으로 증가시킬 수 있는 에스램셀제조시 다마신을 이용한 국부배선 스페이스 최소화방법에 관한 것이다.The present invention relates to a method for manufacturing an SRAM device, and more particularly, a method for minimizing local wiring space using damascene when manufacturing an SRAM cell that can significantly increase wiring space margin when forming metal wiring using damascene. It is about.
현재 개발중인 고집적 에스램소자, 예를들어 도 1에서와 같이 16M 에스램의 제1금속배선의 라인폭(L1)의 레이아웃도에서 나타난 2곳은 라인폭(L1) 스페이스가 같은 크기로 그려져 있으나 마스크공정 및 식각공정 진행후 사진을 보면, 라인폭(L1)과 Vcc 라인이 근접한 영역은 1/2 정도로 좁게 패턴이 형성된다.Highly integrated SRAM devices currently being developed, for example, as shown in FIG. 1, the two locations shown in the layout diagram of the line width L1 of the first metal wiring of 16M SRAM are drawn with the same line width L1 space. Looking at the photo after the mask process and the etching process, a pattern is formed in a narrow area about 1/2 of the line width L1 and the Vcc line.
이는 마스크작업시에 패턴에 의존하는 현상으로서 이후 공정진행후 브릿지 등의 문제가 발생할 소자가 많다.This is a phenomenon that depends on the pattern at the time of masking, and there are many elements that will cause problems such as bridge after the process progress.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 금속의 로컬배선을 형성하는 다마신공정을 패턴 영향을 받지 않는 부분으로 구분하여 2단계로 진행하여 패턴영향을 최소화하므로써 디자인룰 마진을 확보할 수 있는 에스램소자 제조시 다마신을 이용한 국부배선 스페이스 최소화 방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made in order to solve the above problems of the prior art, by dividing the damascene process of forming a local wiring of the metal into parts not affected by the pattern in two steps to minimize the effect of the design rule margin It is an object of the present invention to provide a method for minimizing local wiring space using damascene when manufacturing an SRAM device which can secure the
도 1은 종래기술에 따른 에스램셀의 금속배선이 형성된 레이아웃도.1 is a layout of the metal wiring formed of the SRAM cell according to the prior art.
도 2는 종래기술에 따른 에스램셀의 금속배선의 트렌치 식각후 사진반도체소자의 패턴 형성시의 노광공정에 이용되는 감광막을 설명하기 위한 단면도.FIG. 2 is a cross-sectional view for explaining a photosensitive film used in an exposure process in forming a pattern of a photosemiconductor device after trench etching of a metal wiring of an SRAM cell according to the prior art; FIG.
도 3a 및 도 3d는 본 발명에 따른 반도체소자의 패턴형성시의 노광공정에 이용되는 감광막을 설명하기 위한 단면도.3A and 3D are cross-sectional views for explaining a photosensitive film used in an exposure step in forming a pattern of a semiconductor device according to the present invention.
도 4a 및 도 4c는 본 발명의 다른 실시예에 따른 반도체소자의 패턴형성시의 노광공정에 이용되는 감광막을 설명하기 위한 단면도.4A and 4C are cross-sectional views for explaining a photosensitive film used in an exposure step in pattern formation of a semiconductor device according to another embodiment of the present invention.
[도면부호의설명][Description of Drawing Reference]
11 : 반도체기판 13 : 층간절연막11 semiconductor substrate 13 interlayer insulating film
15a, 15b : 콘택플러그 17 : 식각정지막15a, 15b: contact plug 17: etch stop film
19 : 트렌치산화막 21 : 제1 트렌치마스크19: trench oxide film 21: the first trench mask
23 : 제1트렌치 25 : 제1금속배선23: first trench 25: first metal wiring
27 : 제2트렌치마스크 29 : 제2트렌치27: second trench mask 29: second trench
31 : 제2금속배선31: second metal wiring
상기 목적을 달성하기 위한 본 발명에 따른 에스램소자 제조시 다마신을 이용한 국부배선 스페이스 최소화방법은, 반도체기판상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막내에 소정간격을 두고 제1 및 제2 콘택플러그를 형성하는 단계; 상기 제1 및 제2 콘택플러그를 포함한 전체 구조의 상면에 식각정지막과 제2층간절연막을 형성하는 단계; 상기 제2층간절연막내에 제1콘택플러그를 노출 시키는 제1트렌치를 형성하는 단계; 상기 제1트렌치내에 제1금속배선을 형성하는 단계; 상기 제2층간절연막을 선택적으로 제거하여 상기 제2콘택플러그를 노출시키는 제2트렌치를 형성하는 단계; 및 상기 제2트렌치내에 제2금속배선을 형성하는 단계를 포함하여 구성되는 것을 포함하는 것을 특징으로한다.According to an aspect of the present invention, there is provided a method of minimizing a local wiring space using damascene in forming an SRAM device, including: forming a first interlayer insulating film on a semiconductor substrate; Forming first and second contact plugs in the first interlayer insulating film at predetermined intervals; Forming an etch stop film and a second interlayer insulating film on an upper surface of the entire structure including the first and second contact plugs; Forming a first trench in the second interlayer insulating film to expose a first contact plug; Forming a first metal wire in the first trench; Selectively removing the second interlayer insulating film to form a second trench exposing the second contact plug; And forming a second metal wiring in the second trench.
또한, 본 발명에 따른 에스램셀 제조시 다마신을 이용한 국부배선 스페이스 최소화방법은 반도체기판상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 내에 소정간격을 두고 제1 및 제2 콘택플러그를 형성하는 단계; 상기 제1 및 제2 콘택플러그를 포함한 전체 구조의 상면에 식각정지막과 제2층간절연막을 형성하는 단계; 상기 제2층간절연막내에 제1콘택플러그와 제2콘택플러그를 각각 노출시키는 제1트렌치와 제1콘택홀을 형성하는 단계; 상기 제1트렌치와 제1콘택홀내에 제1금속 배선과 콘택플러그를 형성하는 단계; 상기 전체 구조의 상면에 제2식각정지막과 제3층간절연막을 형성하는 단계; 상기 콘택플러그상측에 위치하는 제2식각정지막과 제3층간절연막부분을 제거하여 제2트렌치를 형성하는 단계; 및 상기 제2트렌치내에 제2금속배선을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.In addition, the method for minimizing the local wiring space using damascene when manufacturing the S-RAM cell according to the present invention comprises the steps of forming a first interlayer insulating film on the semiconductor substrate; Forming first and second contact plugs in the first interlayer insulating film at predetermined intervals; Forming an etch stop film and a second interlayer insulating film on an upper surface of the entire structure including the first and second contact plugs; Forming a first trench and a first contact hole in the second interlayer insulating layer to expose a first contact plug and a second contact plug, respectively; Forming a first metal wire and a contact plug in the first trench and the first contact hole; Forming a second etch stop layer and a third interlayer dielectric layer on an upper surface of the entire structure; Forming a second trench by removing a portion of the second etch stop layer and a third interlayer insulating layer on the contact plug; And forming a second metal wiring in the second trench.
(실시예)(Example)
이하, 본 발명에 따른 에스램소자 제조시 다마신을 이용한 국부배선 스페이스 최소화방법을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a method of minimizing local wiring space using damascene when manufacturing an SRAM device according to the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3c는 본 발명에 따른 에스램소자 제조시 다마신을 이용한 국부배선 스페이스 최소화방법을 설명하기 위한 공정단면도이다.3A to 3C are cross-sectional views illustrating a method for minimizing local wiring space using damascene when manufacturing an SRAM device according to the present invention.
본 발명에 따른 에스램소자 제조시 다마신을 이용한 국부배선 스페이스 최소화방법은, 도 3a에 도시된 바와같이, 먼저 반도체기판(11)상에 층간절연막(13)을 증착한후 이를 선택적으로 패터닝하여 플러그콘택홀(미도시)을 형성한다.In the method of minimizing local wiring space using damascene when manufacturing an SRAM device according to the present invention, as shown in FIG. 3A, first, an interlayer insulating film 13 is deposited on a semiconductor substrate 11 and then selectively patterned. A plug contact hole (not shown) is formed.
그다음, 상기 플러그콘택홀(미도시)내에 텅스텐을 이용하여 금속배선 연결용 플러그(15a)(15b)을 매립한다.Then, the plug 15a and 15b for metal wiring connection are embedded in the plug contact hole (not shown) using tungsten.
이어서, 도 3b에 도시된 바와같이, 전체 구조의 상면에 식각정지용 질화막(17)을 약 350 Å 두께로 증착한후 그 위에 트렌치산화막(19)을 약 4000 Å 두께로 증착한다.Subsequently, as shown in FIG. 3B, an etch stop nitride film 17 is deposited on the upper surface of the entire structure to about 350 GPa thick, and then a trench oxide film 19 is deposited to about 4000 GPa thick thereon.
그다음, 패턴영향을 받지 않는 레이아웃으로 상기 트렌치산화막(19)상에 제1트렌치마스크(21)를 형성한후 이를 마스크로 하고 상기 식각정지용 질화막(17)을 식각배리어로 사용하여 상기 트렌치산화막(19)을 제거하여 상기 플러그(15a)를 노출시키는 제1트렌치(23)을 형성한다.Next, after forming the first trench mask 21 on the trench oxide film 19 in a layout that is not affected by the pattern, the trench oxide film 19 is formed as a mask and the etch stop nitride film 17 is used as an etching barrier. ) Is removed to form a first trench 23 exposing the plug 15a.
이어서, 상기 트렌치마스크(21)를 제거한후 상기 제1트렌치(23)를 포함한 트렌치산화막(19)상에 상기 제1트렌치(23)를 매립하는 텅스텐층을 증착하고 이어 상기 텅스텐층을 CMP공정을 통해 평탄화시켜 1차 로컬 배선(25)을 형성한다.Subsequently, after the trench mask 21 is removed, a tungsten layer for filling the first trenches 23 is deposited on the trench oxide layer 19 including the first trenches 23, and then the tungsten layer is subjected to a CMP process. Planarization is performed to form the primary local wiring 25.
그다음, 도 3c에 도시된 바와같이, 전체 구조의 상면에 제2트렌치마스크(27)를 형성한후 이를 마스크로 상기 트렌치산화막(19)과 질화막(17)을 선택적으로 제거하여 상기 플러그(15b)를 노출시키는 제2트렌치(29)를 형성한다.3C, a second trench mask 27 is formed on the upper surface of the entire structure, and then the trench oxide layer 19 and the nitride layer 17 are selectively removed using the mask to form the plug 15b. The second trench 29 exposing the second trench 29 is formed.
그다음, 도 3d에 도시된 바와같이, 상기 트렌치마스크(27)를 제거한후 다마신 공정을 진행하여 상기 제2트렌치(29)내에 금속배선(31)을 형성한다.Next, as shown in FIG. 3D, the trench mask 27 is removed and a damascene process is performed to form the metal wiring 31 in the second trench 29.
한편, 본 발명의 다른 실시예를 도 4a 내지 도 4c를 참조하여 설명하면, 먼저 도 4a에 도시된 바와같이, 먼저 반도체기판(41)상에 층간절연막(43)을 증착한후 이를 선택적으로 패터닝하여 플러그콘택홀(미도시)을 형성한다.Meanwhile, another embodiment of the present invention will be described with reference to FIGS. 4A to 4C. First, as shown in FIG. 4A, first, an interlayer insulating film 43 is deposited on a semiconductor substrate 41, and then selectively patterned. To form a plug contact hole (not shown).
그다음, 상기 플러그콘택홀(미도시)내에 텅스텐을 이용하여 금속배선 연결용 플러그(45a)(45b)을 매립한다.Then, the plug 45a and 45b for metal wiring connection are embedded in the plug contact hole (not shown) using tungsten.
이어서, 전체 구조의 상면에 식각정지용 질화막(47)을 약 350 Å 두께로 증착한후 그 위에 제1트렌치산화막(49)을 약 4000 Å 두께로 증착한다.Subsequently, an etch stop nitride film 47 is deposited on the upper surface of the entire structure to about 350 GPa thick, and then the first trench oxide film 49 is deposited to about 4000 GPa thick.
그다음, 패턴영향을 받지 않는 레이아웃으로 상기 제1트렌치산화막(49)상에 제1트렌치마스크(51)를 형성한후 이를 마스크로 하고 상기 식각정지용 질화막(47)을 식각배리어로 사용하여 상기 제1트렌치산화막(49)을 제거하여 상기 플러그(45a)를 노출시키는 제1트렌치(53a)를 형성한다. 이때, 제1트렌치마스크(51)를 이용한 마스크공정시에 후속공정에서의 제2트렌치 마스크공정 진행시에 필요한 콘택홀(53a)을 함께 형성한다. 이렇게 하여 적층 구조의 콘택으로 트렌치 식각을 행한다.Thereafter, a first trench mask 51 is formed on the first trench oxide layer 49 in a layout that is not affected by the pattern, and then, the first trench mask 51 is formed as a mask, and the etch stop nitride layer 47 is used as an etching barrier. The trench oxide layer 49 is removed to form the first trench 53a exposing the plug 45a. At this time, during the mask process using the first trench mask 51, contact holes 53a necessary for the second trench mask process in the subsequent process are formed together. In this way, the trench is etched by the contact of the laminated structure.
이어서, 도 4b에 도시된 바와같이, 상기 제1트렌치마스크(51)를 제거한후 상기 제1트렌치(53a)과 콘택홀(53b)을 포함한 전체 구조의 상면에 상기 배리어금속막(미도시)과 텅스텐을 증착한후 CMP를 진행하여 상기 제1트렌치(53a)과콘택홀(53b)에 각각 제1금속배선(55a)과 콘택플러그(55b)를 형성한다.Subsequently, as shown in FIG. 4B, the barrier metal layer (not shown) is formed on the upper surface of the entire structure including the first trench 53a and the contact hole 53b after removing the first trench mask 51. After depositing tungsten, CMP is performed to form a first metal wiring 55a and a contact plug 55b in the first trench 53a and the contact hole 53b, respectively.
그다음, 상기 제1금속배선(55a)과 콘택플러그(55b)를 포함한 전체 구조의 상면에 제2식각정지막(57)과 제2트렌치산화막(59)을 적층한후 그 위에 상기 콘택플러그(55b)이 위치하는 제2트렌치산화막(59)을 노출시키는 제2트렌치마스크(61)를 형성한다.Next, the second etch stop layer 57 and the second trench oxide layer 59 are stacked on the upper surface of the entire structure including the first metal wiring 55a and the contact plug 55b, and then the contact plug 55b is disposed thereon. A second trench mask 61 exposing the second trench oxide film 59 in which the N is positioned is formed.
이어서, 상기 제2트렌치마스크(61)를 마스크로 상기 제2트렌치산화막(59)와 제2식각정지막(57)을 선택적으로 제거하여 상기 콘택플러그(55b)를 노출시키는 제2트렌치(63)를 형성한다.Subsequently, the second trench 63 exposing the contact plug 55b by selectively removing the second trench oxide layer 59 and the second etch stop layer 57 using the second trench mask 61 as a mask. To form.
그다음, 도 4c에 도시된 바와같이, 상기 제2트렌치(63)를 포함한 전체 구조의 상면에 배리어금속막(미도시)과 텅스텐을 증착한후 CMP를 진행하여 상기 콘택홀(63)에 제2금속배선(65)을 형성한다.Next, as shown in FIG. 4C, a barrier metal film (not shown) and tungsten are deposited on the upper surface of the entire structure including the second trench 63, and then CMP is performed to form a second hole in the contact hole 63. Metal wiring 65 is formed.
상기에서 설명한 바와같이, 본 발명에 따른 에스램소자 제조시 다마신을 이용한 국부배선 스페이스 최소화방법에 의하면, 금속배선을 두단계로 나누어 진행하여 패턴의 영향을 받지 않고, 라인과 스페이스 마진을 확보하므로써 셀크기의 감소효과를 얻을 수 있다.As described above, according to the method of minimizing the local wiring space using damascene when manufacturing the SRAM device according to the present invention, by dividing the metal wiring in two steps, the line and space margins are secured without being affected by the pattern. A reduction in cell size can be obtained.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.On the other hand, the present invention is not limited to the above-described specific preferred embodiments, and various changes can be made by those skilled in the art without departing from the gist of the invention claimed in the claims. will be.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0037585A KR100470390B1 (en) | 2002-06-29 | 2002-06-29 | Method for minimizing space of local interconnection using damascene in fabricating SRAM device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0037585A KR100470390B1 (en) | 2002-06-29 | 2002-06-29 | Method for minimizing space of local interconnection using damascene in fabricating SRAM device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040002146A KR20040002146A (en) | 2004-01-07 |
| KR100470390B1 true KR100470390B1 (en) | 2005-02-07 |
Family
ID=37313864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0037585A Expired - Fee Related KR100470390B1 (en) | 2002-06-29 | 2002-06-29 | Method for minimizing space of local interconnection using damascene in fabricating SRAM device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100470390B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100587692B1 (en) * | 2004-11-05 | 2006-06-08 | 삼성전자주식회사 | Circuit wiring arrangement in semiconductor memory device and its arrangement |
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-
2002
- 2002-06-29 KR KR10-2002-0037585A patent/KR100470390B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20040002146A (en) | 2004-01-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
St.27 status event code: A-0-1-A10-A12-nap-PA0109 |
|
| PA0201 | Request for examination |
St.27 status event code: A-1-2-D10-D11-exm-PA0201 |
|
| D13-X000 | Search requested |
St.27 status event code: A-1-2-D10-D13-srh-X000 |
|
| PG1501 | Laying open of application |
St.27 status event code: A-1-1-Q10-Q12-nap-PG1501 |
|
| D14-X000 | Search report completed |
St.27 status event code: A-1-2-D10-D14-srh-X000 |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
St.27 status event code: A-1-2-D10-D21-exm-PE0902 |
|
| T11-X000 | Administrative time limit extension requested |
St.27 status event code: U-3-3-T10-T11-oth-X000 |
|
| E13-X000 | Pre-grant limitation requested |
St.27 status event code: A-2-3-E10-E13-lim-X000 |
|
| P11-X000 | Amendment of application requested |
St.27 status event code: A-2-2-P10-P11-nap-X000 |
|
| P13-X000 | Application amended |
St.27 status event code: A-2-2-P10-P13-nap-X000 |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
St.27 status event code: A-1-2-D10-D22-exm-PE0701 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
St.27 status event code: A-2-4-F10-F11-exm-PR0701 |
|
| PR1002 | Payment of registration fee |
St.27 status event code: A-2-2-U10-U11-oth-PR1002 Fee payment year number: 1 |
|
| PG1601 | Publication of registration |
St.27 status event code: A-4-4-Q10-Q13-nap-PG1601 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 4 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 5 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20101224 Year of fee payment: 7 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 7 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
St.27 status event code: A-4-4-U10-U13-oth-PC1903 Not in force date: 20120128 Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| PC1903 | Unpaid annual fee |
St.27 status event code: N-4-6-H10-H13-oth-PC1903 Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE Not in force date: 20120128 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |