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KR100464499B1 - Apparatus for data communication channel in optical transmission equipment - Google Patents

Apparatus for data communication channel in optical transmission equipment Download PDF

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KR100464499B1
KR100464499B1 KR10-2002-0059069A KR20020059069A KR100464499B1 KR 100464499 B1 KR100464499 B1 KR 100464499B1 KR 20020059069 A KR20020059069 A KR 20020059069A KR 100464499 B1 KR100464499 B1 KR 100464499B1
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Abstract

본 발명은 광 전송장비의 데이터통신채널 장치를 제공하기 위한 것으로, 광 유니트와 연결되어 중계 구간과 다중화 구간의 스위칭을 수행하는 스위치 버퍼와; 상기 스위치 버퍼에서 스위칭되어 입력된 신호의 HDLC 처리를 수행하는 HDLC 콘트롤러를 포함하여 구성함으로써, 고정적으로 중계 구간만을 사용하던 방식을 벗어나 운용자가 임의로 채널을 선택하여 수용할 수 있게 되는 것이다.The present invention provides a data communication channel device of an optical transmission device, comprising: a switch buffer connected to an optical unit to switch between a relay section and a multiplexing section; By including an HDLC controller that performs HDLC processing of the input signal switched in the switch buffer, the operator can freely select and accept a channel out of the method of using a fixed relay section.

Description

광 전송장비의 데이터통신채널 장치{Apparatus for data communication channel in optical transmission equipment}Apparatus for data communication channel in optical transmission equipment

본 발명은 광 전송장비의 데이터통신채널(Data Communication Channel, DCC) 장치에 관한 것으로, 특히 고정적으로 중계 구간만을 사용하던 방식을 벗어나 운용자가 임의로 채널을 선택하여 수용하기에 적당하도록 한 광 전송장비의 데이터통신채널 장치에 관한 것이다.The present invention relates to a data communication channel (DCC) device of an optical transmission device, and more particularly to an optical transmission device that is suitable for an operator to arbitrarily select and accept a channel, instead of using a fixed relay section. A data communication channel device is provided.

일반적으로 SDH(Synchronous Digital Hierarchy, 동기식 디지털 계위)는 광매체 상에서 동기식 데이터 전송을 하기 위한 표준 기술로서, SONET(Synchronous Optical Network, 동기식 광전송망)과 국제적으로 동등하다. 두 기술 모두 전통적인 PDH(Plesiochronous Digital Hierarchy) 장비에 비해, 더 빠르면서도 비용은 적게드는 네트워크 접속방법이다. SDH는 다음과 같은 STM 시리즈와 속도를 사용한다. 즉, 155Mbps 속도의 STM-1(Synchronous Transport Module level 1), 622Mbps 속도의 STM-4, 2.5Gbps 속도의 STM-16, 그리고 10Gbps 속도의 STM-64 등이 그것이다.In general, SDH (Synchronous Digital Hierarchy) is a standard technology for synchronous data transmission on optical media, which is equivalent to the international Synchronous Optical Network (SONET). Both technologies are faster and less expensive to access networks than traditional PDH (Plesiochronous Digital Hierarchy) devices. SDH uses the following STM series and speeds: These include Synchronous Transport Module level 1 (STM-1) at 155 Mbps, STM-4 at 622 Mbps, STM-16 at 2.5 Gbps, and STM-64 at 10 Gbps.

도 1은 이러한 일반적인 SDH 프레임의 구조를 보인 개념도이다.1 is a conceptual diagram showing the structure of such a general SDH frame.

그리고 데이터통신채널(DCC)은 SDH 광 전송장비의 망 운용을 위해 사용되는 채널이다.Data communication channel (DCC) is a channel used for network operation of SDH optical transmission equipment.

도 2는 종래 광 전송장비의 데이터통신채널 장치와 광 유니트의 블록구성도이다.2 is a block diagram of a data communication channel device and an optical unit of a conventional optical transmission device.

여기서 참조번호 10과 30은 웨스트(WEST) 쪽과 이스트(EAST) 쪽의 광 유니트이고, 20은 웨스트 쪽의 광 유니트(10)와 이스트 쪽의 광 유니트(30) 간의 데이터 스위칭을 수행하는 스위칭 유니트이다.Here, reference numerals 10 and 30 denote optical units on the west side and the east side, and 20 denotes a switching unit which performs data switching between the optical unit 10 on the west side and the optical unit 30 on the east side. to be.

또한 참조번호 40은 광 유니트(10)(30) 간의 데이터 통신 채널을 형성시켜주는 데이터 통신 유니트(Data Communication Unit, DCU)이다. 이러한 DCU(40) 내에서 참조번호 41은 HDLC(High-level Data Link Control) 콘트롤러이고, 42는 CPU(Central Processing Unit)이며, 43은 DRAM(Dynamic Random Access Memory)이다.Further, reference numeral 40 denotes a data communication unit (DCU) for forming a data communication channel between the optical units 10 and 30. In the DCU 40, reference numeral 41 is a high-level data link control (HDLC) controller, 42 is a central processing unit (CPU), and 43 is a dynamic random access memory (DRAM).

이처럼 종래에는 광 전송장비 시스템의 망 구성방식에 따라 DCC 채널을 다양한 방법으로 수용하도록 되어 있다.As described above, the DCC channel is accommodated in various ways according to the network configuration of the optical transmission equipment system.

그리고 DCC 처리를 위한 HDLC 계열의 LAPD(Link Access Procedure for D Channel) 콘트롤러를 사용하여 광 유니트에서 들어오는 DCC 시리얼 라인을 받아서 처리하도록 구성되었다.And it is configured to receive and process DCC serial line from optical unit using HDLC series Link Access Procedure for D Channel (LAPD) controller for DCC processing.

또한 중계 구간(RS 구간)과 다중화 구간(MS 구간) 중 중계 구간(RS 구간)만을 고정해서 사용한다.In addition, only the relay section (RS section) among the relay section (RS section) and the multiplexing section (MS section) is fixedly used.

이러한 종래 기술의 동작을 좀더 상세히 설명하면 다음과 같다.Referring to the operation of the prior art in more detail as follows.

먼저 광신호를 받은 광 유니트(10) 내의 ASIC(Applicable Specific Integrated Circuit) 또는 상용칩에서 SDH 프레임을 설정된 신호계위에 따라 역다중화 과정을 수행한다. 그리고 중계 구간(RS 구간) 및 다중 구간(MS 구간)의 오버헤드를 추출하여 신호 상태 정보 및 에러 정보를 추출해낸다.First, in the ASIC (Applicable Specific Integrated Circuit) or commercial chip in the optical unit 10 receiving the optical signal, the demultiplexing process is performed according to the set signal level of the SDH frame. Signal state information and error information are extracted by extracting the overhead of the relay section (RS section) and the multiple section (MS section).

이때 DCC 채널에 대한 정보도 얻어낼 수 있다. 이들 정보는 광 유니트(10)의 커넥터를 거쳐서 마더보드를 통해 데이터 통신을 담당하는 보드로 연결되게 된다.At this time, information about the DCC channel can also be obtained. These information are connected to the board in charge of data communication through the motherboard via the connector of the optical unit 10.

이 라인은 HDLC 콘트롤러(41)에 연결된다. 그러면 HDLC 콘트롤러(41)는 HDLC 계열의 LAPD 콘트롤러에 의한 처리를 수행하고, CPU(42)와 DMA(Direct Memory Access)를 통해서 DRAM(43) 영역에 패킷을 기록하고, 시스템 소프트웨어에서 이 패킷을 받아 상위 레이어(Layer)로 처리하게 된다.This line is connected to the HDLC controller 41. The HDLC controller 41 then performs processing by the HDLC series LAPD controller, records the packet in the DRAM 43 area through the CPU 42 and DMA (Direct Memory Access), and receives the packet from the system software. It will be processed as a higher layer.

역의 과정에서 송신의 경우에는 시스템 소프트웨어에 의해 데이터를 생성하며, 데이터 링크 레이어에서 LAPD 패킷으로 구성되어 마더보드를 거쳐 광 유니트에 전달된다. 그러면 이는 다시 SDH 프레임으로 다중화되어 광 파이버를 통해서 전송되게 된다.In the reverse process, the data is generated by the system software, and is composed of LAPD packets at the data link layer and transmitted to the optical unit via the motherboard. It is then multiplexed back into the SDH frame and transmitted over the optical fiber.

그러나 이러한 종래의 기술은 중계 구간 및 다중화 구간을 운용자가 선별적으로 사용할 수 없는 한계가 있었다.However, such a conventional technology has a limitation that an operator cannot selectively use a relay section and a multiplexing section.

또한 중계 구간 의 경우는 1초당 8000프레임 * (3 * 8비트) = 192Kbps의 전송속도를 갖는 반면, 다중화 구간은 1초당 8000프레임 * (9 * 8비트) = 576Kbps의 전송속도를 갖는데, 종래 기술에 의한 설계로는 중계 구간만으로 고정되어 있기 때문에 전송속도 면에서도 비효율적인 문제점이 있었다.In addition, the relay section has a transmission rate of 8000 frames * (3 * 8 bits) = 192 Kbps per second, while the multiplexing section has a transmission rate of 8000 frames * (9 * 8 bits) = 576 Kbps per second. Because of the design by, only the relay section has been fixed, resulting in an inefficient problem in terms of transmission speed.

이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 고정적으로 중계 구간만을 사용하던 방식을 벗어나 운용자가 임의로 채널을 선택하여 수용할 수 있는 광 전송장비의 데이터통신채널 장치를제공하는 데 있다.Accordingly, the present invention has been proposed to solve the above-mentioned conventional problems, and an object of the present invention is to use a data of optical transmission equipment that can be arbitrarily selected and accommodated by an operator out of the method of using only a relay section. The present invention provides a communication channel device.

상기와 같은 목적을 달성하기 위하여 본 발명의 일실시예에 의한 광 전송장비의 데이터통신채널 장치는,In order to achieve the above object, a data communication channel device of an optical transmission device according to an embodiment of the present invention,

광 유니트와 연결되어 중계 구간과 다중화 구간의 스위칭을 수행하는 스위치 버퍼와; 상기 스위치 버퍼에서 스위칭되어 입력된 신호의 HDLC 처리를 수행하는 HDLC 콘트롤러를 포함하여 이루어짐을 그 기술적 구성상의 특징으로 한다.A switch buffer connected to the optical unit to switch the relay section and the multiplexing section; It is characterized in that it comprises an HDLC controller for performing the HDLC processing of the input signal switched in the switch buffer.

도 1은 일반적인 SDH 프레임의 구조를 보인 개념도이고,1 is a conceptual diagram showing the structure of a typical SDH frame,

도 2는 종래 광 전송장비의 데이터통신채널 장치와 광 유니트의 블록구성도이며,2 is a block diagram of a data communication channel device and an optical unit of a conventional optical transmission device;

도 3은 본 발명에 의한 광 전송장비의 데이터통신채널 장치의 블록구성도이고,3 is a block diagram of a data communication channel device of an optical transmission device according to the present invention;

도 4는 도 3의 광 전송장비의 데이터통신채널 장치와 광 유니트의 블록구성도이다.FIG. 4 is a block diagram of a data communication channel device and an optical unit of the optical transmission device of FIG. 3.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10 : 광 유니트(WEST) 20 : 스위칭 유니트10: optical unit (WEST) 20: switching unit

30 : 광 유니트(EAST) 40 : DCU30: optical unit (EAST) 40: DCU

41 : HDLC 콘트롤러 42 : CPU41: HDLC Controller 42: CPU

43 : DRAM 50 : DCU43: DRAM 50: DCU

51 : 스위치 버퍼 52 : FPGA51: switch buffer 52: FPGA

53 : HDLC 콘트롤러 54 : PCI-Q 버스 브리지53: HDLC Controller 54: PCI-Q Bus Bridge

55 : SDRAM 56 : CPU55: SDRAM 56: CPU

61 : 제 1 다중화부 62 : 제 2 다중화부61: first multiplexer 62: second multiplexer

이하, 상기와 같이 구성된 본 발명, 광 전송장비의 데이터통신채널 장치의 기술적 사상에 따른 일실시예를 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment according to the present invention configured as described above, the technical spirit of the data communication channel device of the optical transmission equipment will be described in detail with reference to the drawings.

도 3은 본 발명에 의한 광 전송장비의 데이터통신채널 장치의 블록구성도이고, 도 4는 도 3의 광 전송장비의 데이터통신채널 장치와 광 유니트의 블록구성도이다.3 is a block diagram of a data communication channel device of an optical transmission device according to the present invention, Figure 4 is a block diagram of a data communication channel device and an optical unit of the optical transmission device of FIG.

이에 도시된 바와 같이, 광 유니트(10)(30)와 연결되어 중계 구간과 다중화 구간의 스위칭을 수행하는 스위치 버퍼(51)와; 상기 스위치 버퍼(51)에서 스위칭되어 입력된 신호의 HDLC 처리를 수행하는 HDLC 콘트롤러(53)를 포함하여 구성된다.As shown therein, the switch buffer 51 is connected to the optical unit 10 and 30 to perform switching between the relay section and the multiplexing section; And an HDLC controller 53 which is switched in the switch buffer 51 and performs HDLC processing of the input signal.

상기에서 광 전송장비의 데이터통신채널 장치는, 상기 HDLC 콘트롤러(53)와 PCI 버스로 연결되어 브리지 기능을 수행하는 PCI-Q 버스 브리지(54)와; 상기 PCI-Q 버스 브리지(54)와 로컬 버스로 연결되어 데이터를 저장하는 SDRAM(55)과; 상기 PCI-Q 버스 브리지(54)와 로컬 버스로 연결되어 데이터통신채널의 제어를 수행하는 CPU(56)를 더욱 포함하여 구성된다.The data communication channel device of the optical transmission device, PCI-Q bus bridge 54 is connected to the HDLC controller 53 and the PCI bus to perform a bridge function; An SDRAM 55 connected to the PCI-Q bus bridge 54 and a local bus to store data; And a CPU 56 connected to the PCI-Q bus bridge 54 by a local bus to control data communication channels.

상기에서 광 전송장비의 데이터통신채널 장치는, 상기 스위치 버퍼(51)와 연결되어 중계 구간(RS 구간)과 다중화 구간(MS 구간)의 선택을 제어하는 FPGA(Field Programmable Gate Array)(52)를 더욱 포함하여 구성된다.The data communication channel device of the optical transmission device is connected to the switch buffer 51, the field programmable gate array (FPGA) 52 for controlling the selection of the relay section (RS section) and multiplexing section (MS section) It is further configured to include.

상기에서 스위치 버퍼(51)는, 상기 FPGA(52)의 선택신호(SELECT1)에 따라 웨스트 측의 광 유니트(10)의 중계 구간 DCC 신호(WEST_RSDCC)와 이스트 측의 광 유니트(30)의 중계 구간 DCC 신호(EAST_RSDCC)를 입력받아 다중화하여 상기 HDLC 콘트롤러(53)로 출력하는 제 1 다중화부(61)와; 상기 FPGA(52)의 선택신호(SELECT2)에 따라 웨스트 측의 광 유니트(10)의 다중화 구간 DCC 신호(WEST_MSDCC)와 이스트 측의 광 유니트(30)의 다중화 구간 DCC 신호(EAST_MSDCC)를 입력받아 다중화하여 상기 HDLC 콘트롤러(53)로 출력하는 제 2 다중화부(62)를 포함하여 구성된다.The switch buffer 51 is a relay section of the relay section DCC signal WEST_RSDCC of the optical unit 10 on the west side and the optical unit 30 on the east side according to the selection signal SELECT1 of the FPGA 52. A first multiplexer 61 which receives a DCC signal EAST_RSDCC and multiplexes it and outputs the multiplexed signal to the HDLC controller 53; The multiplexing section DCC signal WEST_MSDCC of the optical unit 10 on the west side and the multiplexing section DCC signal EAST_MSDCC of the optical unit 30 on the east side are multiplexed according to the selection signal SELECT2 of the FPGA 52. And a second multiplexer 62 for outputting to the HDLC controller 53.

여기서 미설명부호 50은 DCU이다.Here, reference numeral 50 is a DCU.

이와 같이 구성된 본 발명에 의한 광 전송장비의 데이터통신채널 장치의 동작을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.The operation of the data communication channel apparatus of the optical transmission device according to the present invention configured as described above will be described in detail with reference to the accompanying drawings.

먼저 광 전송장비의 경우 DCC 처리 기능이 필수적인데, 광 신호를 통해서 네트워크를 구성한 이후 DCC 만큼 대국 통신에 효과적인 것은 없을 것이다. 그래서 본 발명은 기존의 광 유니트(10)(30)에서 시리얼 라인으로 연결된 중계 구간과 다중화 구간의 DCC 라인을 도 3에서와 같이 스위치 버퍼(51)를 사용하여 구현한다.First of all, for optical transmission equipment, DCC processing is essential. After constructing a network through optical signals, nothing will be as effective for large-scale communication as DCC. Therefore, the present invention implements the DCC line of the relay section and the multiplexing section connected to the serial line in the conventional optical unit 10, 30 by using the switch buffer 51 as shown in FIG.

이러한 스위치 버퍼(51)에 의해 데이터 라인을 원하는 데로 선택할 수 있게 된다.This switch buffer 51 allows the data line to be selected as desired.

이때 선택을 위한 제어신호는 FPGA(542)를 이용하여 생성할 수 있고, 여기에는 소프트웨어에서 직접 읽거나 쓸 수 있는 레지스터 영역을 포함하게 된다.In this case, a control signal for selection may be generated using the FPGA 542, and includes a register area that may be directly read or written by software.

본 발명의 세부적인 동작을 도 4를 참조하여 더욱 상세히 설명하면 다음과 같다.The detailed operation of the present invention will be described in more detail with reference to FIG. 4 as follows.

먼저 광 유니트(10)(30)에서 들어오는 중계 구간과 다중화 구간의 신호를 스위치 버퍼(51)에 연결한다. 이러한 중계 구간과 다중화 구간은 도 1의 SDH 프레임 구조에서 RS 구간의 오버헤드와 MS 구간 오버헤드에 의해 파악할 수 있다.First, signals of the relay section and the multiplexing section coming from the optical units 10 and 30 are connected to the switch buffer 51. The relay section and the multiplexing section can be identified by the overhead of the RS section and the MS section overhead in the SDH frame structure of FIG. 1.

이렇게 스위치 버퍼(51)에 연결한 후에는 이를 FPGA(52)를 사용하여 스위치 버퍼(51)를 제어해주기 위한 신호를 만들게 된다.After connecting to the switch buffer 51 as described above, a signal for controlling the switch buffer 51 is generated using the FPGA 52.

특히 TMN(Telecommunication Management Network)을 주관하는 데이터 통신 시스템 소프트웨어에서 이를 선택할 수 있는 레지스터 맵을 구성함으로써 이를 가능하게 해 준다.In particular, this is made possible by constructing a register map from which data communication system software which manages a Telecommunication Management Network (TMN) can select it.

FPGA(52)의 레지스터 맵 값은 다음과 표 1과 같이 구성할 수 있다.The register map value of the FPGA 52 may be configured as shown in Table 1 below.

66 77 웨스트측 광유니트West side light unit 이스트측 광유니트East Side Light Unit 00 00 MS 구간MS interval MS 구간MS interval 00 1One MS 구간MS interval RS 구간RS section 1One 00 RS 구간RS section MS 구간MS interval 1One 1One RS 구간RS section RS 구간RS section

표 1과 같이 구성하게 되면, 운용자가 임의로 구간을 설정할 수 있게 된다.When configured as shown in Table 1, the operator can set the section arbitrarily.

이때 중계 구간 및 다중화 구간에서 선택된 신호는 HDLC 콘트롤러(53)로 연결된다.In this case, the signals selected in the relay section and the multiplexing section are connected to the HDLC controller 53.

또한 DCC 처리를 위해 HDLC콘트롤러(53)와 CPU(54)가 로컬 버스에 의해 연결되지 않고 PCI-Q버스브리지(54)를 통해 연결됨으로써 버스 사용 효율을 향상시킬 수도 있게 된다. In addition, since the HDLC controller 53 and the CPU 54 are connected through the PCI-Q bus bridge 54 instead of the local bus for DCC processing, the bus utilization efficiency may be improved.

이처럼 본 발명은 고정적으로 중계 구간만을 사용하던 방식을 벗어나 운용자가 임의로 채널을 선택하여 수용하게 되는 것이다.As described above, the present invention is to allow the operator to arbitrarily select and accept a channel out of the method of using only the relay section.

이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.Although the preferred embodiment of the present invention has been described above, the present invention may use various changes, modifications, and equivalents. It is clear that the present invention can be applied in the same manner by appropriately modifying the above embodiments. Accordingly, the above description does not limit the scope of the invention as defined by the limitations of the following claims.

이상에서 살펴본 바와 같이, 본 발명에 의한 광 전송장비의 데이터통신채널 장치는 통신망을 이용하여 시스템을 관리하게 되는 TMN 기능이 크게 부각되는 시점에서 중계 구간 및 다중화 구간을 운용자가 선택해서 사용할 수 있도록 설계함으로써 보다 효율적으로 DCC 채널을 사용할 수 있는 효과가 있게 된다.As described above, the data communication channel device of the optical transmission device according to the present invention is designed so that an operator can select and use a relay section and a multiplexing section at a point when a TMN function for managing a system using a communication network is greatly highlighted. As a result, the DCC channel can be used more efficiently.

더불어 종래에 사용하던 중계 구간의 전송 속도가 192Kbps 인데 비해, 다중화 구간의 전송 속도는 576Kbps 인 점을 감안하면, 이러한 중계 구간과 다중화 구간을 선택적으로 사용할 수 있어 전송 속도를 향상시킬 수 있는 효과도 있게 된다.In addition, considering that the transmission speed of the conventional relay section is 192Kbps, the transmission speed of the multiplexing section is 576Kbps, so that the relay section and the multiplexing section can be selectively used to improve the transmission speed. do.

Claims (4)

광 유니트와 연결되어 중계 구간과 다중화 구간의 스위칭을 수행하는 스위치 버퍼와;A switch buffer connected to the optical unit to switch the relay section and the multiplexing section; 상기 스위치 버퍼에서 스위칭되어 입력된 신호의 HDLC 처리를 수행하는 HDLC 콘트롤러와;An HDLC controller switched in the switch buffer to perform HDLC processing of the input signal; 상기 HDLC 콘트롤러와 PCI 버스로 연결되어 브리지 기능을 수행하는 PCI-Q 버스 브리지와;A PCI-Q bus bridge connected to the HDLC controller by a PCI bus and performing a bridge function; 상기 PCI-Q 버스 브리지와 로컬 버스로 연결되어 데이터를 저장하는 SDRAM과;An SDRAM connected to the PCI-Q bus bridge and a local bus to store data; 상기 PCI-Q 버스 브리지와 로컬 버스로 연결되어 데이터통신채널의 제어를 수행하는 CPU 를 포함하여 구성된 것을 특징으로 하는 광 전송장비의 데이터통신채널 장치. And a CPU connected to the PCI-Q bus bridge and a local bus to control a data communication channel. 삭제delete 제 1 항에 있어서 , 상기 광 전송장비의 데이터통신채널 장치는, The data communication channel apparatus of claim 1, wherein 상기 스위치 버퍼와 연결되어 중계 구간(RS 구간)과 다중화 구간(MS 구간)의 선택을 제어하는 FPGA를 더욱 포함하여 구성된 것을 특징으로 하는 광 전송장비의 데이터통신채널 장치.And an FPGA connected to the switch buffer to control selection of a relay section (RS section) and a multiplexing section (MS section). 제 3 항에 있어서, 상기 스위치 버퍼는,The method of claim 3, wherein the switch buffer, 상기 FPGA의 선택신호에 따라 웨스트 측의 광 유니트의 중계 구간 DCC 신호와 이스트 측의 광 유니트의 중계 구간 DCC 신호를 입력받아 다중화하여 상기 HDLC 콘트롤러로 출력하는 제 1 다중화부와;A first multiplexer for receiving the multiplexing section DCC signal of the optical unit on the west side and the relay section DCC signal of the optical unit on the east side according to the FPGA selection signal and outputting the multiplexing unit to the HDLC controller; 상기 FPGA의 선택신호에 따라 웨스트 측의 광 유니트의 다중화 구간 DCC 신호와 이스트 측의 광 유니트의 다중화 구간 DCC 신호를 입력받아 다중화하여 상기 HDLC 콘트롤러로 출력하는 제 2 다중화부를 포함하여 구성된 것을 특징으로 하는 광 전송장비의 데이터통신채널 장치.And a second multiplexer configured to receive and multiplex the multiplexed section DCC signal of the optical unit on the west side and the multiplexed section DCC signal of the optical unit on the east side according to the selection signal of the FPGA, and output the multiplexed section DCC signal to the HDLC controller. Data communication channel device of optical transmission equipment.
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