KR100461922B1

KR100461922B1 - 맨체스터코드화데이터와같은잡음성,단속성데이터를디코딩하는방법및장치

Info

Publication number: KR100461922B1
Application number: KR1019960053598A
Authority: KR
Inventors: 윌리엄 에이. 화이트
Original assignee: 텍사스 인스트루먼츠 인코포레이티드
Priority date: 1995-11-13
Filing date: 1996-11-13
Publication date: 2005-05-24
Anticipated expiration: 2016-11-13
Also published as: JPH09270710A; MY113537A; EP0773653B1; TW331680B; KR970031387A; SG52859A1; DE69632376T2; EP0773653A3; JP4009338B2; DE69632376D1; EP0773653A2; US6008746A

Abstract

본 발명의 전반적 태양에 따라, 맨체스터 데이터 스트림을 디코딩하는 장치가 제공된다. 이 장치는, 맨체스터 코드화 데이터 스트림을 수신하고, 맨체스터 코드화 데이터 스트림의 천이가 검출된 경우 천이 표시 출력을 발생시키는 천이 디코더(45)를 포함한다. 또한, 천이 표시 출력이 발생된 후 소정 시각에 출력 제어 펄스를 발생시키기 위한 회로(105)가 제공된다. 샘플링 플립 플롭(120)은 맨체스터 코드화 데이터 스트림을 수신하여, 출력 제어 펄스가 발생된 경우, 맨체스터 코드화 데이터의 상태를 출력 제어 회로(125)로 출력하도록 출력 제어 펄스에 의해 제어된다. 바람직하게는, 샘플링 플립 플롭(125)은 맨체스터 코드화 데이터 스트림의 2진 NRZ 파형을 발생시키도록 동작한다. 천이 검출기(45)는 천이 표시 출력을 클럭 펄스 스트림의 펄스와 동기시키도록 구성될 수 있으며, 또한 장치의 출력으로의 맨체스터 데이터의 제1 또는 제2 심벌 중에 어느 한쪽을 선택하는 위상 선택기를 포함할 수 있다.

Description

맨체스터 코드화 데이터와 같은 잡음성, 단속성 데이터를 디코딩하는 방법 및 장치

본 발명은 맨체스터 코드화 데이터 등과 같은 잡음성, 단속성 데이터를 디코딩하는 방법 및 장치의 개선에 관한 것으로서, 또한 수신된 데이터 신호에 따라 다 동작 모드를 갖는 방법 및 회로들에 관한 것이다.

맨체스터 코드화 데이터는 원격측정(telemetry) 데이터 및 다른 형식의 데이터를 신뢰성있게 송신하는데 유용하다. 전형적으로, 예를 들면, 맨체스터 코드화 데이터 스트림은 코드화 원격측정 데이터 스트림으로부터 발생될 수 있는데, 이 데이터 스트림은, 가령 본 기술 분야에 공지되어 있는 2진 비0복귀(binary nonreturn-to-zero; BNRZ) 코드화 신호(또는 다른 유사한 기술에 의해 코드화 데이터 스트림)일 수 있다. 맨체스터 코드화 신호를 수신한 후에, 신호가 디코드되어 원래의 BNRZ 코드화 신호가 회복된다. 임의 수단에 의한 데이터 전송, 특히 무선 주파수 송신을 통한 데이터 송신 시의 고유한 문제들 중에 하나는, 신호가 잡음성이 되고, 즉, 정 신호, 또는 다른 무선 신호 또는 잡음을 누적하게 된다는 것이다. 이에 따라 맨체스터 신호의 디코딩을 신뢰성있게 수행하기 어렵게 한다.

데이터 송신 및 원격측정 분야에서 광범위하게 사용되는 맨체스터 인코딩은, 맨체스터 코드화 데이터 스트림이 되는 코드화된 신호 내의 중점(midpoint) 천이의 방향에 의해 코드화된 신호의 데이터 상태를 정의한다. 맨체스터 코드화 데이터 스트림은 균등한 지속 시간의 시간 순차적 "셀"을 갖는다. 각 셀의 중점에서, 데이터는 코드화될 신호의 상태를 표시하는 방향으로 상태를 변환시킨다.

따라서, 예를 들어, 하이로부터 로우 로직 상태로의 천이는 코드화될 신호가 로우 로직 상태에 있음을 표시한다. 다른 한 편으로, 로우로부터 하이 로직 상태로의 천이는 코드화될 신호가 하이 로직 상태에 있음을 표시한다. 물론, 각 셀의 종점에서, 맨체스터 코드화 데이터 스트림을 형성할 신호의 상태는 다음의 중점 천이를 인에이블하도록 셋업 또는 확립되어야 한다. 따라서, 로직 0이 인코드될 경우, 맨체스터 코드화 신호 스트림을 형성할 신호는 초기에 로직 하이 상태가 되어야 하며, 그 결과 하이로부터 로우로의 중점 천이가 실현될 수 있게 된다. 이에 대해, 로직 1이 인코드될 경우, 맨체스터 코드화 신호 스트림을 형성할 신호가 초기에 로우 하이 상태가 되어야 하며, 그 결과 로우로부터 하이로의 중점 천이가 실현될 수 있다.

따라서, 동일한 일련의 로직 상태들이 인코드되는 경우, 결과적인 맨체스터 코드화 신호는 주기가 셀의 길이와 동일한 구형파가 될 것이다. 다른 한 편으로, 일련의 대체 로직 및 제로들이 인코드될 경우, 결과적인 맨체스터 코드화 신호는 주기가 셀의 길이의 2배인 구형파가 될 것이다.

맨체스터 코드화 데이터를 디코딩하는 다양한 방법이 제안되어있다. 널리 이용되는 한 기술은 위상 루프 회로를 사용하는 것이다. 그러나, 실제로는, 때때로 맨체스터 코드화 신호는, 10개의 데이터 셀 등의 "웨이크업(wake up)" 시퀀스, 이에 후속하는 단 휴지 기간, 이에 후속하는 실제 데이터를 제공하도록 포맷된다. 단지 10개의 데이터 셀로서 상기 웨이크업 시퀀스는 매우 짧기 때문에, 회로는 록(lock)하지 않을 수 있으며 단 휴지 기간 동안 표류(drift)할 수 있다. 따라서, 보편적으로 사용되는 위상 로크 루프 디코딩 기술은 사용될 수 없다.

다른 디코딩 기술은, 아날로그 및 디지털 정합 필터, 집중 및 덤프 방식(integrate and dump scheme), 및 고도로 오버 샘플된(highly over sampled) 디지털 신호 처리 기술을 채택하고 있다. 긴 동기화 시간 및 하이 콤포넌트 카운트(high compovent count)에 따라 이러한 기법들의 대부분의 사용이 방해된다.

제안되어있는 방법들 중에 한 방법은 인에이블링 신호를 발생시키기 위해 맨체스터 코드화 파형 내의 셀 중점 천이에 응답하는 게이팅 회로(gating circuit)를 채용한다. 인에이블링 신호는 클럭 회로가 프로그램 가능한 카운터 내에 축적되어 있는 고주파 클럭 펄스들을 발생시키도록 한다. 다음의 인에이블링 신호가 시작하기 이전에 카운터가 클럭 카운터 임계값을 초과하는 경우, 저장 엘리먼트는 코드화 파형을 저장하고 샘플하도록 하게 된다.

따라서, 상기에 비추어 맨체스터 데이터 디코딩 및 타이밍 회복에 대한 개선된 방법 및 회로를 제공하는 것이 본 발명의 한 목적이다.

본 발명의 다른 목적은 입력 신호의 성질에 따라 다양한 동작 모드를 갖는 전술한 유형의 개선된 회로 및 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 맨체스터 데이터의 소정 시퀀스가 수신될 때까지 어떠한 출력도 발생되지 않는 "웨이크업" 동작 모드를 갖는 전술한 유형의 개선된 회로 및 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 어떠한 맨체스터 데이터도 수신되지 않는 소정 휴지 기간이 발생할 수 있으며, 그 동안 회로의 바이어스가 유지되는 "홀드" 모드를 갖는 전술한 유형의 개선된 회로 및 방법을 제공하는 것이다.

본 기술 분야의 당업자이라면, 첨부 도면 및 청구 범위와 연계하여, 이하의 본 발명의 상세한 설명으로부터, 본 발명의 상기한 목적 및 다른 목적들과, 그 특성 및 장점들을 명확히 이해할 수 있을 것이다.

본 발명의 전반적 태양에 따르면, 맨체스터 코드화 데이터 스트림을 디코딩하는 장치가 제공된다. 이 장치는 맨체스터 코드화 데이터 스트림을 수신하고, 맨체스터 코드화 데이터 스트림이 검출되는 경우 천이 표시 출력을 발생시키는 천이 검출기를 포함한다. 또한, 천이 표시 출력이 발생된 후 소정 시각에 출력 제어 펄스를 발생하는 회로가 제공된다. 샘플링 플립 플롭은 맨체스터 코드화 데이터 스트림을 수신하며, 출력 제어 펄스가 발생된 경우 맨체스터 코드화 데이터의 상태를 출력하도록 출력 제어 펄스에 의해 제어된다.

한 바람직한 실시예에서, 샘플링 플립 플롭은 맨체스터 코드화 데이터 스트림의 이진 NRZ 파형을 발생시키도록 동작한다. 천이 검출기는 천이 표시 출력을 클럭 펄스 스트림의 펄스와 동기화하도록 구성될 수 있으며, 또한 맨체스터 데이터의 제1 또는 제2 심벌 중에 어느 쪽을 선택하여 이를 래칭하고 장치로부터 출력하기 위한 선택기를 포함할 수 있다.

본 발명의 다른 전반적 태양에 따르면, 입력 신호 내의 맨체스터 데이터 웨이크업 시퀀스에 응답하여 휴지 상태로부터 맨체스터 코드화 데이터 검출기의 동작을 초기화하는 웨이크업 회로가 제공된다. 이 회로는 저역 통과 필터 및 홀드 회로를 포함하며, 홀드 회로는 초기에 오프 상태이고, 맨체스터 코드화 데이터 검출기가 휴지 상태에 있는 경우 입력 신호를 수신한다. 저역 통과 필터 회로는 입력 신호의 평균값에 상당하는 출력 신호를 발생시킨다. 초기에는 온되어있는 오프셋 회로(offset circuit)는 전압 기준을 발생시키기 위해 저역 필터 출력 신호를 시프트시킨다. 비교기 회로는 전압 기준과 입력 신호와의 차이에 상당하는 데이터 출력 신호를 발생시킨다. 비교기 출력 신호 내의 천이들 사이의 시간을 결정하기 위한 회로가 제공되어, 제1 소정 시간 후에는 홀드 회로를 온으로 스위치하고, 보다 긴 제2의 소정 시간 후에는 홀드 회로를 오프로 그리고 오프셋 회로는 온으로 스위치하고, 임의의 천이가 있은 직후에는 홀드 회로를 오프로 스위치한다. 차동 회로는 증폭된 입력 신호를 발생시키며, 오프셋 회로를 오프로 선택적으로 스위치하기 위해 비교기 회로의 데이터 출력 신호 내에서 각각의 소정 상태와 함께 소정수의 데이터 셀들이 연속적으로 수신되었는지를 판정하기 위한 회로가 제공된다.

웨이크업 회로는 반전 및 비반전 입력 및 출력을 갖는 차동 증폭기를 또한 포함할 수 있다. 또한, 비교기 회로는 반전 입력 및 기준 전위 사이에 접속된 제1 커패시터, 및 비반전 입력과 기준 전위 사이에 접속된 제2 커패시터를 포함할 수 있다. 제1 커패시터는, 반전 입력에서의 전압이 입력 신호의 평균값에 상당하도록, 입력 신호와 반전 입력 사이에 접속된다.

오프셋 회로는 차동 증폭기의 반전 입력과 전압 기준 사이에 접속된 제1 저항, 비반전 입력과 입력 신호 사이에 접속된 제2 저항을 또한 포함할 수 있다. 스위치는 오프셋 회로를 턴온하기 위해 제1 저항과 직렬로 접속되어 반전 입력에서의 전압이 입력 신호의 평균값과 오프셋 전압을 더한 값에 상당하게 한다. 차동 증폭기의 출력은 제1 스위치가 폐쇄된 경우 입력 신호의 평균값과 오프셋 전압을 더한 값과 입력 신호와의 차에 상당하는 데이터 출력 신호를 발생시킨다.

비교기 회로는 또한 제1 저항과 직렬인 제2 스위치를 포함하여서 제2 스위치가 폐쇄되고 제1 스위치가 개방된 경우, 차동 증폭기의 출력이 입력 신호와 입력 신호의 평균값과의 증폭된 차를 발생시킨다.

본 발명의 또 다른 실시예에 따라, 데이터의 비0복귀 2진 표현을 발생시키기 위해 맨체스터 코드화 데이터를 디코딩하는 방법이 제공된다. 이 방법은 맨체스터 코드화 데이터의 각 천이마다 펄스를 발생시키는 단계와, 맨체스터 코드화 데이터의 각 천이마다 펄스와 위상이 일치하는 샘플링 신호를 발생시키는 단계를 포함한다. 이어서 샘플링 신호가 생성되는 각 순간에 맨체스터 코드화 데이터가 래치되며 래치된 데이터의 출력이 발생된다. 잡음 면역성이 강화된 맨체스터 코드화 데이터를 수신하기 위해 적응형 임계 검출이 사용된다. 한 실시예에 있어서, 적응형 임계 검출을 사용하는 단계는, 동작의 "정상 상태" 모드 및 "오프셋" 모드 같은 디코딩 회로의 데이터 입력 스테이지에서 다수의 동작 모드들을 제공하는 단계를 포함한다. 한 실시예에서는, "웨이크업" 동작 모드가 제공된다.

본 발명의 또다른 전반적 태양에 따른 타이밍 회복 및 맨체스터 데이터 디코딩 시스템이 제공된다. 이 시스템은 출력 펄스들을 제공하는 발진기 및 맨체스터 코드화 데이터 신호를 포함할 수 있는 입력 신호를 수신하고 신호를 포함하는 데이터를 출력하도록 접속된 다중모드 입력 회로를 포함한다. 천이 검출기는, 다중모드 입력 회로로부터 출력 신호를 수신하여, 맨체스터 코드화 데이터의 천이마다 맨체스터 천이 표시 펄스를 발생시키도록 접속된다. 맨체스터 천이 회로에 의해 동기화된 카운터는, 소정 카운트에 의해 발진기로부터 출력 펄스를 분주하고, 맨체스터 데이터 천이 후에 소정수의 발진기 펄스를 개시시키는 출력 펄스들을 발생시키도록 접속된다. 2분주 회로는, 카운터 회로로부터 펄스들을 수신하여 샘플 커맨드 신호를 발생시키도록 접속되고, 샘플링 회로는, 2분주 회로로부터의 출력 및 맨체스터 코드화 데이터를 수신하고 2분주 회로로부터의 출력에 응답하여 맨체스터 코드화 데이터의 상태를 래치하도록 접속된다.

한 실시예에 있어서, 타이밍 회복 및 맨체스터 데이터 디코딩 시스템은 모드 디코더 회로를 포함할 수 있고, 이 모드 디코더 회로는 로직 게이트 어레이 또는 이와 유사한 회로일 수 있으며, 카운터 회로로부터의 출력 카운트를 수신하여 카운터로부터의 출력 카운트가 미리 선택된 카운트에 달할 때 출력을 제공하도록 접속된다. 또한, 모드 제어 회로는, 모드 디코더 회로의 출력 중 적어도 일부를 수신하도록 접속될 수 있으며, 이 모드 제어 회로는 다중모드 입력 회로의 모드를 선택적으로 제어하도록 접속된다.

타이밍 회복 및 맨체스터 데이터 디코딩 시스템은, 또한 샘플링 회로에 의해 래치된 데이터 및 천이 표시 신호 펄스를 수신하여, NRZ 출력 데이터 신호 및 출력 타이밍 펄스를 발생시키도록 접속된 출력 제어 회로를 포함하며, 소망하기에 따라서는, 출력 타이밍 펄스를 발진기 주파수의 1/2 사이클만큼 지연시키기 위한 회로를 포함한다.

한 실시예의 다중모드 입력 회로는, 맨체스터 코드화 데이터 스트림을 포함하는 신호가 처리되고 출력에서 출력 BNRZ 신호가 발생되는 "정상 상태" 모드와, 회로가 "웨이크업"되고 "정상 상태" 동작 모드를 재개하도록 하기 위해서 웨이크업 맨체스터 데이터 시퀀스가 발생될 필요가 있는 "오프셋" 모드와, "정상 상태" 모드 맨체스터 코드화 데이터가 수신되지 않더라도 회로 바이어스들가 유지되는 "홀드" 모드를 갖는다.

다중모드 입력 회로는, 반전 및 비반전 입력들을 가지며 입력 신호를 비반전 입력에 접속하는 제1 저항기를 구비한 비교기와, 입력 신호를 비교기의 반전 입력 접속하는 제2 저항기를 포함한다. 제3 저항은 한 단부에서 비교기의 반전 입력에 접속된다. 제1 스위치 기능부는 제2 저항과 직렬로 접속되며, 제2 스위치 기능부는 제3 저항의 다른 단부와 기준 전압 사이에 접속된다. 제1 커패시터는 비교기의 반전 입력과 접지 사이에 접속되며, 제2 커패시터는 비교기의 비반전 입력과 접지 사이에 접속된다. 제1 및 제2 스위치 기능부는 모드 제어 회로에 의해 제어된다.

본 발명의 또다른 전반적 태양에 따라, 맨체스터 데이터 스트림 내의 맨체스터 셀들의 후반부의 상태에 상당하는 NRZ 데이터 신호를 발생시키는 장치가 제공된다. 이 장치는 클럭 펄스들의 스트림을 발생시키는 발진기와, 맨체스터 데이터 스트림을 수신하여 맨체스터 데이터 스트림 내의 각 천이에서 출력 펄스를 발생시키도록 접속된 펄스 발생기를 포함한다. n분주 카운터는, 발진기로부터의 클럭 펄스들에 의해 클럭되고 펄스 발생기로부터의 펄스들에 의해 리셋되도록 접속되어 있으며, 이 n분주 카운터는 소정 개수의 클럭 펄스 이후에 상태를 변화시키는 출력을 갖는다. 타이밍 플립 플롭은, n분주 카운터로부터의 출력에 의해 클럭되도록 접속되며, 이 플립 플롭은 n분주 카운터로부터의 출력의 2번째 카운트마다 출력을 발생시키도록 접속되어 있다. 샘플링 플립 플롭은, 데이터 입력으로 맨체스터 데이터 스트림을 수신하고 클럭 입력으로 타이밍 플립 플롭의 출력을 수신하도록 접속되어 있다. 샘플링 플립 플롭은, 샘플링 플립 플롭이 클럭되는 경우 출력에서 맨체스터 데이터 스트림의 그 시점의 상태를 제공한다. 시퀀스 카운터는, 클럭 입력으로 n분주 카운터의 출력을 수신하고 리셋 입력으로 펄스 발생기로부터의 출력 펄스를 수신하도록 접속되며, 이에 의해 시퀀스 카운터는 2배 폭 맨체스터 펄스가 발생된 때를 표시하는 신호를 발생시키며, 이 신호는 타이밍 플립 플롭을 리셋하도록 접속된다.

본 발명의 다른 실시예에 따라, 맨체스터 데이터 스트림 내의 각 맨체스터 셀의 알려진 반부의 상태에 상당하는 NRZ 데이터 신호를 발생시키는 방법에 제공된다. 이 방법은 맨체스터 데이터 스트림 내의 각 천이에서 천이 펄스를 발생시키는 단계와, 맨체스터 데이터 스트림 내의 맨체스터 셀들의 주파수의 n배 주파수를 갖는 일련의 타이밍 펄스들을 발생시키는 단계를 포함한다. 일련의 타이밍 펄스는 각 천이 펄스에 응답하여 재개시되고, 맨체스터 셀의 현재 상태는 각 m번째 타이밍 펄스가 발생한 후에 래치되며, 여기서 m은 n/2보다 크다. 이와 동시에 타이밍 펄스들이 카운드되어 타이밍 펄스 카운트를 제공하며, 카운트는 각 천이 펄스에 응답하여 재개시된다. 타이밍 펄스 카운트가 n/2보다 크게 되는 경우, 래칭을 진행하여 다음 (n/2)번째 타이밍 펄스가 발생한 후에 맨체스터 데이터 스트림이 래치된다.

본 발명의 또 다른 전반적 태양에 따르면, 맨체스터 데이터 스트림의 맨체스터 셀들의 후반부 상태에 상당하는 NRZ 데이터 신호를 발생시키는 방법에 제공되며, 여기서 맨체스터 데이터 스트림의 맨체스터 셀들의 주파수의 2배의 주파수를 갖는 일련의 타이밍 펄스들이 발생된다. 맨체스터 셀의 현재 상태는 각 제2 타이밍 펄스가 발생한 후에 래치된다. 맨체스터 데이터 스트림 내의 2배 폭 펄스의 발생이 검출되며, 래치 동작은 2배 폭 펄스가 검출된 이후에 다음에 발생하는 타이밍 펄스 상에서 시작하도록 재동기된다.

도1은 맨체스터 코드화 데이터의 예를 도시한다. 파형(10)은 동일 길이 데이터 셀의 시퀀스(12-22)를 가지며, 각 셀은 상당하는 2진 데이터의 비트를 나타낸다. 각 셀의 중점에는 천이가 있으며, 이에 따라 맨체스터 데이터 셀들을 2개의 간격 또는 심벌로 분할된다. 천이(25) 같은, 정 지향(positive going) 셀 중점 천이는 2진수 1을 나타내며; 천이(26) 같은 부 지향(negative going) 셀 중점 천이는 2진수 0을 나타낸다.

일정한 일련의 0 또는 일정한 일련의 1은, 셀 12-15, 또는 셀 20-22와 같은, 펄스폭이 심벌 시간과 동일하고 주기가 셀 시간과 동일한 구형파를 발생시킨다. 파형들은 오직 위상에 있어서만 차이가 난다. 이는, 2개의 인접한 심벌들이 동일한 셀 내에 있는가 또는 인접한 셀들 내에 있는가의 여부, 달리 말하면, 천이가 셀 중점에 있는가 또는 셀 경계에 있는가의 여부와 같은 다른 정보 없이는 구별될 수 없다.

상수 1 또는 상수 0과는 대조적으로, 1과 0의 교대로 된 맨체스터 표현은 명확하다. "10"은 셀 16, 17에 의해 나타난 바와 같이, 2 심벌 폭 맨체스터가 하이가 되게하고, "01"은 셀들 17, 18에 의해 나타난 바와 같이 2 심벌 폭 맨체스터가 로우가 되게한다. 이러한 2배 폭 펄스들은 항상 셀 경계를 스트래들(straddle)하고, 이에 따라 타이밍 기준을 지향시키는 기초를 제공하여, 본 발명의 일 회로예의 구현에 사용된다. 일단 타이밍 기준이 확립되면, 일정한 데이터를 나타내는 단일 폭 펄스들이 정확하게 디코드될 수 있다.

맨체스터 데이터를 디코딩하는 시스템(400)의 일반적인 회로도가 도2에 도시되어 있는데, 여기서 시스템의 전체 동작은 도3의 다양한 파형들과 결부되어 도시되어있다. 시스템을 위한 타이밍은 발진기(35)에 의해 제공되며, 이 발진기는 도3에 도시된 바와 같이 "SCLK"라고 라벨이 붙여진 클럭 펄스들의 스트림을 발생시킨다. MDAT라고 표시된 디코드될 맨체스터 코드화 데이터 스트림은 입력 라인(88)을 통해 시스템(400)으로 전송되며, DOUT로 표시된 디코드된 데이터는 시스템으로부터 라인(255) 상으로 출력되며, TRIG로 표시된 디코드된 타이밍은 라인(259) 상으로 출력된다.

맨체스터 데이터는, 천이 트리거된 단안정(one-shot) 펄스 발생기(45)(이하, 천이 검출기(45)라 함)의 입력에 초기 접속되며, 천이 검출기는 각 정 지향 또는 부 지향 데이터 천이에 있어서 단일 출력 펄스를 발생시키고, 출력 천이 표시 펄스는 라인(83) 상에 M2DAT로 표시된다. MDAT 및 M2DAT에 대한 대표적인 파형들이 도3에 도시되어 있다. MDAT는 반드시 발진기(35)로부터의 클럭 펄스들 SCLK와 동기될 필요는 없으나, M2DAT 펄스가 MDAT의 각 천이에서 존재한다는 것이 도3으로부터 관찰될 수 있다.

라인(83) 상의 천이 검출기(45)로부터의 M2DAT 출력 신호는 발진기로부터의 라인(87) 상의 클럭 펄스들에 의해 클럭되도록 접속되는 5분주 카운터(75)를 클리어하거나 또는 리셋하도록 접속된다. 이 5분주 카운터(75)는 각 카운터에 대해서 여러 개별 출력들을 가지는데, 카운트 3에 대한 출력(이하, "카운트-3 출력")은 D-타입 플립 플롭을 클럭하도록 접속되며, 카운트 4에 대한 출력은 천이 검출기(45)를 리셋하도록 백 접속된다. 5분주 카운터로부터의 출력은 주파수가 맨체스터 데이터 신호 MDAT의 예상 주파수의 2배이며, 2XCK라고 라벨이 붙여진 파형이다.

일반적인 동작에서, D-타입 플립 플롭(105)은 검출된 맨체스터 셀의 후반부에 상당하는, 2XDK 신호의 각 제2 천이에서 샘플링 D-타입 플립 플롭(120)을 클럭한다. 2분주 D-타입 플립 플롭(105)의 출력이 샘플링 D-타입 플립 플롭(120)을 클럭하도록 접속되어있기 때문에, D-타입 플립 플롭(105)으로부터의 신호 SSMS가 네가티브에서 포지티브로 상태를 변환시킬때마다, 샘플링 D-타입 플립 플롭(120)은 그 때에 존재하는 라인(88) 상의 맨체스터 데이터의 상태를 라인(255) 상의 출력, DOUT으로 클럭한다. 따라서, 샘플링 D-타입 플립 플롭(120)은 라인(255) 상에 NRZ 데이터 출력, DOUT을 발생시키며, D-타입 플립 플롭(120)이 클럭되는 각각의 연속된 시간으로부터 맨체스터 데이터의 상태를 복사한다.

적합한 동기화 예방책이 취해지지 않는 경우, 시스템에 대해서 맨체스터 데이터 셀들의 제1 반부의 타이밍에 상당하는 2XCK 펄스들의 데이터 디코딩 시퀀스 상에 록(lock)하는 것이 가능하다는 것을 알 수 있다. 따라서, 5분주 카운터로부터의 카운트-3 출력은 또한 클럭 시퀀스 카운터(402)로 접속된다. 시퀀스 카운터(402)는 라인(83) 상에서의 M2DAT 신호에 의해 리셋되기 이전에 2XCK의 소정 개수의 천이를 카운트하도록 동작한다. 예를 들어, 도시된 실시예에서, 2XCK 신호의 2개의 천이들은 시퀀스 카운터(402)의 카운트-2 출력이 상태 변화를 일으키기 이전에 카운트된다. 따라서, 시퀀스 카운터(402)의 카운트-2 출력으로부터의 출력은 라인(107) 상에 맨체스터 데이터의 2배 폭 펄스의 발생을 지시하며, 2분주 D-타입 플립 플롭(105)을 리셋하는 역할을 하는 신호 DB2INI를 제공한다.

상기 언급된 바와 같이, 도시된 실시예에서, 맨체스터 셀의 제2 반부는 샘플되도록 소망된다. 결론적으로, 오리엔테이션 프로세스는 MDAT 펄스의 싱글 상태(즉, 중점 천이가 예상되지만, 발생되지는 않은 상태) 동안에 2개의 연속적인 2XCK 펄스들이 발생하는 때를 검출함으로써 시작된다. 특히, 도3을 참조로 하여, "2배폭" 맨체스터 데이터 펄스가 발생되었다는 것을 지시하는 중간 맨체스터 데이터 상태 변화 없이, 펄스(404) 또는 펄스(426) 같은 2개의 연속적인 2XCK 펄스들이 발생할 때마다, 라인(107) 상의 출력 DB2INI은 시스템을 각 맨체스터 셀의 제2 반부에 동기시키기 위해 D-타입 플립 플롭(105)을 클리어하도록 상태를 변환시킨다.

예를 들어, 도시된 제1 MDAT 펄스(404)는, 예를 들어, 디코드될 맨체스터 신호에 의해 나타나는 데이터의 "01" 또는 "10" 값에 의해 발생되는 "2배 폭" 펄스이다. 2배 폭 펄스는 각각의 정 및 부 지향 천이에서 M2DAT 신호 내의 천이들(406)(407)을 발생시킨다. 제1 M2DAT 펄스(406)는 5분주 카운터를 리셋하고, 클럭 펄스들 SCLK를 카운트하도록 진행한다. 그것은 또한 시퀀스 카운터(402)를 리셋한다. 신호 세그먼트(410)에 의해 도시된 바와 같이, 카운트-3 출력 상의 출력 2XCK는 카운트-3 출력이 세트되는 때에 3개의 클럭 펄스들이 발생할 때까지 로우를 유지한다. 펄스 세그먼트(411)에 의해 도시된 바와 같이, 카운트-3 출력은 5분주 카운트가 5의 카운트에 도달할 때까지 2개의 부가적인 카운트들 동안 하이를 유지한다.

그때에, 맨체스터 데이터 펄스(404) 내에 어떠한 상태 변화도 발생되지 않는 경우, M2DAT 스트림 내에서 어떠한 천이 검출 펄스도 발생되지 않았으며, 따라서 5분주 카운터는 즉시 새로운 데이터 시퀀스를 카운트하도록 진행한다. 3의 제2 카운트 이후에, 5분주 카운터의 출력은, 2XCK 데이터 스트림 세그먼트들(414)(416)에 의해 보여진, 상태를 변환시킨다. 부가적으로, MDAT 천이의 실종으로 인해, 시퀀스 카운터(402)가 리셋되지 않았기 때문에, 제2 연속 2XCK 펄스(416)가 발생되는 경우, 동기화 펄스 DB2INI가 발생된다. 2배 폭 맨체스터 펄스를 따라, 차기 발생 상태 변화가 적합한 중점 천이라는 것을 알 수 있다. 따라서, DB2INI 펄스가 2분주 D-타입 플립 플롭(105)을 리셋하는 경우, 차기 발생 2XCK 신호의 발생 이후에, 2분주 D-타입 플립 플롭(105)은, 샘플링 D-타입 플립 플롭(120)을 클럭시키도록 맨체스터 셀의 제2 반부 내에 있도록 보장된, SSMS 신호를 발생시켜서, 이에 의해 연속적으로 발생하는 맨체스터 데이터 셀들의 제2 반부를 샘플하기 위해 시스템을 동기시킨다.

특히, 도시된 바와 같이, 맨체스터 데이터 펄스 세그먼트를 따라서 맨체스터 데이터 신호는 2XCK 신호의 세그먼트(418)의 3 SLCK 펄스들의 다음 카운트 이전에 세그먼트(426)세그먼트의 중점 천이(426)를 경험한다. 이것은 5분주 카운터를 리셋시키고 새로운 카운터를 시작하는 M2DAT 펄스(407)를 지시하는 천이가 발생되도록 유발한다. 맨체스터 데이터 셀 타이밍의 제2 반부에서 발생하는 차기 발생 2XCK 펄스(419)는, 그 때에 존재하는 맨체스터 데이터를 샘플하고 래치하는 샘플링 D-타입 플립 플롭(120)을 차례로 클럭하는 D-타입 플립 플롭(105)을 클럭한다.

2XCK 펄스들의 타이밍이 맨체스터 데이터 셀들의 타이밍의 2배가 되는 것으로 설명되었으나, 각 맨체스터 셀의 제2 반부 동안에 발생하는 특정 2XCK 펄스를 선택하기 위해 분주기에 적합한 조정을 함으로써 어떤 다수, n,이 선택될 수 있다는 것을 알아야한다. 시퀀스 카운터에 의해 제공되는 리세팅 조정은 또한 래칭 함수, 예를 들어, n/2를 활성화시키기 위한 적합한 개수의 펄스들을 선택하기 위해 출력 래치를 리셋하도록 변환될 수 있다.

데이터가 출력 라인(255) 상에 발생되는 것과 동시에, 라인(87) 상의 클럭 펄스들과 동기화된 트리거 펄스들이 TRIG라고 라벨이 붙여진 출력 라인(257) 상에 발생된다. 각 TRIG 펄스와 펄스들 SSMS의 라이징(rising) 에지 간의 관계는 도3에서 알 수 있다.

도2를 참조로 하여 상술된 것과 유사한 맨체스터 데이터를 디코딩하는 시스템(430)의 전기 블럭 다이어그램이 도4를 참조로 하여 도시되어있다. 도4에 도시된 시스템(430)은 단 휴지 기간 레지스터(431) 및 장 휴지 기간 레지스터(432)에 의해 제공되는 부가적인 단 휴지 기간 및 장 휴지 기간 검출 특성 및 장기 휴면(long term sleep) 및 웨이크업 기능을 갖는다. 단 휴지 기간 레지스터 및 장 휴지 기간 레지스터는 입력 맨체스터 데이터 컨디셔닝 회로(41)의 임계들을 조정하고 소정 시간의 길이 동안 어떠한 맨체스터 데이터도 검출되지 않는 경우 시스템(430)의 출력을 디스에이블하는 역할을 한다. 시스템(430)의 단 휴지 기간 및 장 휴지기간 특성들의 동작이 후술되어 있다.

부가적으로, 도4의 시스템(430)은 장 휴지 기간 레지스터 및 개별 웨이크업 카운터(165)에 의해 제공되는 슬립 및 웨이크업 특성을 포함한다. 슬립 및 웨이크업 특성도 또한 상세하게 후술되어있다.

도5에는, 본 발명의 바람직한 실시예에 따른, 타이밍 회복 및 맨체스터 데이터 디코딩 시스템(34)의 보다 상세한 블럭 다이어그램이 도시되어 있다. 50 kHz 프리 러닝(free running) 발진기(35)는 회로의 나머지에 기초 타이밍 기준을 제공한다. 발진기(35)는 표준 구성일 수 있으며, 실시예의 상세한 것은 도6에 도시되어있다. 비록, 발진기(35)는 도시된 크로스-커플드(cross-coupled) NAND 게이트들(39) 같은 이산적 로직 컴포넌트로 구성된 것으로 도시되었으나, 발진기 함수가 공지된 SAW 디바이스들에 의해, 또는 다른 적합한 발진기 디바이스 또는 회로(도시 생략)에 의해 제공될 수 있다.

다시 도5를 참조로 하면, 디코드될 맨체스터 데이터 코드화 데이터 스트림을 포함할 수 있는 입력 신호가 입력 라인(40) 상에서, 라인(42) 상에서 천이 검출기(45)로 출력을 제공하는 다중모드 입력 회로(41)로 접속된다. (설명된 바람직한 실시예에서, 다음에 상세하게 설명된 바와 같이, 입력 신호 또는 테스트 신호가 타이밍 회복 및 맨체스터 데이터 디코딩 시스템(34)의 나머지 부분에 인가되는지를 제어하는 테스트 모드 제어 회로(55)가 제공된다. 이어서 테스트 모드 제어 회로(55)로부터의 출력은 천이 검출기(45)로 전송된다.)

다중 입력 회로(41)는 도시된 바와 같이 반전 및 비반전 입력이 있는 비교기(46)를 갖는다. 입력 신호는 제1 저항(47)에 의해 비반전 입력에 접속되어 있으며, 제2 저항(48)에 의해서는 반전 입력에 접속되어 있다. 저항(48)과 직렬로 접속된 제1 스위치(50)는 후술된 바와 같이 모드 제어 회로(160)에 의해 제어된다. 비록 제1 스위치(50)가 물리적인 스위치, 또는 공지된 스위치-기능 구성으로 접속된 트랜지스터에 의해 제공될 수 있으나, 그 목적은 입력 신호는 비교기(46)의 반전 입력에 입력 신호를 선택적으로 인가하는 것이다. 따라서, 등가 회로가 이러한 선택적인 전압 인가를 이행하기 위해 채용될 수 있는데, 예를 들어, 도19에 도시된 다중 입력 회로(41)의 한 구현에 도시된 전송 게이트(283)가 그 한 예이다.

제3 저항(56)은 비교기(46)의 반전 입력과 제2 스위치(58) 사이에 접속되어 있으며, 또한 모드 제어 회로(160)에 의해 제어된다. 스위치(58)는 도시된 V_cc 같은 기준 전압에 접속된다. 다시, 제2 스위치(58)는 물리적 스위치, 또는 공지된 스위치-기능 구성에 접속된 트랜지스터에 의해 제공될 수 있는데; 그러나, 전압 V_cc를 비교기(46)의 반전 입력에 선택적으로 접속시키는 것이 목적이라는 것을 알 수 있다. 따라서, 등가 회로가 이러한 선택적 전압 인가를 이행하기 위해 채용될 수 있는데, 예를 들어, 도19에 도시된 다중모드 입력 회로(41)의 구현에 도시된 전류 소스(280) 및 미러 회로(281)가 그 한 예이다. 2개의 커패시터(60)(61)가 비교기(46)의 반전 입력과 비반전 입력 사이에 및 비반전 입력과 접지 사이에 각각 접속된다.

맨체스터 데이터의 각 천이(정 또는 부)마다 정의 맨체스터 천이 표시 펄스(M2DAT)를 발생시키는 천이 검출기(45)는 도7에 도시된 D-타입 플립 플롭(64) 상의 다중모드 입력 회로(41)로부터 라인(42) 상의 출력을 수신한다. 발진기(35)로부터의 라인(87) 상의 클럭 펄스들은 D-타입 플립 플롭(64)을 클럭하며, 그 출력은 배타적 OR 게이트(65)의 한 입력에 접속된다. 배타적 OR 게이트(65)의 출력은 NAND 게이트(66)의 한 입력에 접속되며, 그 출력은 NAND 게이트들(68)(69)을 포함하는 플립 플롭(67)의 한 입력에 접속된다.

플립 플롭(67)의 다른 입력은, 상세하게 후술된 바와 같이, 천이 검출기(45)가 소정 개수의 클럭 펄스들 보다 적은, 예를 들어 60 내지 80 마이크로초보다 적은 시간에 의해 개별화된 2개의 천이 중에 2번째에 응답하지 않는다는 것을 보장하기 위해 카운터(75)로부터 라인(71) 상의 신호를 수신한다. 플립 플롭(67)의 출력은 인버터(77)(78) 및 저항(79)을 통해서 NAND 게이트(66)으로의 제2 입력에 접속된다. 커패시터(81)는 저항(79)과 결부되어 저역 필터를 제공하기 위해 인버터(78)의 입력과 접지 사이에 접속되어 있다.

NAND 게이트(66)으로부터의 출력은, 정 또는 부의 천이가 입력 라인(42) 상에서 발생할 때마다 출력 라인(83) 상에서, 일례로 약12 나노초의 부 펄스(M2DAT)를 발생시키도록 동작하는 인버터(84)에 접속된다. 반전된 출력이 "M2DATZ"라고 라벨이 붙여진 라인(85) 상에서 발생한다. 제1 또는 제2 맨체스터 심벌 중에 어느 쪽이든, 발진기(35)에 의해 클럭되고, 라인(85) 상의 맨체스터 데이터 천이가 발생한 후에 리셋하는, 맨체스터 천이 표시 펄스(M2DAT)에 의해 지시된 것과 같이 맨체스터 천이 카운터(75)에 의해 선택될 수 있다.

발진기(35)로부터의 클럭 펄스들이 입력 라인(87) 상에 수신되며 천이 검출기 회로(45)로부터의 출력이 입력 라인(85) 상에 수신되는 적합한 맨체스터 천이 카운터 회로(75)의 상세한 것이 도8에 도시되어 있다. 맨체스터 천이 카운터(75)는 라인(87) 상의 클럭 펄스들을 각자의 클럭 입력들에 수신하고 맨체스터 천이 신호를 각자의 클리어 또는 리셋 입력들에 수신하도록 접속된 3개의 D-타입 플립 플롭(90)(91)(92)을 갖는다. 제1 D-타입 플립 플롭(90)으로부터의 출력은 제2 D-타입 플립 플롭(91)의 데이터 입력에 접속되고, 제2 D-타입 플립 플롭(91) 및 제3 D-타입 플립 플롭(92)의 출력은 NOR 게이트(94)에 의해 제1 D-타입 플립 플롭(90)의 입력에 접속된다. 부가적으로, 제2 D-타입 플립 플롭(91) 및 제3 D-타입 플립 플롭(92)의 출력은 NAND 게이트(96)의 입력들에 접속되며, 제2 D-타입 플립 플롭(91)의 출력은 인버터(98)에 의해 반전된다.

맨체스터 천이 카운터(75)는, 카운터(35)가 라인(85) 상의 맨체스터 데이터 천이의 발생에 의해 리셋된 이후에, 라인(87) 상에 발진기(35)에 의해 3개의 카운트가 발생된 이후에 발생하는 출력 라인(100) 상의 분주된 클럭 펄스들이 있는 모듈로 5 클럭 펄스 카운터로서 동작한다. 어떠한 맨체스터 데이터 천이 리세팅 이벤트도 발생하지 않는 경우, 출력 라인(100) 상의 분주된 클럭 펄스들은 단지 5분주된 클럭 주파수이다. 출력 라인(71) 상의 신호는 라인(85) 상에서 발생하는 맨체스터 데이터 천이 리세팅 이벤트에 후속하는 4번째 카운트마다 발생하며, 상술된 바와 같이, 천이 검출기(45)의 플립 플롭(68)의 입력에 백 접속된다.

본 명세서에서 기술된 본 발명의 특정 회로 실시예는, 맨체스터 천이 카운터(75)에 의해 작동되는 지연 카운터에 의해 결정된 것과 같은, 각 맨체스터 데이터 셀의 제2 심벌을 샘플링하고 래치함으로써 맨체스터 데이터를 디코드한다. 맨체스터 데이터의 제1 심벌도 다른 지연 카운트를 선택한 다음 데이터를 반전시킴으로써 역시 샘플, 래치, 및 디코드될 수 있다는 것을 이해할 수 있을 것이다.

출력 라인(100) 상에 있는 카운터(75)로부터의 분주된 클럭 펄스는 도9에 상세히 도시되어 있는 2분주 회로(105)의 입력에 접속된다. 2분주 회로(105)는 카운터(75)로부터의 라인(100) 상의 분주된 클럭 펄스를 클럭 터미널 상에서 수신한다. 리셋 라인은 아래에 상세히 기술될 모드 디코더 회로(110)으로부터의 리셋 신호를 수신하도록 접속된다. D-형 플립 플롭의 출력(106)은 NAND 게이트(112)에 의해 반전되고, 자신의 입력에 접속된다. NAND 게이트(112)의 다른 면은 모드 디코더 회로(110)로부터 라인(113) 상의 신호를 수신하도록 접속되는데, 이것은 라인(100) 상의 분주된 클럭 펄스의 연속 3개 기간 중에 어떠한 맨체스터 데이터 천이도 없었다는 것을 나타낸다. 라인(113) 상의 신호는 인버터(114)에 의해 반전된다.

동작 중에, 2분주 회로(105)는 라인(100) 상의 분주된 클럭 펄스를 2개로 분주하여 출력 라인(117) 상에 샘플 명령 신호를 발생한다. 후술되는 바와 같이, 라인(100) 상의 분주된 클럭 펄스의 2개의 정 에지가 라인(85) 상의 펄스를 가리키는 어떤 2개의 연속된 맨체스터 데이터 천이 사이에서 발생할 때, 라인(107) 상에는 리셋 신호가 발생할 것이다. 천이는 반드시 각 맨체스터 셀의 심벌 사이에서 발생해야만 하므로, 라인(100) 상의 분주된 클럭 펄스의 2개 카운트가 맨체스터 데이터 천이 사이에서 발생했다면, 제2 카운트에 의해 발생된 리셋 신호는 회로가 맨체스터 셀의 정확한 심벌에 동기화되어 있고, 2배 폭 펄스가 발생했음을 보장한다.(예를 들어, 도1에 있는 2배 폭 펄스(27)와 비교하라) 2배 폭 펄스는 라인(100) 상의 2개의 분주된 클럭 신호 펄스의 선두 에지를 항상 오버랩하는 반면에, 단일 폭 펄스는 단지 하나만 오버랩한다. 라인(107) 상의 리셋 신호는 D-형 플립 플롭(106)을 리셋하기 때문에, 2분주 회로(105)의 동작은 자동으로 회로와 동기화하여 라인(100) 상의 분주된 클럭 펄스의 다음 카운트 펄스 발생 및 그 후의 매 하나 걸러 하나마다 정확한 맨체스터 심벌을 검출한다.

D-형 플립 플롭(106)이 리셋된 후, 라인(100) 상의 분주된 클럭 펄스의 다음 정 에지는 라인(117) 상의 샘플 명령 신호를 하이로 가게하고, (아래에 기술될)샘플 블럭(120)이 제2 맨체스터 데이터 심벌 동안에 수신된 맨체스터 데이터를 샘플하게 한다. 라인(100) 상의 분주된 클럭 펄스의 3개의 연속된 기간 동안에 어떠한 맨체스터 데이터 천이도 없다면, 라인(113) 상에 전달된 신호는 하이로 가고, 이는 NAND 게이트(112)의 출력을 하이로 가게 한다. 이것은 라인(100) 상의 분주된 클럭 펄스의 다음 정 에지가 발생할 때 라인(117) 상의 샘플 명령 신호가 하이로 가게 한다. 라인(100) 상의 분주된 클럭 펄스의 제1 정 에지는 라인(117) 상의 샘플 명령 신호를 로우 상태로 클럭(clock)하기 때문에, 맨체스터 데이터 천이가 다시 시작될 때, D-형 플립 플롭(106)은 맨체스터 셀의 제2 반부를 샘플하도록 셋업된다. 라인(100) 상의 분주된 클럭 펄스의 다음번 정 천이는 출력을 하이 상태로 클럭하는데, 이는 샘플 회로(120)가 현재의 맨체스터 데이터를 샘플하도록 한다.

도5에 도시된 바와 같은 샘플링 회로(120)는 설명될 실시예에서의 D-형 플립 플롭(121)이다. 맨체스터 데이터(MDAT)를 포함하는 신호는 데이터 입력에 접속되고, 출력은 아래에 기술될 출력 제어 회로(125)에 접속된다. D-형 플립 플롭(121)을 각 맨체스터 데이터 셀의 제2 심벌의 주파수 및 위상의 샘플링 펄스와 클럭킹함으로써, 모든 샘플링 플립 플롭(121)은 라인(250) 상의 맨체스터 데이터 신호를 정확하게 샘플하고 래치한다. 여기서 래치된 맨체스터 데이터의 논리 레벨은 샘플들 사이에서 일정하므로, 결과 데이터는 도1의 파형(30)에 도시된 바와 같이, 코드화이타의 2진 비0복귀(Binary NonReturn-to-Zero) 이진 표기임을 주목해야 한다.

상술된 바와 같이, 라인(100) 상의 하나 걸러 하나마다의 분주된 클럭 펄스를 선택하는 것은 샘플링 펄스 파형에 대한 정확한 주파수를 제공한다. 그러나, 초기화가 없다면, 샘플링 펄스는 제2 심벌보다는 제1 심벌과 정렬할 것이고, 디코드된 데이터는 반전될 가능성도 동등하게 있다. 적절한 정렬은 2배 폭 맨체스터 파형의 존재를 검출하는 모드 디코더 회로(110)에 의해 결정된다. 모드 디코더 회로의 상세한 사항이 도10에 도시되어 있다.

일반적으로, 모드 디코더 회로(110)는 아래에 상세히 기술된 펄스 발생기 회로(130)로부터의 카운트를 디코드하며, 근본적으로 출력 라인(132-136 및 107) 상에 다양한 입력 카운트 조합에 대한 알려진 논리 상태를 제공하는 논리 게이트 어레이이다. 회로는 4개의 입력 NAND 게이트(140-143)를 가지며, 이는 펄스 발생기 회로(130)로부터 라인(180-188) 상의 출력을 수신한다. NAND 게이트(140 및 141)는 펄스 발생기 회로(130)으로부터 라인(181-185) 상에서 그들의 입력을 수신한다. NAND 게이트(140 및 141)은 NOR 게이트(150)의 입력에 접속되어 있고, 이것은 라인(100) 상의 분주된 클럭 펄스의 카운트 번호 63에서 하이로 가는 출력을 라인(132)상에 출력한다. 출력 라인(132) 상의 신호는 아래에 기술되는 바와 같이, 펄스 발생기 회로(130)으로의 입력을 금지한다.

NOR 게이트(153)은 라인(100) 상의 3개의 분주된 클럭 펄스의 카운트를 가리키는 출력을 라인(154) 상에 생성하기 위해 라인(185) 상의 입력 뿐만 아니라 NAND 게이트(142 및 143)으로부터의 출력도 수신한다. 라인(154)는 인버터로서 작용하는 NAND 게이트(155)의 두 입력에 접속되고, 제3 카운트가 발생했을 때, 플립 플롭을 세트하기 위해 NOR 게이트(156 및 157)로 정의되는 플립 플롭(161)의 한 입력에도 접속된다. 라인(133) 상의 NAND 게이트(155)로부터의 출력은 라인(100) 상의 분주된 클럭 펄스 3개를 카운트할 때 로우로 가며, 아래에 기술될 천이 카운터 회로(165)를 클리어하는데 사용된다. 동시에, 라인(134) 상의 분주된 클럭 펄스 3개를 카운트할 때 하이로 가며, 상술된 바와 같이, (도9의) 2분주 회로(150)의 NAND 게이트를 인에이블시키는 역할을 한다.

NOR 게이트(156 및 157)로 구성된 플립 플롭에의 또다른 입력은 맨체스터 데이터 천이의 발생을 가리키는 (도7의)천이 검출기(45)로부터 라인(83) 상의 신호를 수신하기 위해 접속된다. 맨체스터 데이터 천이가 발생했음을 알리는 알리는 신호가 수신될 때, 플립 플롭은 리셋되고, 라인(133) 상의 출력 상태를 하이 상태로 되돌리고, 라인(134) 상의 출력 상태를 로우 상태로 돌린다.

라인(185) 상의 신호뿐만 아니라 NAND 게이트(143)으로부터의 출력도 NOR 게이트(159)의 입력에 접속된다. 라인(181) 상의 신호뿐만 아니라 NOR 게이트(159)로부터의 출력도 NAND 게이트(162)의 입력에 접속되는데, 이 NAND 게이트(162)는 라인(100) 상의 분주된 클럭 펄스 2개를 카운트할 때 로우로 가는 출력을 라인(107) 상에 생성한다. 라인(107) 상의 신호는 도9의 2분주 회로(105)의 D-형 플립 플롭(106)을 리셋하는 역할을 한다. 아래에 상세히 기술될 천이 카운터(165)로부터의 라인(166) 상의 출력 신호는 인버터(167)에 의해 반전되고, 아래에 기술될 모드 제어 회로(160)의 D-형 플립 플롭(135)을 리셋하기 위해 출력 라인(136) 상에 출력된다.

모드 디코더 회로(110)에 라인(100) 상의 분주된 클럭 펄스의 카운트를 제공하는 펄스 발생기 회로(130)이 도11에 상세히 도시되어 있다. 펄스 발생기 회로(130)은 6개의 D-형 플립 플롭(170-175)를 포함하며, 리플 카운터로서 접속된다. 라인(100) 상의 분주된 클럭 펄스와 (도10에 도시된 바와 같은, 모드 디코더 회로(110)의 NAND 게이트(150)으로부터) 라인(132) 상에 카운트가 도달했음을 가리키는 신호가 OR 게이트(177)의 입력에 인가된다. 카운터는 라인(5) 상의 신호를 가리키는 맨체스터 데이터 천이의 발생에 의해 리셋되고, OR 게이트(177)에 의해 인에이블되는 라인(100) 상의 분주된 클럭 펄스에 의해 클럭된다. 상술한 바와 같이, 출력은 라인(180-188) 상에서 발생되고(develop), 모드 디코더 회로(100)에 전달된다.

펄스 발생기 회로(130)의 동작은 라인(85) 상에 나타나는 맨체스터 데이터의 천이를 가리키는 펄스들 사이에서 발생하는 라인(100) 상의 분주된 클럭 펄스의 수를 카운트하는 것이다. 펄스를 가리키는 맨체스터 데이터 천이가 라인(85) 상에 발생하면 카운트가 모두 "1" 초기 상태로 프리셋된다. 그 후에, 라인(100) 상의 분주된 클럭 펄스는 순차적으로 카운트된다. 카운트가 63에 도달하면, 모드 디코더 회로(110)으로부터의 라인(110) 상의 신호는 하이로 가고, 펄스를 가리키는 다음번 맨체스터 데이터 천이가 발생할 때까지 더 이상의 클럭킹을 금지한다.

추가적인 제어 신호는 모드 제어 회로(160)에 의해 발생되고, 도12에 상세히 도시되어 있다. 모드 제어 회로(160)은 도13의 모드 디코더 회로(110)으로부터 라인(132) 상의 출력을 수신하기 위해 접속된 D-형 플립 플롭(135)를 포함한다. 라인(132) 상의 출력은 라인(100) 사의 분주된 클럭 펄스의 카운트가 63에 도달했음을 가리킨다. D-형 플립 플롭(135)은 도13의 모드 디코더 회로(110)으로부터의 라인(136) 상의 출력에 의해 리셋될 수 있도록 접속된다. 이 출력은 아래에 상세히 기술될 천이 카운터(165)로부터의 라인(166) 상의 반전된 출력을 나타낸다. D-형 플립 플롭(135)는 OR 게이트(235)를 경유해 접속된 라인(100) 상의 분주된 클럭 펄스에 의해 클럭되도록 접속된다. D-형 플립 플롭(135)로부터의 출력은 출력이 하이일때 라인(100) 상의 분주된 클럭 펄스를 금지하기 위해 OR 게이트(235)의 제2 입력에 접속된다.

D-형 플립 플롭(135)로부터의 반전된 출력은 NAND 게이트(236)의 한 입력에 접속되고, 그 출력은 입력 스테이지(41)의 스위치(50)을 제어하는데 사용되는 라인(238) 상의 출력 신호이다. 스위치(50)은 또한 회로(34)의 동작 모드를 제어한다. NAND 게이트(236)의 또다른 입력은, 도10에 도시된 바와 같이, 모드 디코더 회로(110)으로부터 라인(134) 상의 출력을 수신하도록 접속된다. 라인(134) 상의 신호는 라인(100) 상의 분주된 클럭 펄스의 제3 카운트의 발생 후에 하이로 간다.

D-형 플립 플롭(135)의 반전된 출력은 NAND 게이트(240 및 241)을 포함하는 플립 플롭을 세트하도록 접속된다. 플립 플롭은 펄스 발생기 회로(130)으로부터의 라인(187) 상의 신호에 의해 리셋된다. 이것은 출력 라인(100) 상의 분주된 클럭 펄스의 8개 카운트에 대응한다. 플립 플롭으로부터의 출력은 NOR 게이트(242)의 한 입력에 접속된다. 이 NOR 게이트는 자신의 다른 한 입력에서 라인(134) 상의 신호를 수신하도록 접속된다.

출력은 아래에 기술될 출력 제어 회로(125)를 인에이블시키기 위해 접속되어 있는 라인(244) 상의 신호를 인에이블시킨다. 따라서, 동작 중에, 모드 제어 회로(160)은 라인(100) 상의 분주된 클럭 펄스의 8개 카운트의 단 휴지 기간 후에까지 라인(244) 상의 출력 인에이블 신호가 하이로 가서 출력 제어 회로(125)의 출력을 인에이블하는 것을 방지한다.

모드 디코더 회로(110)의 설명과 관련하여 상술된 천이 카운터 회로(165)가 도13에 도시되어 있으며, 3개의 D-형 플립 플롭(190-192)를 가진다. 모드 제어 회로(160)으로부터의 신호 LTD-B가 로우로 유지된다고 가정하면, 제1 D-형 플립 플롭(190)은 샘플 플립 플롭 회로(120)으로부터의 출력에서 라인(250) 상에 나타나는 래치된 맨체스터 데이터의 상태에서의 변화에 의해 클럭된다. LTD-B 가 하이로 갈 때, OR 게이트(195)는 더 이상의 천이 신호를 통과시키는 것이 금지된다. 제1 D-형 플립 플롭(190)의 출력은 3개의 입력 NOR 게이트(196)의 제1 입력에뿐만 아니라 제2 D-형 플립 플롭(191)의 클럭 입력에도 접속된다.

제2 D-형 플립 플롭(191)는 자신의 반전된 출력이 자신의 입력에 접속되고, 출력은 NOR 게이트(196)의 제2 입력 및 제3 D-형 플립 플롭(192)의 클럭 입력에 접속된다. 유사한 방식으로, 제3 D-형 플립 플롭(192)는 자신의 반전된 출력이 입력에 접속되지만, 역시 NOR 게이트(196)의 제3 입력에도 접속된다.

3개의 D-형 플립 플롭(190-192)는 (도10)의 모드 디코더 회로(110)으로부터의 출력 라인(133) 상에 생성되는 신호에 의해 리셋된다. 이 신호는, 상술된 바와 같이, 라인(100) 상의 분주된 클럭 펄스의 제3 카운트 시에 로우로 간다. 따라서, 천이 카운터(165)는 샘플링된 맨체스터 데이터의 4개의 정 에지를 카운팅하고, 또 긴 동작 시간 주기 뒤에 회로를 "웨이크업"시키도록 작동한다. 비록, 회로의 웨이크업 특징이 다음에 상세하게 설명되지만, 간단하게 말하면, 만일 리세팅 신호가 라인(133) 상에서 발생하기 전에 4를 카운팅하는 것이 완료되면, 라인(166) 상의 출력이 하이가 되며, 다음에 설명되는 방식으로 나머지 회로를 웨이크업한다.

천이 카운터 회로에 대한 라인(250) 상의 입력 BNRZ은 상세한 사항이 도14에 도시되는 출력 제어 회로(125)에 역시 인가된다. 출력 제어 회로(125)는 샘플링 또는 래칭 플립 플롭(121)로부터 디코딩된 BNRZ 신호를 수신하여 AND 게이트(252)를 작동가능하게 만드는데, 상기 게이트는 데이터 출력 라인(255) 상에 데이터 출력 신호(DOUT)을 제공하기 위하여 출력 버퍼(253)에 의해 버퍼링 된다. AND 게이트(252)는 출력 작동 신호에 의해 작동 가능해지는데, 상기 신호는 도12를 참조하여 상술된 모드 제어 회로(160)의 NOR 게이트(242)의 출력으로부터 라인(244) 상에 형성된다.

라인(257) 상의 트리거 또는 타이밍 출력(TRIG)은 작동 가능한 AND 게이트(260)에 의해 형성되는데, 상기 게이트의 출력은 출력 버퍼(261)에 의해 버퍼링 된다. 또한 AND 게이트(260)은 모드 제어 회로(160)의 NOR 게이트(242)로부터의 라인(244) 상의 출력 작동가능 신호에 의해 작동 가능해 진다. AND 게이트(260)에 대한 다른 입력은 라인(87) 상에 형성되어 1/2 싸이클 지연된 발진기(35)로부터의 클럭 신호로부터 도출된다. 라인(87) 상의 클럭 신호는 도9를 참조하여 상술된 2분주 카운터(105)에 의해 형성된 라인(117) 상의 샘플 커맨드 신호를 클럭킹하도록 인버터(265)에 의해 반전되어 D형 플립 플롭(268)에 전달된다.

라인(87) 상의 클럭 펄스의 1/2 싸이클 지연은 D형 플립 플롭(270)에 의해 발생되는데, 이는 자신의 데이터 입력 상에서는 D형 플립 플롭(268)로부터 출력을 또 자신의 클럭 입력 상의 라인(87) 상에서는 클럭 펄스를 수신한다. D형 플립 플롭(270)으로부터의 출력은 NOR 게이트(271)의 한 입력에 접속되는데, 상기 게이트의 출력은 AND 게이트(260)에 접속된다. NOR 게이트(271)의 다른 입력은 인버터(272)에 의해 반전된 D형 플립 플롭(268)로부터의 출력이다.

출력 라인(257) 상에 형성된 타이밍 펄스는 2분주 카운터(105)의 출력인 라인(117) 상의 샘플 신호[및 따라서 라인(250) 상의 BNRZ 신호]의 상태 변화로부터 라인(87) 상의 클럭 신호의 1/2 주기만큼 지연된다. 이러한 지연은 예를 들어 약 10㎲ 정도일 수 있다. 한편, 출력 타이밍 펄스는 라인(87) 상의 클럭 신호의 1/2 주기이며, 이 또한 역시 10㎲이다.

출력 라인(257) 상의 타이밍 신호가 라인(100) 상의 분주된 클럭 펄스 주기의 1/2 주기만큼 지연된다는 점을 제외하고는 데이터 출력 라인(255) 상의 파형 및 출력 라인(257) 상의 타이밍 신호들은 샘플링 플립 플롭(120)의 BNRZ 출력 및 2분주 회로(105)의 출력으로부터의 출력 상의 샘플링 펄스의 복사본이다.

통상의 회로 동작과는 대조적으로, 타이밍 복구 및 맨체스터 데이터 디코딩 시스템(34)는 다음에 설명되는 바와 같이 테스트 모드를 제공하는데, 이러한 모드에서는 테스트 신호가 도15에 도시된 테스트 모드 제어 회로(55)를 통하여 회로에 인가될 수 있다. 따라서, 회로(34)는 통상 도12에 상세하게 도시된 모드 제어 회로(160)의 제어에 따라 자신의 다중모드 입력단(41)의 맨체스터 데이터 함유 신호(MDAT)를 수신한다. 그러나, 테스트 모드 동작을 제공하기 위하여, 역시 도15를 참조하면, 다중모드 입력단(41)로부터의 출력은 라인(42) 상에서 NAND 게이트(210), NOR 게이트(211) 및 멀티플렉서 회로(212)의 입력에 접속된다. NAND 게이트(210) 및 NOR 게이트(211)로부터의 출력들은 인버터(214 및 215)에 의하여 개별적으로 반전되며, 또 소망 테스트 또는 모니터링 목적을 위해 사용될 수 있다.

멀티플렉서 회로(212)는 상술한 바와 같이 나머지 회로에 대해 라인(88) 상에 자신의 출력인 라인(42) 상의 맨체스터 데이터 함유 신호를 발생시킨다. 그러나, 만일 하이인 테스트 작동 신호가 테스트 작동 라인(220)에 인가되면, 라인(221) 상에 인가된 맨체스터 데이터 함유 테스트 신호가 출력 라인(88)에 전달된다.

상기 지적한 바와 같이, 타이밍 복구 및 맨체스터 데이터 디코딩 시스템(34)는 입력 신호에 포함된 맨체스터 데이터에 의해 성립되는 조건에 따라 3가지 동작 모드를 갖는다. 3가지 동작 모드는 입력 신호의 특징 및 성격에 따라 적응형 임계값 검출 방식을 제공한다. 제1 동작 모드는 상술한 바와 같이 "정상 상태(steady state)" 모드이며, 이러한 모드에서는 맨체스터 인코딩된 데이터 스트림을 갖는 신호가 처리되어 출력 BNRZ 신호가 출력에 발생된다. 제2 동작 모드는 회로(34)가 "슬리핑 상태(sleeping)"인 "오프셋" 모드이며, 이러한 기간 동안 회로가 "정상 상태" 동작 모드가 되거나 다시 상기 모드로 되도록 야기하기 위하여 웨이크업 맨체스터 데이터 시퀀스의 발생이 요구된다. 제3 모드는 회로가 웨이크업 시퀀스의 검출과 정상 데이터 수신 사이에서 작동하는 "홀드(hold)" 모드이며, 이러한 모드 동안 정상 상태 모드 맨체스터 인코딩된 데이터가 수신되지 않았다 하더라도 회로 바이어스는 유지된다.

회로가 작동하는 특정 모드는 비교기(46)이 스위치(50 및 58)에 의하여 어떻게 바이어싱되었는가에 좌우된다. 따라서, 스위치(50 및 58)들은 도12에 도시된 모드 제어 회로(160)의 라인(238) 상의 신호에 응답하여 맨체스터 천이 표시 파형을 모니터링함으로써 검출된 신호 상태에 기초하여 3가지 기준 전압 가운데 하나를 선택하도록 작동된다.

3가지 기준 전압 설정을 위해 발생된 파형들은 도16a 내지 c에 도시된다. 역시 도5를 다시 참조하면, 비교기(46)의 반전 입력의 노드 2에서의 시상수는 비교기(46)의 비반전 입력의 노드 1에서의 시상수보다 훨씬 크다는 것이 명백하다. 결과적으로, 노드 2는 DASK(복조된 DSK)의 긴 기간의 평균에 주로 응답하는 반면에, 노드 1은 DASK 데이터 천이에 대해 응답한다. "정상 상태" 모드 동작시, 도16a에 도시된 파형을 갖게 되는데, 스위치(50)은 폐쇄되고 스위치(58)은 개방된다. "정상 상태" 모드시, 노드 2의 기준 전압(300)은 노드 1의 신호(302)의 평균값과 같을 것이다. 맨체스터 데이터의 평균값이 항상 하이와 로우 레벨 사이의 중앙에 있기 때문에, 최대 잡음 면역성(noise immunity)이 이루어진다.

"홀드" 모드시, 도16b에 도시된 파형을 갖게 되는데, 스위치(50 및 58) 양자 모두가 개방된다. 방전 경로가 없기 때문에, 노드 2 상의 커패시터(60)은 파형(304)로서 도시된 이전 전압을 유지한다. 파형(306)으로 표시된 것과 같은 짧은 동작 시간 기간에 의해 분리된 데이터 버스트를 포함하는 전송 형식인 경우, "홀드" 모드는 유효 데이터 버스트들 사이에서 최적 임계값을 유지한다.

"오프셋" 모드시, 도13c에 도시된 파형을 갖게 되는데, 노드 2의 기준 전압(308)은 노드 1의 평균 잡음 값으로부터 오프셋 된다. 오프셋 전압은 기준이 노드 1에서 기대되는 최약 유효 신호(weakest valid signal, 310)의 하이 레벨과 로우 레벨의 중간점에 근접되도록 선택된다. 이러한 모드는 긴 동작 시간 기간 동안 사용된다. 비교기 출력 잡음은 기준 전압이 잡음 평균값과 같아지도록 허용되는 가장 멀리 떨어진 제어 수신기에서 관찰되는 것보다 훨씬 아래로 억제된다.

비록 "오프셋" 모드에서의 비교기 잡음 면역성이 "정상 상태" 모드에서와 같이 양호할 수 없다 하더라도, 또다른 신호 처리와 결합된 단일 전송 형식은 데이터 출력 라인(255)에서 잡음이 뒤따르는 오류 웨이크업 시퀀스의 가능성을 거의 제거할 수 있다(도14). 도17에 도시된 바와 같은 짧은 동작 시간 기간 및 웨이크업 시퀀스를 갖는 형식이 사용될 수 있다. 알 수 있는 바와 같이, 웨이크업 시퀀스는 동작 시간 기간(326)이 뒤따르는 유사한 다수의 펄스 천이(314-323)을 포함하는데, 상기 기간을 소망 맨체스터 데이터 스트림(328 및 330)이 차례로 뒤따른다. 도시된 실시예에서, 비록 절대적으로 요구되는 것은 아니지만, 적절한 동기를 보장하도록 8개의 맨체스터 천이(328)의 초기 시퀀스가 송신된다. 동기 시퀀스(328) 다음으로, 관심 대상인 실제 맨체스터 데이터(330)이 전송된다. 이러한 형식으로, 출력 제어 회로(125)로부터의 출력 라인(257) 상의 타이밍 펄스 및 라인(255) 상의 데이터 출력(도14)들은 유효 웨이크업 시퀀스 및 짧은 동작 시간이 발생한 다음에만 작동 상태로 된다. 이들은 다른 동작 시간 기간이 검출될 때까지 작동 가능 상태로 유지된다.

모드 제어 회로(160)은 적절한 비교기 기준 모드를 결정하기 위하여 라인(100) 상의 분주 클럭 펄스 및 펄스를 나타내는 맨체스터 천이에 응답한다. 긴 동작 시간 동안, "오프셋" 모드가 실행되며, 또 펄스를 나타내는 어떠한 검출 천이들도 후보 웨이크업 시퀀스를 개시시킨다. 비교기(46)은 유효 웨이크업이 검출될 때까지 "오프셋" 모드로 유지된다. 유효 웨이크업은 소정 수의 적절히 이격된 시퀀스 천이를 구성한다. 적절한 이격을 위하여, 어떠한 2개의 천이 사이의 분리도 3개의 심벌 폭보다는 작아야만 한다. 이는 모든 천이를 뒤따르는 라인(100) 상의 분주된 클럭 펄스를 카운팅함으로써 결정된다. 만일 카운트가 3에 도달하면, 시퀀스는 거절되어 다음 검출되는 천이에서 다시 대시된다.

보다 상세하게, 도18에 도시된 바와 같이 입력 회로(41)의 다양한 노드에서의 파형들이 더 상세하게 도시된다. 웨이크업 시퀀스 동안, 비교기(46)에 대한 기준은 커브 부분(340)에 의하여 도시된 신호 평균 펄스 오프셋의 최종값을 향하여 충전된다. 웨이크업을 뒤따라서, 기준은 포인트(342)에서 "통상" 모드로 전환된다. 도면으로부터 명백하듯이, 웨이크업 동안 기준은 "정상 상태" 모드가 사용된 경우보다는 더 빨리 평균값을 향하여 충전된다. 이는 감소된 시상수 및 오프셋 전압 존재 양자 모두에 기인된다. 도시된 실시예에서는 웨이크업 버스트에 12개의 천이가 존재하나 단지 4개만이 웨이크업에 요구되기 때문에, 시스템은 통상 전체 버스트가 완료되기 전에 웨이크업될 것이다. 비록, 이는 기준이 진정한 평균값으로 안정화되기 위한 부가적인 시간을 허용한다 하더라도, 만일 "정상 상태" 모드로 전환된 때에는 이미 폐쇄되는 것이 명백히 유익하다. 이는 웨이크업이 웨이크업 버스트 근처 또는 그 종단에서 발생할 수 있는 경우 매우 약한 신호 또는 하이 잡음 상태에 대해 특히 사실이다.

회로가 웨이크업된 다음, 짧은 동작 시간이 영역(344)에서 발생한다.[도(18)에 도시된 동작 시간 영역(344)는 도시 목적을 위해 짧아졌다는 사실을 주목해야 한다. 예를 들어 전형적인 동작 시간은 2 밀리초 정도 또는 그보다 길 수 있다.] 라인(255) 상의 데이터 출력 신호 및 라인(257) 상의 타이밍 펄스들은 웨이크업을 뒤따르는 짧은 동작 시간의 종단에서 성립된다. 이러한 홀드 오프(hold off)는 웨이크업 버스트의 남은 부분으로부터 데이터를 출력하는 것을 방지한다. 짧은 동작 시간은 각각의 맨체스터 천이 펄스를 뒤따르는 라인(100) 상의 분주된 펄스를 카운팅함으로써 검출된다. 만일 카운트가 3에 도달하면, 짧은 동작 시간이 개시되며 또 비교기 기준이 홀드 모드로 전환된다. 이러한 설정은 출력 라인(100) 상의 분주된 클럭 펄스의 카운트 또는 검출된 천이 재개시가 64에 도달할 때까지 효과를 유지한다. 만일 검출된 천이가 먼저 발생하면, 출력 라인(100) 상의 분주된 클럭 펄스의 카운트는 0으로 설정되며, 비교기 기준은 "정상 상태" 모드로 설정되고, 출력이 작동 가능하게 되며, 또 디코딩된 데이터 및 타이밍 펄스 또는 트리거가 개별적인 출력 라인(255 및 257) 상에 나타난다.

비록 본 발명이 소정의 특징 정도로 설명되고 도시되었지만, 본 개시는 예시적인 의미만을 위해 행해졌으며 또 부분의 조합 및 배열에서의 수치적인 변화는 본 명세서에 첨부된 특허 청구 범위의 본 발명의 교시 및 범위로부터 벗어나지 않고 본 기술 분야의 숙련자들에 의하여 재구성될 수 있다는 사실을 이해해야 한다.

도1은, 전형적인 맨체스터 데이터 스트림과, 본 발명의 바람직한 실시예에 따른 타이밍 회복 시스템 및 디코딩 시스템을 사용하여 도출된 비0복귀(nonreturn to zero) 스트림을 나타내는 도면.

도2는 맨체스터 데이터를 디코딩하기 위한 일반적인 시스템의 전기회로도로서, 본 발명에 따라, 도3에 도시된 다양한 파형과 결합하여, 각 맨체스터 데이터 셀의 알려진 반부(known half)를 검출하기 위해 시스템을 동기화시키는 메커니즘 및 시스템의 전체 동작을 예시하는 도면.

도3은 도2의 회로의 동작 중에 발생되는 일련의 파형을 도시하는 도면으로서, 시스템이 유효 맨체스터 데이터의 존재를 자동적으로 식별하고 이를 디코드하는 방식을 나타내는 도면.

도4는 본 발명에 따른 단 휴지 기간 및 장 휴지 기간 검출 특성 및 장기 휴면 및 웨이크업 기능이 추가된 도2와 유사한 맨체스터 데이터 디코딩 시스템의 전기회로도

도5는 본 발명의 바람직한 실시예에 따른 맨체스터 코드화 데이터 등과 같은 타이밍 회복 및 디코딩 시스템을 도시하는 보다 상세한 개략적 전기회로도.

도6은 도5의 타이밍 회복 및 디코딩 시스템에 사용하기 위한 발진기의 개략적 전기회로도.

도7은 도5의 타이밍 회복 및 디코딩 시스템에 사용하기 위한 천이 검출기의 개략적 전기 회로도.

도8은 도5의 타이밍 회복 및 디코딩 시스템에 사용하기 위한 천이 카운터의 개략적 전기회로도.

도9는 도5의 타이밍 회복 및 디코딩 시스템에 사용하기 위한 2분주된 회로의 개략적 전기회로도.

도10은 도5의 타이밍 회복 및 디코딩 시스템에 사용하기 위한 모드 디코더의 개략적 전기회로도.

도11은 도5의 타이밍 회복 및 디코딩 시스템에 사용하기 위한 펄스 발생기 회로의 개략적 전기회로도.

도12는 도5의 타이밍 회복 및 디코딩 시스템에 사용하기 위한 모드 제어 회로의 개략적 전기회로도.

도13은 도5의 타이밍 회복 및 디코딩 시스템에 사용하기 위한 천이 카운터 회로의 개략적 전기회로도.

도14는 도5의 타이밍 회복 및 디코딩 시스템에 사용하기 위한, 맨체스터 코드화 데이터를 포함하는 입력 데이터 스트림으로부터 도출된 NRZ 데이터 출력과 이에 부수하는 타이밍 또는 트리거 펄스을 발생하는 출력 회로의 개략적 전기회로도.

도15는 도5의 타이밍 회복 및 디코딩 시스템에 사용하기 위한 테스트 모드 선택 회로의 개략적 전기회로도.

도16a 내지 16c는 도5의 타이밍 회복 및 디코딩 시스템의 각 동작 모드에서 도15의 임계 검출기 회로로부터의 출력 신호들을 나타내는 파형도.

도17은 본 발명의 회로에 채용될 수 있는 웨이크업(wake-up) 시퀀스 및 단 기간 간격을 갖는 일련의 파형 펄스를 나타내는 도면.

도18은 본 발명의 한 태양에 따른, 웨이크업 시퀀스 동안에 입력 비교기 회로의 다양한 노드들에서의 일련의 상세한 파형들의 도면.

도19는 도1의 타이밍 회복 및 디코딩 시스템에 사용하기 위한, 임계 검출기 회로의 보다 상세한 개략적 전기회로도.

＜도면의 주요 부분에 대한 부호의 설명＞

35 : 클럭 발진기

55 : 테스트 모드 제어 회로

75 : 5분주 카운터

105 : 2분주 D-타입 플립 플롭

110 : 모드 디코더

120 : 샘플링 플립 플롭

130 : 펄스 발생기 회로

160 : 모드 제어 회로

161 : 출력 인에이블 레지스터

165 : 웨이크업 카운터

402 : 시퀀스 카운터

431 : 단 휴지 기간 레지스터

432 : 장 휴지 기간 레지스터

Claims

맨체스터 코드화 데이터 스트림을 디코딩하는 장치에 있어서:

상기 맨체스터 코드화 데이터 스트림을 수신하여, 상기 맨체스터 코드화 데이터 스트림의 천이가 검출되는 경우 천이 표시 출력을 발생시키는 천이 검출기;

상기 천이 표시 출력이 발생된 후 소정 시각에 출력 제어 펄스를 발생시키기 위한 회로; 및

상기 맨체스터 데이터 스트림을 수신하여, 상기 출력 제어 펄스가 발생되는 경우 상기 맨체스터 코드화 데이터의 상태를 출력하도록 상기 출력 제어 펄스에 의해 제어되는 샘플링 플립 플롭

을 포함하는 것을 특징으로 하는 맨체스터 코드화 데이터 스트림 디코딩 장치.
제1항에 있어서, 상기 샘플링 플립 플롭은 상기 맨체스터 코드화 데이터 스트림의 2진 NRZ 파형을 발생시키도록 동작하는 것을 특징으로 하는 맨체스터 코드화 데이터 스트림 디코딩 장치.
제1항에 있어서, 상기 맨체스터 코드화 데이터 스트림보다 높은 주파수에서 클럭 펄스 스트림을 발생시키는 클럭 발생기를 더 포함하는 것을 특징으로 하는 맨체스터 코드화 데이터 스트림 디코딩 장치.
제3항에 있어서, 상기 천이 검출기는 상기 클럭 펄스 스트림을 수신하도록 접속되며 상기 천이 표시 출력을 상기 클럭 펄스 스트림의 펄스와 동기시키도록 구성되는 것을 특징으로 하는 맨체스터 코드화 데이터 스트림 디코딩 장치.
제1항에 있어서, 천이 이후에 발생하는 맨체스터 데이터 셀의 알려진 반부(known half)를 선택하기 위한 위상 선택기를 더 포함하는 것을 특징으로 하는 맨체스터 코드화 데이터 스트림 디코딩 장치.
제5항에 있어서, 상기 위상 선택기는 맨체스터 데이터 셀의 제2 반부를 선택하는 것을 특징으로 하는 맨체스터 코드화 데이터 스트림 디코딩 장치.
제5항에 있어서, 상기 위상 선택기는 맨체스터 데이터 셀의 제1 반부를 선택하는 것을 특징으로 하는 맨체스터 코드화 데이터 스트림 디코딩 장치.
제7항에 있어서, 상기 플립 플롭으로부터의 상기 출력을 반전시키기 위한 인버터를 더 포함하는 것을 특징으로 하는 맨체스터 코드화 데이터 스트림 디코딩 장치.
타이밍 회복 및 맨체스터 데이터 디코딩 시스템에 있어서:

출력 펄스들을 제공하는 발진기;

맨체스터 코드화 데이터 신호를 포함할 수 있는 입력 신호를 수신하고 데이터 포함 신호를 출력하도록 접속된 다중모드 입력 회로;

상기 다중모드 입력 회로로부터 상기 출력 신호를 수신하여 각 맨체스터 데이터 천이마다 맨체스터 천이 표시 펄스를 발생시키도록 접속된 천이 검출기;

상기 발진기로부터 상기 출력 펄스들을 수신하여 맨체스터 데이터 천이 후에 소정 수의 발진기 펄스들을 발생시키도록 접속된 맨체스터 천이 카운터 회로;

상기 맨체스터 천이 카운터 회로로부터 상기 발진기 펄스들을 수신하여 샘플 커맨드 신호를 발생시키도록 접속된 2분주 회로; 및

상기 2분주 회로로부터의 출력 및 상기 맨체스터 코드화 데이터를 수신하고, 상기 2분주 회로로부터의 출력에 응답하여 상기 맨체스터 코드화 데이터의 상태를 래치하도록 접속된 샘플링 회로

를 포함하는 것을 특징으로 하는 타이밍 회복 및 맨체스터 데이터 디코딩 시스템.
제9항에 있어서,

상기 발진기로부터의 출력 펄스들을 수신하고 이의 출력 카운트를 발생시키도록 접속된 펄스 발생기 회로;

상기 펄스 발생기 회로로부터의 상기 출력 카운트를 수신하여, 상기 펄스 발생기 회로로부터의 상기 출력 카운트가 사전선택된 카운트에 이를 때 출력을 제공하도록 접속된 모드 디코더 회로; 및

상기 모드 디코더 회로의 상기 출력들 중 적어도 일부를 수신하도록 접속되며, 상기 다중모드 입력 회로의 상기 모드를 선택적으로 제어하도록 접속되는 모드 제어 회로

를 포함하는 것을 특징으로 하는 타이밍 회복 및 맨체스터 데이터 디코딩 시스템.
제10항에 있어서, 상기 모드 디코더 회로는 로직 게이트 어레이인 것을 특징으로 하는 타이밍 회복 및 맨체스터 데이터 디코딩 시스템.
제9항에 있어서, 상기 샘플링 회로에 의해 래치된 데이터 및 상기 천이 표시 펄스를 수신하여 NRZ 출력 데이터 신호 및 출력 타이밍 펄스를 발생시키도록 접속된 출력 제어 회로를 더 포함하는 것을 특징으로 하는 타이밍 회복 및 맨체스터 데이터 디코딩 시스템.
제12항에 있어서, 상기 출력 타이밍 펄스들을 1/2 사이클만큼 지연시키기 위한 회로를 더 포함하는 것을 특징으로 하는 타이밍 회복 및 맨체스터 데이터 디코딩 시스템.
제9항에 있어서, 상기 다중모드 입력 회로는 맨체스터 코드화 데이터 스트림을 포함하는 신호가 처리되며 출력 2진 NRZ 신호가 출력에서 발생되는 "정상 상태" 모드와, 회로가 "웨이크업(wake-up)"되어 상기 "정상 상태" 동작 모드를 가정하고 재개하도록 하기 위해 웨이크업 맨체스터 데이터 시퀀스의 발생이 필요한 "오프셋" 모드와, "정상 상태" 모드 맨체스터 코드화 데이터가 수신되지 않은 경우라도 회로 바이어스들이 유지되는 "홀드" 모드를 포함하는 것을 특징으로 하는 타이밍 회복 및 맨체스터 데이터 디코딩 시스템.
제9항에 있어서, 상기 입력 신호 또는 테스트 신호가 처리되는지의 여부를 제어하는 테스트 모드 제어 회로를 더 포함하는 것을 특징으로 하는 타이밍 회복 및 맨체스터 데이터 디코딩 시스템.
제9항에 있어서, 상기 다중모드 입력 회로는:

반전 입력 및 비반전 입력이 있는 비교기;

상기 입력 신호를 상기 비반전 입력에 접속시키는 제1 저항;

상기 입력 신호를 상기 반전 입력에 인가되도록 접속시키는 제2 저항;

상기 제2 저항과 직렬인 제1 스위치 기능부;

상기 비교기의 상기 반전 입력이 일 단부에서 접속된 제3 저항;

상기 제3 저항의 타 단부와 기준 전압 사이에 접속된 제2 스위치 기능부;

상기 비교기의 상기 반전 입력과 비반전 입력 사이에 접속된 제1 커패시터; 및

상기 비교기의 상기 비반전 입력과 접지 사이에 접속된 제2 커패시터

를 포함하며,

상기 제1 및 제2 스위치 기능부는 상기 모드 제어 회로에 의해 제어되는

것을 특징으로 하는 타이밍 회복 및 맨체스터 데이터 디코딩 시스템.
입력 신호 내의 맨체스터 데이터 웨이크업 시퀀스에 응답하여 휴지 상태로부터 맨체스터 코드화 데이터 검출기의 동작을 초기화하는 웨이크업 회로에 있어서:

상기 맨체스터 코드화 데이터 검출기가 상기 휴지 상태에 있는 경우 상기 입력 신호를 수신하여 상기 입력 신호의 샘플된 상태에 상당하는 데이터 출력 신호를 발생시키도록 초기에는 오프로 되어 있는 홀드 모드를 갖는 샘플 및 홀드 회로를 포함하는 입력 회로;

입력 신호를 수신하고 이 입력 신호를 입력 신호 평균값과 소정 오프셋 전압의 합으로부터 도출된 전압 기준과 비교하여, 상기 입력 신호와 상기 전압 기준의 차에 상당하는 데이터 출력 신호를 발생시키도록 초기에 온으로 되어 있는 오프셋 회로;

상기 오프셋 회로를 선택적으로 스위치 온 하기 위해 가능한 맨체스터 코드화 데이터 셀이 상기 샘플 및 홀드 회로로부터의 상기 데이터 출력 신호 내에 수신되었는지를 판정하는 회로; 및

상기 오프셋 회로를 선택적으로 스위치 오프 하기 위해 상기 오프셋 회로의 상기 데이터 출력 신호 내에 소정 개수의 데이터 셀이 각 소정 상태로 연속적으로 수신되었는지를 판정하는 회로

를 포함하는 것을 특징으로 하는 웨이크업 회로.
제17항에 있어서,

반전 입력, 비반전 입력 및 출력을 갖는 차등 증폭기를 더 포함하며,

상기 입력 회로는 상기 반전 입력과 기준 전위 사이에 접속되는 제1 커패시터, 상기 비반전 입력과 상기 기준 전위 사이에 접속된 제2 커패시터, 및 상기 입력 신호와 상기 반전 입력 사이에 접속된 제1 저항을 포함하되, 상기 데이터 출력 신호는 상기 차동 증폭기의 상기 출력에서 발생되며;

상기 오프셋 회로는 상기 차동 증폭기의 상기 반전 입력과 상기 전압 기준 사이에 접속된 제1 저항, 상기 반전 입력과 상기 입력 신호 사이에 접속된 제2 저항, 및 상기 오프셋 회로를 턴 온시키기 위해 상기 제2 저항과 직렬로 접속된 스위치를 포함하되, 상기 차동 증폭기의 상기 출력은 상기 제1 스위치가 폐쇄된 경우, 상기 전압 기준과 상기 입력 신호 사이의 차에 상당하는 상기 데이터 출력 신호를 발생시키며;

상기 차동 증폭기는 상기 제2 저항과 직렬인 제2 스위치를 포함하되, 상기 제2 스위치가 폐쇄되고 상기 제1 스위치가 개방된 경우, 상기 차동 증폭기의 상기 출력이 상기 증폭된 입력 신호를 발생시키는

것을 특징으로 하는 웨이크업 회로.
데이터의 비0복귀(nonreturn-to-zero) 2진 표현을 생성하기 위해 맨체스터 코드화 데이터를 디코딩하는 방법에 있어서:

상기 맨체스터 코드화 데이터의 각 천이에 대한 펄스를 발생시키는 단계;

상기 맨체스터 코드화 데이터의 각 천이에 대한 상기 펄스들과 위상이 맞추어진 샘플링 신호를 발생시키는 단계;

상기 샘플링 신호의 각 발생 시에 상기 맨체스터 코드화 데이터를 래치하고 상기 래치된 데이터의 출력을 발생시키는 단계; 및

잡음 면역성이 강화된 상기 맨체스터 코드화 데이터를 수신하기 위해 적응형 임계 검출을 사용하는 단계

를 포함하는 것을 특징으로 하는 맨체스터 코드화 데이터 디코딩 방법.
제19항에 있어서, 적응형 임계 검출을 사용하는 상기 단계는 디코딩 회로의 데이터 입력 스테이지에서 다수의 동작 모드들을 제공하는 단계를 포함하는 것을 특징으로 하는 맨체스터 코드화 데이터 디코딩 방법.
제20항에 있어서, 다수의 동작 모드들을 제공하는 상기 단계는 동작의 "정상 상태" 및 "오프셋" 모드들을 제공하는 단계를 포함하는 것을 특징으로 하는 맨체스터 코드화 데이터 디코딩 방법.
맨체스터 데이터 스트림 내의 각 맨체스터 셀 중 알려진 반부의 상태에 상당하는 NRZ 데이터 신호를 발생시키는 방법에 있어서:

상기 맨체스터 데이터 스트림 내의 각 천이에서 천이 펄스를 발생시키는 단계;

상기 맨체스터 데이터 스트림 내의 상기 맨체스터 셀들의 주파수의 n배 주파수를 갖는 일련의 타이밍 펄스를 발생시키는 단계;

상기 각 천이 펄스들에 응답하여 상기 일련의 타이밍 펄스들을 재개시시키는 단계;

각 m번째 타이밍 펄스가 발생한 후에 맨체스터 셀의 현재 상태를 래치하는 단계 - 여기서 m은 n/2보다 큼 -;

타이밍 펄스 카운트를 제공하기 위해 상기 타이밍 펄스를 카운트하는 단계;

상기 각 천이 펄스에 응답하여 상기 카운트 단계를 재개시시키는 단계: 및

상기 타이밍 펄스 카운트가 n/2보다 큰 경우, 상기 래치를 진행하여 다음 (n/2)번째 타이밍 펄스 발생 시에 상기 맨체스터 데이터 스트림을 래치하는 단계

를 포함하는 것을 특징으로 하는 NRZ 데이터 신호 발생 방법.
제22항에 있어서, 상기 타이밍 펄스들의 상기 주파수의 배수는 상기 맨체스터 데이터 스트림의 주파수의 2배이며, n은 2인 것을 특징으로 하는 NRZ 데이터 신호 발생 방법.
맨체스터 데이터 스트림 내의 맨체스터 셀 중 제2 반부의 상태들에 상당하는 NRZ 데이터 신호를 발생시키는 방법에 있어서:

상기 맨체스터 데이터 스트림 내의 상기 맨체스터 셀들의 주파수의 1/2 주파수를 갖는 일련의 타이밍 펄스들을 발생시키는 단계;

각 제2 타이밍 펄스가 발생한 후에 맨체스터 셀의 현재 상태를 래치하는 단계;

상기 맨체스터 데이터 스트림 내의 2배 폭 펄스의 발생을 검출하는 단계; 및

상기 래치 단계를 재동기화하여 상기 2배 폭 펄스가 검출된 후에 다음 발생 타이밍 펄스에 대해 개시하는 단계

를 포함하는 것을 특징으로 하는 NRZ 데이터 신호를 발생시키는 방법.
맨체스터 데이터 스트림 내의 맨체스터 셀 중 제2 반부의 상태에 상당하는 NRZ 데이터 신호를 발생시키는 장치에 있어서:

클럭 펄스들의 스트림을 발생시키기 위한 발진기;

상기 맨체스터 데이터 스트림을 수신하여 상기 맨체스터 데이터 스트림 내의 각 천이에서 출력 펄스를 발생시키도록 접속된 펄스 발생기;

상기 발진기로부터의 상기 클럭 펄스들에 의해 클럭킹되도록 접속되며, 소정 수의 상기 클럭 펄스 이후에 상태를 변화시키는 출력을 갖는 n분주 카운터;

상기 n분주 카운터로부터의 상기 출력에 의해 클럭되도록 접속되며 상기 n분주 카운터로부터의 상기 출력의 두번째 카운트마다 출력을 발생시키도록 접속된 타이밍 플립 플롭;

데이터 입력을 통해 상기 맨체스터 데이터 스트림을 수신하고 클럽 입력을 통해 상기 타이밍 플립 플롭의 출력을 수신하도록 접속되는 샘플링 플립 플롭 - 상기 샘플링 플립 플롭이 클럭킹된 경우 상기 샘플링 플립 플롭은 출력에서 상기 맨체스터 데이터 스트림의 상태를 제공함 -; 및

클럭 입력을 통해 상기 n분주 카운터의 상기 출력을 수신하고 리셋 입력을 통해 상기 펄스 발생기로부터의 상기 출력 펄스들을 수신하도록 접속된 시퀀스 카운터

를 포함하며,

상기 시퀀스 카운터는 2배 폭 맨체스터 펄스가 발생한 때를 표시하는 신호를 발생시키고, 상기 신호는 상기 샘플링 플립 플롭을 리셋하도록 접속되는 것을 특징으로 하는 NRZ 데이터 신호 발생 장치.