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KR100461156B1 - 선택적 에피택셜 성장법을 이용한 규소게르마늄바이씨모스 소자 제조 방법 - Google Patents

선택적 에피택셜 성장법을 이용한 규소게르마늄바이씨모스 소자 제조 방법 Download PDF

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KR100461156B1
KR100461156B1 KR10-2002-0072346A KR20020072346A KR100461156B1 KR 100461156 B1 KR100461156 B1 KR 100461156B1 KR 20020072346 A KR20020072346 A KR 20020072346A KR 100461156 B1 KR100461156 B1 KR 100461156B1
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collector
layer
base
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박찬우
김상훈
심규환
강진영
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한국전자통신연구원
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Abstract

본 발명은 바이폴라 트랜지스터 및 CMOS 트랜지스터를 포함하는 바이씨모스(BICMOS) 소자의 제조 방법에 관한 것으로, 선택적 에피택셜 성장법으로 규소게르마늄층을 성장시켜 베이스를 형성하고 별도의 공정으로 규소층을 형성하여 베이스 전극을 완성함으로써 베이스 전극 위에서 실리사이드가 균일하고 두껍게 형성되어 베이스 저항 및 콘택 저항이 낮아진다. 또한, 규소층 하부에 산화막을 삽입함으로써 베이스 전극 확정 시 건식 식각 시간이 줄어들고 소오스 및 드레인 영역이 건식 식각으로부터 보호된다. 따라서 본 발명은 CMOS 트랜지스터의 고유 특성을 안정적으로 유지하고 바이폴라 트랜지스터의 성능을 향상시킴으로써 높은 주파수에서 동작하는 고주파 집적회로(RF IC)를 구현할 수 있도록 한다.

Description

선택적 에피택셜 성장법을 이용한 규소게르마늄 바이씨모스 소자 제조 방법 {Method of manufacturing SiGe BICMOS devices using selective epitaxial growth}
본 발명은 바이폴라 트랜지스터 및 CMOS 트랜지스터를 포함하는 바이씨모스(BICMOS) 소자에 관한 것으로, 더욱 상세하게는 선택적 에피택셜 성장법으로 게르마늄(Ge)이 첨가된 에피택셜층을 성장시켜 바이폴라 트랜지스터의 베이스를 형성한 규소게르마늄 바이씨모스(BICMOS) 소자의 제조 방법에 관한 것이다.
게르마늄(Ge)과 규소의 격자상수는 그 차이가 약 4% 정도에 불과하므로, 결정성을 유지하면서 두 원소를 적당한 비율로 혼합하는 것이 가능하다. 게르마늄의 에너지 밴드 갭은 규소에 비하여 약 0.4eV 정도 작기 때문에 게르마늄을 바이폴라 트랜지스터의 베이스에 첨가하면 에미터 및 베이스 접합에서의 밴드 갭 차이가 발생하여 전류이득이 커지게 된다. 결국 전류이득의 손해를 감수하면서 베이스 도펀트 농도를 높일 수 있으므로 베이스 두께를 얇게 하여 고주파(RF) 영역에서 동작이 가능한 바이폴라 트랜지스터를 제작할 수 있다.
빠른 동작속도 특성을 갖는 규소게르마늄 바이폴라 트랜지스터와 낮은 전력소모 특성을 갖는 CMOS 트랜지스터를 필요에 따라 선택적으로 사용하면 원하는 특성의 고주파 집적회로(RF IC)를 한 종류의 트랜지스터를 사용하는 경우에 비해 용이하게 설계할 수 있으므로 규소게르마늄 바이폴라 트랜지스터와 기존의 CMOS 트랜지스터를 단일 공정으로 제조하는 방법이 필요하다.
이와 같은 규소게르마늄 바이씨모스 소자의 제조 방법으로는 여러 가지가 공지되어 있다. 도 1a 내지 도 1f는 종래의 규소게르마늄 바이씨모스 소자 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 필드 영역의 반도체 기판(100)에 소자 분리막(1)을 형성한 후 액티브 영역의 반도체 기판(100)에 바이폴라 트랜지스터의 콜렉터(2), 콜렉터 연결부(3), n-웰(4) 및 p-웰(5)을 각각 형성하고, 액티브 영역의 반도체 기판(100) 상에 게이트 산화막(6)을 형성한다.
도 1b를 참조하면, 게이트 전극을 형성하기 위해 n-웰(4) 및 p-웰(5)의 게이트 산화막(6) 상에 제 1 다결정 규소층을 형성하고 포토 리소그라피 공정 및 건식 식각을 통해 제 1 다결정 규소층을 패터닝하여 p-웰(5) 상부에는 NMOS의 게이트 전극(7)을, n-웰(4) 상부에는 PMOS의 게이트 전극(8)을 각각 형성한다. 포토 리소그라피 공정 및 이온 주입을 거쳐 NMOS의 게이트 전극(7) 양측 하부의 p-웰(5)에는 N형 LDD(Lightly Doped Drain; 도시되지 않음)을 형성하고, PMOS의 게이트 전극(8) 양측 하부의 n-웰(4)에는 P형 LDD(도시되지 않음)을 형성한다. 화학기상증착(CVD) 공정을 통해 저온 산화막을 증착한 후 건식 식각을 실시하여 게이트 전극(7 및 8)의 측벽에 측벽 산화막(9)을 형성한다. 전체 상부에 다시 열산화막을 형성하여 식각된 게이트 산화막(6)의 두께를 보충한다. 포토 리소그라피 공정 및 이온 주입을 거쳐 p-웰(5)에는 N형 소오스 및 드레인(10)을 형성하고, n-웰(4)에는 P형 소오스 및 드레인(11)을 형성한 다음 열처리를 실시하여 소오스 및 드레인의 도펀트를 활성화시킨다. 이로써 CMOS 트랜지스터가 제조된다.
도 1c를 참조하면, 포토 리소그라피 공정을 실시하고 건식 식각 또는 습식 식각을 통해 바이폴라 트랜지스터의 액티브 영역인 콜렉터(2) 및 콜렉터 연결부(3) 상부의 게이트 산화막(6)을 제거한 후 전체 상부에 규소게르마늄 에피택셜층(12)을 형성한다. 콜렉터(2) 상부의 규소게르마늄 에피택셜층(12)은 P+형 도전체로써 베이스 역할을 한다.
도 1d를 참조하면, 포토 리소그라피 공정 및 건식 식각을 통해 콜렉터(2) 상부를 포함한 주변 영역에만 규소게르마늄 에피택셜층(12)을 잔류시켜 규소게르마늄에피택셜층(12)으로 베이스 영역을 확정한다. 화학기상증착(CVD) 공정으로 전체 상부에 저온 산화막(13)을 형성하고, 포토 리소그라피 공정 및 건식 식각을 통해 콜렉터(2) 상부의 소정 영역 및 콜렉터 연결부(3) 상의 저온 산화막(13)을 제거하여 에미터 전극 및 콜렉터 전극이 형성될 영역을 확정한다.
도 1e를 참조하면, 전체 상부에 제 2 다결정 규소층을 형성한 후 포토 리소그라피 공정 및 건식 식각을 실시하여 콜렉터(2) 상부의 소정 영역 및 콜렉터 연결부(3) 상에 제 2 다결정 규소층으로 이루어진 에미터 전극(14) 및 콜렉터 전극(15)을 형성한다. 건식 식각을 실시하여 저온 산화막(13)을 제거한 후 포토 리소그라피 공정을 실시하고 P형 도펀트를 주입하여 베이스 전극(16)과 외부 베이스(17)를 동시에 형성한다.
도 1f를 참조하면, 화학기상증착(CVD) 공정으로 전체 상부에 저온 산화막을 증착한 후 건식 식각을 실시하여 에미터 전극(14) 및 콜렉터 전극(15)의 측벽에 측벽 산화막(18)을 형성한다. Ti/TiN을 증착하고 1차 열처리하여 에미터 전극(14), 콜렉터 전극(15), 베이스 전극(16), 게이트 전극(7 및 8), 소오스 및 드레인(10 및 11)의 표면에 고저항 Ti 실리사이드를 형성한다. 이후 반응하지 않은 채로 남아 있는 Ti/TiN을 습식 식각으로 제거하고 2차 열처리하여 저저항 Ti 실리사이드층(19)을 형성한다.
도면에는 도시되어 있지 않지만, 콘택, 금속층 및 패드를 형성하는 백-엔드(back-end) 공정을 거치면 최종적으로 규소게르마늄 바이씨모스 소자가 완성된다.
그런데 종래의 공정에서는 규소게르마늄 에피택셜층이 CMOS 상부에 증착되므로 포토 리소그라피 공정 및 건식 식각을 통해 베이스 영역을 확정할 때 식각 시간이 충분히 길지 않으면 측벽 산화막의 옆에 소량의 규소게르마늄이 잔류하게 된다. 이러한 잔류물은 소오스 및 드레인 영역 위에 자기정렬(self-aligned) 방식으로 형성되는 Ti 실리사이드의 면적을 감소시켜 소오스 및 드레인 저항을 증가시킨다. 또한 건식 식각 조건에 따라 민감하게 잔류물의 양이 변화되므로 CMOS의 재현성이 떨어지게 된다.
한편, Ti 실리사이드 격자(lattice)를 통한 게르마늄의 확산속도는 Ti 실리사이드 입계(grain boundary)를 통한 게르마늄의 확산속도 및 Ti 실리사이드 격자를 통한 규소의 확산속도에 비해 극히 작기 때문에 상기의 공정으로 게르마늄이 포함된 베이스 전극 위에 Ti 실리사이드를 형성하면 Ti 실리사이드 입계가 존재하는 곳에 우선적으로 Ti 실리사이드 돌출부(protrusion)가 형성된다. Ti 실리사이드는 건식 식각 시 용이하게 식각되므로 Ti 실리사이드 돌출부와 하부 산화막이 연속적으로 제거되어 콘택 저항이 급격하게 증가한다. 또한, 형성되는 Ti 실리사이드 돌출부의 깊이와 빈도는 무작위로 변화하므로 규소게르마늄 바이폴라 트랜지스터의 재현성이 떨어지게 된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 선택적 에피택셜 성장법(selective epitaxial growth)으로 콜렉터 상부와 접촉하는 베이스를 형성하고, 일부 영역에 저온 산화막을 잔류시킨 상태에서 규소층을 증착함으로써 상기한 단점을 해소할 수 있는 규소게르마늄 바이씨모스 소자의 제조 방법을 제공하는 데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명에 따른 규소게르마늄 바이씨모스 소자 제조 방법은 소자분리막이 형성된 반도체 기판에 콜렉터, 콜렉터 연결부, n-웰 및 p-웰을 각각 형성하는 단계와, 상기 콜렉터, 콜렉터 연결부, n-웰 및 p-웰의 반도체 기판 상에 제 1 산화막을 형성하는 단계와, 상기 n-웰에 PMOS 트랜지스터를 형성하고 상기 p-웰에 NMOS 트랜지스터를 형성하는 단계와, 상기 콜렉터 상부의 상기 제 1 산화막을 제거하는 단계와, 상기 콜렉터의 상부에 게르마늄을 포함하는 에피택셜층을 선택적으로 증착하여 베이스를 형성하는 단계와, 전체 상부면에 제 2 산화막을 형성한 후 상기 NMOS 및 PMOS 상부의 상기 제 2 산화막 및 상기 콜렉터의 소정 영역 상부의 상기 제 2 산화막인 패드 산화막을 잔류시키는 단계와, 전체 상부면에 전도층을 형성한 후 패터닝하여 베이스 전극을 형성하는 단계와, 전체 상부면에 제 3 산화막을 형성한 후 상기 콜렉터 상에 형성된 베이스의 소정 부분이 노출되도록 상기 제 3 산화막, 베이스 전극 및 패드 산화막을 순차적으로 패터닝하는 단계와, 상기 패터닝된 제 3 산화막, 베이스 전극 및 패드 산화막의 측벽에 측벽 절연막을 형성하는 단계와, 전체 상부면에 전도층을 형성한 후 패터닝하여 상기 베이스의 소정 영역 상에 에미터 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 에피택셜층은 규소게르마늄 혼합물로 이루어지며, 상기 측벽 절연막은 규소산화막 또는 규소질화막으로 이루어진 것을 특징으로 한다.
상기 에미터 전극을 형성하는 단계로부터 불순물 이온 주입을 통해 상기 에미터 전극이 형성되지 않은 영역의 상기 콜렉터에 외부 베이스를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 에미터 전극을 형성하는 단계로부터 상기 에미터 전극 측벽에 외부 측벽 절연막을 형성 하는 단계와, 상기 NMOS 및 PMOS 트랜지스터의 게이트, 소오스 및 드레인, 상기 콜렉터 연결부, 상기 에미터 전극 및 상기 베이스 전극의 표면에 실리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하며, 상기 실리사이드층은 Ti 또는 Co를 포함하는 물질로 이루어진 것을 특징으로 한다.
도 1a 내지 도 1f는 종래의 규소게르마늄 바이씨모스 소자 제조 방법을 설명하기 위한 단면도.
도 2a 및 도 2b는 종래 바이씨모스 소자 제작 시 CMOS 트랜지스터의 게이트 측부에 규소게르마늄이 잔류된 상태를 도시한 단면도.
도 2c 및 도 2d는 본 발명에 따른 바이씨모스 소자 제작 시 CMOS 트랜지스터의 게이트 측부에 규소게르마늄이 완전히 제거된 상태를 도시한 단면도.
도 3a 및 도 3b는 종래의 바이씨모스 소자 제작 시 불균일한 실리사이드의 형성에 의해 콘택 영역에서 하부의 소자 분리막이 식각되는 현상을 설명하기 위한 단면도.
도 3c 및 도 3d는 본 발명의 바이씨모스 소자 제작 시 균일한 실리사이드 형성에 따른 베이스 저항 및 콘택 저항 감소를 설명하기 위한 단면도.
도 4a 내지 도 4h는 본 발명에 따른 규소게르마늄 바이씨모스 소자의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 22, 201: 소자 분리막 2, 27: 콜렉터
3, 28: 콜렉터 연결부 4, 29: n-웰
5, 30: p-웰 6, 31: 게이트 산화막
7, 8, 32, 33: 게이트 전극 9, 34: 측벽 산화막
10, 11, 35, 36: 소오스 및 드레인
12, 37: 규소게르마늄 에피택셜층
13, 38, 43: 저온 산화막 14, 45: 에미터 전극
15: 콜렉터 전극 16, 41a: 베이스 전극
17: 외부 베이스 18, 46: 측벽 산화막
19, 20, 47: Ti 실리사이드층 20a: 입계
21, 112: 규소게르마늄층 23, 38a, 119: 산화막
24: 금속층 38b: 패드 산화막
26, 41: 규소층 44: 측벽 절연막
100, 200: 반도체 기판
백-엔드(back-end) 공정 직전의 상태까지 완성된 CMOS 위에 규소게르마늄을 증착하면 CMOS 표면의 수직 방향으로 일정한 두께의 규소게르마늄층이 형성된다. 건식 식각으로 베이스 영역을 확정할 때 규소게르마늄은 비등방성으로(anisotropically) 식각되므로 CMOS 측벽 산화막 옆으로 측벽 규소게르마늄막이 형성된다. 이것을 완전히 제거하기 위해서는 편평한 규소게르마늄층을 식각하는 경우보다 수배의 식각 시간이 필요하게 된다. 그 시간동안 소오스 및 드레인 상부의 산화막이 식각 분위기에 노출되므로 규소게르마늄과 산화막에 대한 건식 식각의 선택비(selectivity)가 높지 않으면 산화막이 제거되고, 이어서 소오스 및 드레인 영역의 규소가 제거되는 현상이 발생한다. 이러한 문제들은 별도의 산화막을 CMOS 위에 증착하고, 그 상부에 규소게르마늄을 증착한 후 건식 식각함으로써 해결할 수 있다. CMOS 측벽 산화막 옆으로 증착되는 규소게르마늄층의 기울기가 하부에 삽입된 별도의 산화막에 의해 감소되므로 적은 식각 시간으로 규소게르마늄을 완전히 제거할 수 있다. 또한 상기의 산화막에 의해 소오스 및 드레인 상부의 전체 산화막이 두꺼워지므로 소오스 및 드레인 영역의 규소가 건식 식각으로부터 보호된다. 전산모사(simulation) 결과인 도 2a 내지 도2d를 참조하면, 120㎚ 두께의 규소게르마늄층(112)을 약 3배의 두께를 식각하는 조건으로 건식 식각하면, 산화막이 없는 경우에는 CMOS 측벽 산화막 옆에 규소게르마늄(112)이 잔류하지만(도 2a 및 도 2b) 100㎚ 두께의 산화막(119)이 규소게르마늄층(112) 하부에 삽입된 경우에는 완전하게 제거된다(도 2c 및 도 2d).
한편, 규소게르마늄층 위에 자기정렬(self-align) 방식으로 Ti 실리사이드를 형성하면 Ti 실리사이드 격자(lattice) 및 입계(grain boundary)를 통한 게르마늄의 확산속도 차이에 의하여 불균일한 두께의 Ti 실리사이드가 형성된다. 일반적으로, Ti 실리사이드층을 통해 확산된 규소와 게르마늄이 상부의 Ti와 반응함으로써 Ti 실리사이드가 형성된다. Ti 실리사이드 격자 내에서의 게르마늄의 확산속도는 규소의 확산속도의 약 1/1000 정도에 불과하지만, 입계를 통해서는 게르마늄이 순간적으로(instantaneously) 확산되는 것으로 알려져 있다.
도 3a를 참조하면, 게르마늄은 Ti 실리사이드층(20)의 입계(20a)를 통해서 빠르게 확산되기 때문에 Ti 실리사이드 입계(20a) 주변에서는 규소게르마늄층(21)을 관통해서 하부 소자 분리막(22)에 도달하는 돌출부(protrusion)가 형성되고, 그 이외의 영역에서는 두께가 얇은 실리사이드가 형성된다. 한편, 도 3c를 참조하면, 규소의 경우에는 게르마늄에 비하여 실리사이드 격자 내에서의 확산속도가 훨씬 크기 때문에 순수한 규소층(26) 위에는 균일하고 두꺼운 Ti 실리사이드층(20)이 형성된다. 일반적으로, Ti 실리사이드의 두께에 반비례하여 베이스 저항이 감소하고, 이것에 의하여 최대 공진 주파수(maximum oscillation frequency,fmax)가 증가한다. 그런데 규소게르마늄층(21) 위에 형성되는 Ti 실리사이드(20)의 두께가 규소층(26) 위에 형성되는 경우보다 얇으므로fmax가 작아져서 높은 주파수 영역에서 바이폴라 트랜지스터의 사용이 제한된다. 또한, 도 3b를 참조하면, 콘택 형성을 위한 산화막(23) 건식 식각 시 Ti 실리사이드 돌출부가 제거되면서 하부 소자 분리막(22)도 연속적으로 제거되어 금속층(24) 증착 후 기공(25)이 형성되고 콘택 저항이 증가되는 현상이 발생한다. 이러한 문제는 도 3d와 같이 선택적 에피택셜 성장법으로 규소게르마늄층을 증착하여 하부 콜렉터와 직접 접촉하게 되는 베이스를 먼저 형성하고 이후에 규소층(26)을 별도로 증착하여 Ti 실리사이드가 형성될 베이스 전극을 형성하는 공정을 도입하여 해결한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 4a 내지 도 4h는 본 발명에 따른 규소게르마늄 바이씨모스 소자의 제조 방법을 설명하기 위한 소자의 단면도로서, 선택적 에피택셜 성장법을 사용하는 규소게르마늄 바이씨모스 소자의 연속적인 제조 단계를 설명한다.
도 4a을 참조하면, 필드 영역의 반도체 기판(200)에 소자 분리막(201)을 형성한 후 액티브 영역의 반도체 기판(200)에 바이폴라 트랜지스터의 콜렉터(27), 콜렉터 연결부(28), n-웰(29) 및 p-웰(30)을 각각 형성하고, 액티브 영역의 반도체기판(200) 상에 게이트 산화막(31)을 형성한다.
게이트 전극을 형성하기 위해 n-웰(29) 및 p-웰(30)의 게이트 산화막(31) 상에 제 1 다결정 규소층을 형성하고 포토 리소그라피 공정 및 건식 식각을 통해 제 1 다결정 규소층을 패터닝하여 p-웰(30) 상부에는 NMOS의 게이트 전극(32)을, n-웰(29) 상부에는 PMOS의 게이트 전극(33)을 각각 형성한다. 포토 리소그라피 공정 및 이온 주입을 거쳐 NMOS의 게이트 전극(32) 양측 하부의 p-웰(30)에는 N형 LDD(도시되지 않음)을 형성하고, PMOS의 게이트 전극(33) 양측 하부의 n-웰(29)에는 P형 LDD(도시되지 않음)을 형성한다. 화학기상증착(CVD) 공정을 통해 저온 산화막을 증착한 후 건식 식각을 실시하여 게이트 전극(32 및 33)의 측벽에 측벽 산화막(34)을 형성한다. 전체 상부에 다시 열산화막을 형성하여 식각된 게이트 산화막(31)의 두께를 보충한다. 포토 리소그라피 공정 및 이온 주입을 거쳐 p-웰(30)에는 N형 소오스 및 드레인(35)을 형성하고, n-웰(29)에는 P형 소오스 및 드레인(36)을 형성한 다음 열처리를 실시하여 소오스 및 드레인의 도펀트를 활성화시킨다. 이로써 CMOS 트랜지스터가 제조된다.
도 4b를 참조하면, 포토 리소그라피 공정을 실시하고 건식 식각 또는 습식 식각을 통해 바이폴라 트랜지스터의 액티브 영역인 콜렉터(27) 상부의 게이트 산화막(31)을 제거하고, 콜렉터(27) 상부에 선택적 에피택셜 성장법으로 규소게르마늄층(37)을 형성한다. 이 때 반응기체인 SiH2Cl2, GeH4, HCl, H2및 B2H6등의 유량, 공정 온도 및 압력을 적절히 조절하여 산화막 위에서의 규소게르마늄의 핵생성 속도를 늦춤으로써 규소가 노출된 콜렉터(27) 상부에만 규소게르마늄 에피택셜층(37)을 선택적으로 성장시킨다. 규소게르마늄 에피택셜층(37)은 P+형 도전체로써 베이스 역할을 한다.
도 4c을 참조하면, 화학기상증착(CVD) 공정으로 전체 상부에 40 내지 200㎚ 두께의 저온 산화막(38)을 증착한다. 저온 산화막(38)은 CMOS 측벽 산화막 옆으로 증착되는 규소층의 기울기를 감소시켜서 후속 건식 식각 시 규소가 용이하게 제거되도록 하고 소오스 및 드레인 영역(35 및 36)을 보호하는 역할을 한다.
도 4d를 참조하면, 포토 리소그라피 공정 및 건식 식각으로 산화막(38)을 패터닝하여 CMOS의 상부에는 산화막(38a)이, 콜렉터(27)의 상부에는 패드(pad) 산화막(38b)이 잔류되도록 한다. 화학기상증착(CVD) 공정으로 100 내지 300㎚ 두께의 규소층(41)을 형성한다. 후속 공정을 통하여 규소층(41) 위에서는 규소게르마늄층의 경우와는 달리 균일하고 두꺼운 실리사이드가 형성된다.
도 4e를 참조하면, 포토 리소그라피 공정 및 건식 식각을 통해 콜렉터(27) 상부를 포함한 주변 영역에만 규소층(41)을 잔류시켜 규소층(41)으로 이루어진 베이스 전극(41a)을 확정한다. CMOS 상부에 증착된 규소층(41)은 산화막(38a)에 의하여 산화막이 없는 경우에 비해 적은 건식 식각 시간동안 완전히 제거된다. 이후 화학기상증착(CVD) 공정으로 전체 상부에 저온 산화막(43)을 증착한다.
도 4f을 참조하면, 포토 리소그라피 공정 및 건식 식각을 통해 콜렉터(27) 상에 형성된 규소게르마늄 에피택셜층(37)의 소정 부분이 노출되도록 산화막(43), 베이스 전극(41a) 및 패드 산화막(38b)을 순차적으로 패터닝한다.화학기상증착(CVD) 공정으로 전체 상부에 약 100㎚ 두께의 산화막이나 질화막을 증착한 후 건식 식각을 실시하여 패터닝된 산화막(43), 베이스 전극(41a) 및 패드 산화막(38b)의 측벽에 측벽 절연막(44)을 형성한다.
도 4g을 참조하면, 전체 상부에 150 내지 400㎚의 두께로 다결정 규소층을 형성한다. 포토 리소그라피 공정 및 건식 식각을 통해 콜렉터(27) 상부의 소정 영역에 다결정 규소층을 잔류시키고, 연속적으로 건식 식각을 통해 저온 산화막(43)을 제거하여 다결정 규소층으로 이루어진 에미터 전극(45)을 형성한다. 화학기상증착(CVD) 공정으로 전체 상부에 약 200㎚ 두께의 산화막을 증착하고 건식 식각을 실시하여 에미터 전극(45)의 외부 측벽 산화막(46)을 형성한다. 외부 측벽 산화막(46) 형성 직전에 포토 리소그라피 공정을 실시하고 붕소(B)나 BF2를 이온주입하여 외부 베이스(도시되지 않음)를 형성할 수도 있다.
도 4h을 참조하면, 포토 리소그라피 공정 및 건식 식각을 통해 CMOS 상부의 잔류 산화막(38a)을 제거한다. 전체 상부에 Ti/TiN을 증착하고 1차 열처리하여 에미터 전극(45), 콜렉터 연결부(28), 베이스 전극(41a), 게이트 전극(32 및 33), 소오스 및 드레인(35 및 36)의 표면에 약 60 내지 70uΩㆍ㎝의 비저항을 갖는 고저항 Ti 실리사이드(47)를 형성한다. 이후 반응하지 않은 채로 남아 있는 Ti/TiN을 습식 식각으로 제거하고 2차 열처리하여 약 15 내지 20uΩㆍ㎝의 비저항을 갖는 저저항 Ti 실리사이드층(47)을 형성한다. 상기 실리사이드층(47)은 Ti 또는 Co를 포함하는 물질로 형성할 수 있다.
도면에는 도시되어 있지 않지만, 콘택, 금속층 및 패드를 형성하는 백-엔드(back-end) 공정을 거치면 최종적으로 규소게르마늄 바이씨모스 소자가 완성된다.
상술한 바와 같이 본 발명은 선택적 에피택셜 성장법을 사용하여 규소게르마늄층으로 베이스를 형성하고 별도의 공정으로 규소층을 형성하여 베이스 전극을 구성함으로써 베이스 전극 위에 두께가 두꺼운 실리사이드가 균일하게 형성되어 베이스 저항 및 콘택 저항이 낮아지는 효과가 있다. 또한, 규소층 하부에 산화막을 삽입함으로써 베이스 전극 확정 시 건식 식각 시간이 줄어들고 소오스 및 드레인 영역이 건식 식각으로부터 보호되는 효과가 있다. 따라서 본 발명은 바이씨모스 소자에 포함된 CMOS 트랜지스터의 고유 특성을 안정적으로 유지하고 바이폴라 트랜지스터의 성능을 향상시킴으로써 높은 주파수에서 동작하는 고주파 집적회로(RF IC)를 구현할 수 있도록 한다.

Claims (6)

  1. 소자분리막이 형성된 반도체 기판에 콜렉터, 콜렉터 연결부, n-웰 및 p-웰을 각각 형성하는 단계와,
    상기 콜렉터, 콜렉터 연결부, n-웰 및 p-웰의 반도체 기판 상에 제 1 산화막을 형성하는 단계와,
    상기 n-웰에 PMOS 트랜지스터를 형성하고 상기 p-웰에 NMOS 트랜지스터를 형성하는 단계와,
    상기 콜렉터 상부의 상기 제 1 산화막을 제거하는 단계와,
    상기 콜렉터의 상부에 게르마늄을 포함하는 에피택셜층을 선택적으로 증착하여 베이스를 형성하는 단계와,
    전체 상부면에 제 2 산화막을 형성한 후 상기 NMOS 및 PMOS 상부의 상기 제 2 산화막 및 상기 콜렉터의 소정 영역 상부의 상기 제 2 산화막인 패드 산화막을 잔류시키는 단계와,
    전체 상부면에 전도층을 형성한 후 패터닝하여 베이스 전극을 형성하는 단계와,
    전체 상부면에 제 3 산화막을 형성한 후 상기 콜렉터 상에 형성된 베이스의 소정 부분이 노출되도록 상기 제 3 산화막, 베이스 전극 및 패드 산화막을 순차적으로 패터닝하는 단계와,
    상기 패터닝된 제 3 산화막, 베이스 전극 및 패드 산화막의 측벽에 측벽 절연막을 형성하는 단계와,
    전체 상부면에 전도층을 형성한 후 패터닝하여 상기 베이스의 소정 영역 상에 에미터 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 규소게르마늄 바이씨모스 소자 제조 방법.
  2. 제 1 항에 있어서, 상기 에피택셜층은 규소게르마늄 혼합물로 이루어진 것을 특징으로 하는 규소게르마늄 바이씨모스 소자 제조 방법.
  3. 제 1 항에 있어서, 상기 측벽 절연막은 규소산화막 또는 규소질화막으로 이루어진 것을 특징으로 하는 규소게르마늄 바이씨모스 소자 제조 방법.
  4. 제 1 항에 있어서, 상기 에미터 전극을 형성하는 단계로부터 불순물 이온 주입을 통해 상기 에미터 전극이 형성되지 않은 영역의 상기 콜렉터에 외부 베이스를 형성하는 단계를 더 포함하는 것을 특징으로 하는 규소게르마늄 바이씨모스 소자 제조 방법.
  5. 제 1 항에 있어서, 상기 에미터 전극을 형성하는 단계로부터 상기 에미터 전극 측벽에 외부 측벽 절연막을 형성 하는 단계와,
    상기 NMOS 및 PMOS 트랜지스터의 게이트, 소오스 및 드레인, 상기 콜렉터 연결부, 상기 에미터 전극 및 상기 베이스 전극의 표면에 실리사이드층을 형성하는단계를 더 포함하는 것을 특징으로 하는 규소게르마늄 바이씨모스 소자 제조 방법.
  6. 제 5 항에 있어서, 상기 실리사이드층은 Ti 또는 Co를 포함하는 물질로 이루어진 것을 특징으로 하는 규소게르마늄 바이씨모스 소자 제조 방법.
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