KR100460514B1

KR100460514B1 - 에스디에이취 전송장치

Info

Publication number: KR100460514B1
Application number: KR10-2002-0064141A
Authority: KR
Inventors: 전기용
Original assignee: 엘지전자 주식회사
Priority date: 2002-10-21
Filing date: 2002-10-21
Publication date: 2004-12-08
Anticipated expiration: 2022-10-21
Also published as: KR20040034083A

Abstract

본 발명은 다수의 블록으로 구성된 비트니킹블록부와, 상기 비트니킹블록부에 각각 연결되어 외부 장치로부터 입력된 광신호중에서 일정 클럭과 병렬데이터를 출력하는 데이터 추출처리부와, 상기 데이터 추출처리부로부터 출력된 클럭신호와 병렬데이터를 이용하여 STM-1 ReFraming, AU pointer 해석, TU pointer 해석을 순차적으로 처리한 다음 각각의 84채널별 제어클럭신호(Rctrl[83:0])와 데이터(Rd[7:0])를 각각의 LIU 블록으로 출력하는 SDH 프로세서와, 상기 데이터 추출처리부의 클럭신호를 4분주하여 설정된 위상의 6M 클럭신호를 생성하고 서로 다른 위상에서 데이터를 읽어가도록 먹스 어드레스신호(muxad)를 생성하는 먹스어드레스부로 이루어진 SDH 전송장치를 제공한다.

상기와 같은 본 발명은 다수의 비트 니킹블록을 구비한 비트니킹블록부에 먹스와 클럭수단을 구비하여 다수의 비트 니킹블록의 신호들을 멀티플렉싱하므로써, 각각의 비트니킹블록부로부터 역다중화되는 PDH신호의 라인포트수가 상당히 줄어들게 되므로 그에 따라 전송시스템의 공간설계성도 극대화시킬 수 있음은 물론 PDH 데이터의 라인수가 역다중화방향으로 저감되는 만큼 칩으로 구현되는 시스템의 핀수도 상당히 줄어들므로 그에 따라 SDH 전송장치의 제조비용도 상당히 저감시킨다.

Description

에스디에이취 전송장치{SDH transmission system}

본 발명은 SDH 전송장치에 관한 것으로, 특히 다수의 비트 니킹블록을 구비한 비트니킹블록부에 멀티플렉서와 클럭수단을 구비하여 다수의 비트 니킹블록의 신호들을 역다중화하는 SDH 전송장치에 관한 것이다.

일반적으로 전송기술은 1910년대 나선 반송으로 시작하여 아날로그 전송기술로 그리고 디지털 전송기술의 형태로 발전되어 왔으며, 후에 이러한 디지털 전송기술은 1960년대 1.544 Mbps 전송속도를 갖는 T1 채널 뱅크의 개발을 효시로 발전하였다. 더욱이, 상기 디지털 전송방식은 광케이블을 전송매체로 사용하는 광전송 방식으로 발전하고 있는데, 점대점 형태의 광통신이 광 통신망의 형태로 진화해 나가면서 광대역 종합정보통신망(B-ISDN)의 표준화의 결과로 생긴 것이 곧 동기식 전송방식이라 할 수 있다.

여기서, 상기 광통신 시스템들에 의한 망의 구축을 가능하게 하기 위하여 동기식 광 통신망(SONET: synchronous optical network) 접속 표준을 만들던 중, 이를 B-ISDN의 망 노드 접면(NNI:network node interface) 표준으로도 사용할 수 있도록 일반화시킨 것이 동기식 디지털 계위(SDH:synchronous digital hierarchy)이고, 이 동기식 디지털 계위에 의거한 전송방식이 동기식 전송방식이다. 특히, 유사 동기식 디지털 계위신호들을 구성하여 기저대역을 통해서 이를 전송하던 기존의 통신방식을 디지털 전송방식이라고 한 것에 비해서, 상기 동기식 디지털 계위 신호들을 구성하고 전송하는 새로운 전송방식을 동기식 전송방식이라한다.

따라서, 상기 동기식 다중화 과정을 통해서 기존의 DS-1 ~ DS-4 계위신호들을 STM-n신호로 다중화시키고 DACS(digital access cross-connet system) 장치등을 통해서 재구성하고, 동기식 광 통신망을 통해서 전송하고 재생하는 일련의 동기식 처리 과정을 통틀어서 동기식 전송방식이라고 할 수 있다.

그러면, 상기와 같은 SDH 전송장치를 도 1을 참고로 살펴보면, 가입자측으로부터 전송된 PDH(Plesiochronous digital hierarchy)신호를 STM-n신호로 다중화하거나 그의 역의 과정을 수행하는 다수개 예컨대, 21개의 블록으로 구성된 비트니킹블록부(70A-N)와, 상기 비트니킹블록부(70A-N)에 각각 연결되어 외부 장치 예컨대, 교환기(71)로부터 입력된 STM-n 데이터 예컨대, ck_155M과 dt_155M 직렬데이터중에서 일정 클럭과 병렬데이터를 추출하는 예컨대, 19M과 6M 클럭과, 8bit의 병렬데이터(Rstm1[7:0])를 출력하는 데이터 추출처리부(72)와, 상기 데이터 추출처리부(72)로부터 출력된 19m 클럭과 8bit의 병렬데이터(Rstm1[7:0])를 이용하여 STM-1 ReFraming, AU pointer 해석, TU pointer 해석을 순차적으로 처리한 다음 각각의 84채널별 제어신호인 제어클럭신호(Rctrl[83:0])와 데이터(Rd[7:0])를 각각의 LIU 블록(70A-N)으로 출력하는 SDH 프로세서(73)로 이루어진다.

그리고, 상기 비트니킹블록부(70A-N)의 각각에는 각 채널별 데이터 입력신호와 독립적인 제어신호 시스템클럭을 사용하여 실제 T1/E1 데이터(rxdt) 및 클럭(rck)을 재생하는 비트 니킹블록(74A-D: bit-leaking block)이 다수개 구비된다.

여기서, 상기 비트 니킹블록(74A-D)은 하나의 비트니킹블록부(70A-N)에 T1의 경우는 4개, E1의 경우 3개가 구비되는데, 이때, 상기 총 21개의 비트니킹블록(70A-N)은 총 84채널을 처리한다.

또한, 상기 각 비트 니킹블록(74A-D)의 입력단에는 SDH 프로세서(73)로부터 8bit의 데이터(7:0)와 개별 채널제어신호(RCTRL[83:0])가 제공되고, 데이터 추출처리부(72)로부터 클럭신호(19M, 6M)가 각각 제공된다.

한편, 상기와 같은 종래 SDH 전송장치(75)의 동작은 하부의 가입자측으로부터 비트니킹블록부(70A-N)로 PDH신호가 입력될 경우 이 비트니킹블록부(70A-N)는 입력된 PDH신호를 다중화하여 STM-1 포맷의 광신호로 변환하여 외부 장치 예컨대, 교환기(71)로 전송처리한다.

반면에, 상기 SDH 전송장치(75)의 데이터 추출처리부(72)로 다중화된 STM-1 신호가 입력될 경우 상기 데이터 추출처리부(72)는 외부 장치 예컨대, 교환기(71)로부터 입력된 STM-n 데이터 예컨대, ck_155M과 dt_155M 직렬데이터중에서 일정 클럭과 병렬데이터를 추출하여 예컨대, 19M 클럭과 6M 클럭을 21개의 각 비트니킹블록부(70A-N)내에 구비된 즉, T1일 경우 4개의 각 비트-니킹블록(74A-D)과 SDH 프로세서(73)로 입력시키고, 또다른 19M 클럭신호와 8bit의 병렬데이터(Rstm1[7:0])는 SDH 프로세서(73)로 출력시킨다.

그러면, 상기 SDH 프로세서(73)는 상기 데이터 추출처리부(72)로부터 출력된 19m 클럭과 8bit의 병렬데이터(Rstm1[7:0])를 이용하여 각 비트니킹블록부(70A-N)의 비트-니킹블록(74A-D)을 제어하는 STM-1 ReFraming, AU pointer 해석, TU pointer 해석 등을 순차적으로 처리한 다음 각각의 84채널별 제어신호인 제어클럭신호(Rctrl[83:0])와 데이터(Rd[7:0])를 해당 LIU 블록(70A)의 비트-니킹 블록(74A-D)으로 각각 출력한다.

결과적으로 , 상기 SDH 프로세서(73)는 84 채널의 VC11 혹은 63 채널의 VC12를 구분하는 신호, 비트-니킹을 위한 Pointer stuff 결정신호 및 구분되는 VC11/VC12 신호내의 각 T1/E1 채널의 information bit을 표현 하는 enable신호 등각각 84채널별로 별도의 제어신호를 표시하는 Rctrl신호와 데이터신호를 해당 비트니킹블록부(70A-N)로 출력한다.

그러면, 상기 비트니킹블록부(70A-N)의 해당 비트-니킹 블록(74A-D)은 각 채널별 데이터 입력신호와 독립적인 제어신호 시스템클럭을 사용하여 즉, 데이터 추출처리부(72)로부터 제공되는 19M 및 6M 클럭신호와 SDH 프로세서(73)로부터 제공되는 제어클럭신호(Rctrl[83:0])와 데이터(Rd[7:0])를 근거로 실제 T1/E1 데이터(rxdt) 및 클럭(rck)을 재생하여 출력하게된다. 이때, 상기 각 비트-니킹 블록(74A-D)의 출력은 독립적으로 rpdt[83:0], rndt[83:0], rck[83:0]을 각각 출력시킨다.

그러나, 상기와 같은 종래 SDH 전송장치는 STM-1 1개의 용량을 기준으로 할 때 시스템상의 T1/E1 채널 데이터 및 클럭신호을 위해 504개의 포트가 필요한데, 이러한 단순한 PDH 라인 데이터만을 위해 필요한 포트가 504개나 되므로 그에 따라 이를 구현하기위한 전송시스템의 매우 복잡하게 되어 설계에 많은 어려움이 있었으며, 또한, 상기와 같이 504개의 포토를 구현하기위해서는 전송시스템의 제조비용도 상당히 증가한다는 문제점이 발생되었다.

뿐만아니라, 상기와 같은 종래 SDH 전송장치는 역다중화한 T1/E1 클럭 및 데이터가 입력된 비트니킹블록의 특성에 맞추어 T1/E1 채널데이터신호와 채널클럭신호사이의 위상을 제어하기위한 별도의 제어신호가 필요하다는 문제점이 있었다.

이에 본 발명은 상기와 같은 종래 제반 문제점을 해결하기 위해 발명된 것으로, 각각의 비트니킹블록부로부터 역다중화되는 PDH신호의 라인포트수가 상당히 줄어들므로 그에 따라 전송시스템의 공간설계성도 극대화시킬 수 있는 에스디에이취 전송장치를 제공함에 그 목적이 있다.

본 발명의 다른 목적은 PDH 데이터의 라인수가 역다중화방향으로 저감되는 만큼 칩으로 구현되는 시스템의 핀수도 상당히 줄어들므로 그에 따라 SDH 전송장치의 제조비용도 상당히 저감되는 에스디에이취 전송장치를 제공하는데 있다.

상기와 같은 목적을 달성하기 위한 본 발명은 외부 장치로부터 수신된 광 PDH신호를 역다중화처리하고 다수의 블록으로 구성된 비트니킹블록부와, 상기 비트니킹블록부에 각각 연결되어 외부 장치로부터 입력된 광신호 직렬데이터중에서 일정 클럭과 병렬데이터를 출력하는 데이터 추출처리부와, 상기 데이터 추출처리부로부터 출력된 클럭신호와 병렬데이터를 이용하여 STM-1 ReFraming, AU pointer 해석, TU pointer 해석을 순차적으로 처리한 다음 각각의 84채널별 제어클럭신호(Rctrl[83:0])와 데이터(Rd[7:0])를 각각의 비트니킹블록부로 출력하는 SDH 프로세서와, 상기 데이터 추출처리부의 클럭신호를 4분주하여 설정된 위상의 6M 클럭신호를 생성하고 서로 다른 위상에서 데이터를 읽어가도록 먹스 어드레스신호(muxad)를 생성하는 먹스어드레스부로 이루어진 에스디에이취 전송장치를 제공한다.

도 1은 종래 SDH 전송장치를 설명하는 설명도.

도 2는 본 발명의 SDH 전송장치를 설명하는 설명도.

<부호의 상세한 설명>

1A-N: 비트니킹블록부 2 : 데이터 추출처리부

3 : SDH 프로세서 4 : 먹스어드레스부

5A-D: 비트 니킹블록 6 : 먹스부

7 : 래치 8 : 클럭위상 래치부

9 : 먹스 어드레스생성기 10A-D: 제1 내지 제4 래치부

11A-D: 제1-4 정래치부 12A-D: 제1-4 부래치부

13: SDH 전송장치

이하, 본 발명을 첨부된 예시도면에 의거 상세히 설명한다.

본 발명 장치는 도 2에 도시된 바와같이 수신된 PDH신호를 역다중화처리하고다수개 예컨대, 21개의 블록으로 구성된 비트니킹블록부(1A-N)와, 상기 비트니킹블록부(1A-N)에 각각 연결되어 외부 장치 예컨대, 교환기(도시안됨)로부터 입력된 STM-n 데이터 예컨대, ck_155M과 dt_155M 직렬데이터중에서 일정 클럭과 병렬데이터를 추출하는 예컨대, 25M과 19M 클럭신호와, 8bit의 병렬데이터(Rstm1[7:0])를 출력하는 데이터 추출처리부(2)와, 상기 데이터 추출처리부(2)로부터 출력된 19M 클럭신호와 8bit의 병렬데이터(Rstm1[7:0])를 이용하여 STM-1 ReFraming, AU pointer 해석, TU pointer 해석을 순차적으로 처리한 다음 각각의 84채널별 제어신호인 제어클럭신호(Rctrl[83:0])와 데이터(Rd[7:0])를 각각의 비트니킹블록부(1A-N)로 출력하는 SDH 프로세서(3)와, 상기 데이터 추출처리부(2)의 25M 클럭신호를 4분주하여 4위상의 6M 클럭신호를 생성하고 서로 다른 위상에서 데이터를 읽어가도록 먹스 어드레스신호(muxad)를 생성하는 먹스어드레스부(4)로 이루어진다.

그리고, 상기 LIU 블록(1A-N)의 각각에는 각 채널별 데이터 입력신호와 독립적인 제어신호 시스템클럭을 사용하여 실제 T1/E1 데이터(rxdt) 및 클럭(rck)을 재생하는 예컨대, 4(T1)개 혹은 3(E1)개의 비트 니킹블록(5A-D)과, 상기 4개의 비트 니킹블록(5A-D)의 데이터출력단(rxdt[0~3])에 각각 연결되고 상기 먹스어드레스부(4)의 먹스어드레스신호(muxad)에 따라 비트 니킹블록(5A-D)의 데이트를 멀티플렉싱하여 출력하는 먹스부(6)와, 상기 먹스부(6)에 의해 다중화된 데이터신호를 안정화시키기위해 일정 클럭 예컨대, 25M 클럭신호로 래치시키는 래치(7)와, 상기 비트 니킹블록(5A-D)의 각 클럭단에 복수개 연결되어 각 채널의 클럭신호를 일정 클럭 예컨대, 25M 클럭신호로 정에지(rising-edge)와 부에지(falling-edge)에서 각각 래치시켜주는 복수개의 클럭위상 래치부(8)로 이루어진다.

또한, 상기 먹스어드레스부(4)에는 상기 데이터 추출처리부(2)의 시스템 클럭 예컨대, 25 M클럭신호를 4분주하여 출력하고 먹스부(6)의 먹스 어드레스신호를 생성하는 먹스 어드레스생성기(9)와, 상기 먹스 어드레스생성기(9)에 의해 4분주된 6M 클럭신호를 각각 직렬쉬프트하여 다수의 비트 니킹블록(5A-D)이 서로 다른 타이밍을 갖도록 하는 4위상의 클럭 예컨대, 6 M 클럭신호를 생성하는 제1 내지 제4 래치부(10A-D)로 이루어진다.

여기서, 상기 제1 래치부(10A)는 상기 비트 니킹블록(5A)의 입력단에, 상기 제2 래치부(10B)는 상기 비트 니킹블록(5B)의 입력단에, 상기 제3 래치부(10C)는 상기 비트 니킹블록(5C)의 입력단에, 상기 제4 래치부(10D)는 상기 비트 니킹블록(5D)의 입력단에 각각 연결된다.

한편, 상기 클럭위상 래치부(8)는 시스템클럭 즉, 25M 클럭신호의 폭이 데이터 중앙에 클럭 에지가 오도록 하기위해 상기 비트 니킹블록(5A-D)의 각 클럭출력신호를 입력받아 25M 클럭신호로 클럭의 정에지에서 래치하여 출력하는 제1-4 정래치부(11A-D)와, 상기 시스템클럭 즉, 25M 클럭신호의 폭이 데이터 중앙에 클럭 에지가 오도록 하기위해 상기 비트 니킹블록(5A-D)의 각 클럭출력신호를 입력받아 25M 클럭신호로 클럭의 부에지에서 래치하여 출력하는 제1-4 부래치부(12A-D)로 이루어진다.

여기서, 상기 비트 니킹블록(5A-D)은 하나의 LIU블록(1A-N)에 T1의 경우는 4개, E1의 경우 3개가 구비된다.

또한, 상기 각 비트 니킹블록(5A-D)의 입력단에는 SDH 프로세서(3)로부터 8bit의 데이터(7:0)와 개별 채널제어신호(RCTRL[83:0])가 제공되고, 데이터 추출처리부(2)로부터 클럭신호(19M) 그리고, 먹스어드레스부(4)로부터 6M 클럭신호가 각각 제공된다.

다음에는 상기와 같은 본 발명 장치의 작용, 효과를 설명한다.

먼저, 하부의 가입자측으로부터 LIU 블록(도시안됨)으로 PDH신호가 입력될 경우 이 LIU 블록은 입력된 PDH신호를 다중화하여 STM-1 포맷의 광신호로 변환하여 외부 장치 예컨대, 교환기로 전송처리한다.

반면에, 상기 SDH 전송장치(13)의 데이터 추출처리부(2)로 다중화된 STM-1 신호가 입력될 경우 상기 데이터 추출처리부(2)는 외부 장치 예컨대, 교환기로부터 입력된 STM-n 데이터 예컨대, ck_155M과 dt_155M 직렬데이터중에서 일정 클럭과 병렬데이터를 추출하여 예컨대, 19M 클럭신호를 21개의 각 비트니킹블록(1A-N)내에 구비된 4(T1) 혹은 3(E1)개의 각 비트 니킹블록(5A-D)과 SDH 프로세서(3)로 입력시키고, 또다른 19M 클럭신호와 8bit의 병렬데이터(Rstm1[7:0])는 SDH 프로세서(3)로 출력시킨다. 또한, 상기 데이터 추출처리부(2)의 25 M 클럭신호는 먹스어드레스부(4)의 먹스 어드레스생성기(9)로도 입력된다.

그러면, 상기 SDH 프로세서(3)는 상기 데이터 추출처리부(2)로부터 출력된 19m 클럭과 8bit의 병렬데이터(Rstm1[7:0])를 이용하여 각 비트니킹블록(1A-N)의 비트 니킹블록(5A-D)을 제어하는 STM-1 ReFraming, AU pointer 해석, TU pointer 해석 등을 순차적으로 처리한 다음 각각의 84채널별 제어클럭인제어클럭신호(Rctrl[83:0])와 데이터(Rd[7:0])를 해당 비트니킹블록부(1A-N)의 비트-니킹블록(5A-D)으로 각각 출력한다.

결과적으로 , 상기 SDH 프로세서(3)는 84 채널의 VC11 혹은 63 채널의 VC12를 구분하는 신호, 비트-니킹을 위한 Pointer stuff 결정신호 및 구분되는 VC11/VC12 신호내의 각 T1/E1 채널의 information bit을 표현 하는 enable신호 등 각각 84채널별로 별도의 제어신호를 표시하는 Rctrl신호와 데이터신호를 해당 비트니킹블록부(1A-N)로 출력한다.

이때, 상기 먹스어드레스부(4)의 먹스 어드레스생성기(9)는 데이터 추출처리부(2)로부터 제공된 25M 클럭신호를 4분주하여 제1 내지 제4 래치부(10A-D)로 출력하고 2비트의 먹스 어드레스신호(muxad[1:0])를 생성하여 각 비트니킹블록부(1A-N)에 구비된 먹스부(6)로 출력시킨다. 그리고, 상기 동작과 동시에 상기 먹스어드레스부(4)의 제1 내지 제4 래치부(10A-D)는 상기 먹스 어드레스생성기(9)에 의해 4분주된 6M 클럭신호를 각각 직렬쉬프트하여 상기 각 비트니킹블록부(1A-N)에 구비된 다수의 비트 니킹블록(5A-D)으로 출력하므로써, 이 각 비트니킹블록부(1A-N)의 다수의 비트 니킹블록(5A-D)이 서로 다른 타이밍을 갖도록 하는 4위상의 클럭 예컨대, 6 M 클럭신호를 제공한다.

예컨대, 상기 제1 래치부(10A)는 상기 비트 니킹블록(5A)의 입력단에, 상기 제2 래치부(10B)는 상기 비트 니킹블록(5B)의 입력단에, 상기 제3 래치부(10C)는 상기 비트 니킹블록(5C)의 입력단에, 상기 제4 래치부(10D)는 상기 비트 니킹블록(5D)의 입력단에 각각 연결된다.

한편, 상기 비트니킹블록부(1A-N)의 해당 비트-니킹블록(5A-D)은 각 채널별 데이터 입력신호와 독립적인 제어신호 시스템클럭을 사용하여 즉, 데이터 추출처리부(2)로부터 제공되는 19M과 제1 내지 제4 래치부(10A-D)로부터 제공된 6M 클럭신호 및 SDH 프로세서(3)로부터 제공되는 제어클럭신호(Rctrl[83:0])와 데이터(Rd[7:0])를 근거로 실제 T1/E1 데이터(rxdt) 및 클럭(rck)을 재생하여 먹스부(6)로 출력하게 된다.

여기서, 상기 각 비트니킹블록부(1A-N)에 구비된 먹스부(6)는 상기 제1 내지 제4 래치부(10A-D)의 6M 클럭에 의해 형성된 서로 타이밍에 상기 각 비트 니킹블록(5A-D)으로부터 데이터를 읽어가 멀티플렉싱하게 되는데, 이때, 상기 먹스부(6)는 먹스어드레스부(4)의 먹스 어드레스생성기(9)로부터 제공된 먹스 어드레스신호에 따라 데이터를 읽어 멀티플렉싱하고 그 출력신호(s_rxdt)를 래치(7)로 출력시킨다. 그러면, 상기 래치(7)는 상기 먹스부(6)에 의해 다중화된 데이터신호를 안정화시키기위해 일정 클럭 예컨대, 25M 클럭신호로 래치시켜 출력한다(rxdt[0]-[20].

즉, 상기 각 비트니킹블록부(1A-N)내에 구비된 먹스부(6)가 비트니킹블록부(1A-N)내에 다수개 구비된 비트 니킹블록(5A-D)의 데이터신호를 멀티플렉싱하여 출력하기 때문에 종래에 84개의 채널로 출력되던 것이 그 1/4인 21개의 신호라인으로만 출력된다.

따라서, 이러한 이유로 본 발명 장치를 사용할 경우 포트수를 상당폭 줄일 수가 있는 것이다.

한편, 상기 데이터 출력과정이 진행되는 동안, 상기 각 비트 니킹블록(5A-D)은 데이터 위상맞춤을 위해 각각의 클럭신호(rck0 ~ rck3)를 상기 클럭위상 래치부(8)의 제1-4 정래치부(11A-D)와 제1-4 부래치부(12A-D)로 각각 출력시킨다.

그러면, 상기 클럭위상 래치부(8)의 제1-4 정래치부(11A-D)는 시스템클럭 즉, 데이터 추출처리부(2)로부터 제공된 25M 클럭신호의 폭이 데이터 중앙에 클럭 에지가 오도록 하기위해 상기 비트 니킹블록(5A-D)의 각 클럭출력신호를 입력받아 25M 클럭신호로 클럭의 정에지에서 래치하여 출력한다. 그리고, 이와 동시에 상기 제1-4 부래치부(12A-D) 역시 상기 시스템클럭 즉, 25M 클럭신호의 폭이 데이터 중앙에 클럭 에지가 오도록 하기위해 상기 비트 니킹블록(5A-D)의 각 클럭출력신호를 입력받아 25M 클럭신호로 클럭의 부에지에서 래치하여 출력한다.

따라서, 상기와 같은 과정을 경유하여 클럭을 처리하게되면 각 채널의 정에지와 부에지에서 모두 동일한 데이터값을 얻을 수 있기 때문에 별도로 출력되는 데이터와 클록의 위상관계를 제어하기위한 제어신호는 필요하지 않게된다.

이상 설명에서와 같이 본 발명은 다수의 비트 니킹블록을 구비한 비트니킹블록부에 먹스와 클럭수단을 구비하여 다수의 비트니킹블록부의 신호들을 멀티플렉싱하므로써, 각각의 비트니킹블록부로부터 역다중화되는 PDH신호의 라인포트수가 상당히 줄어들므로 그에 따라 전송시스템의 공간설계성도 극대화시킬 수 있는 장점을 가지고 있다.

또한, 본 발명에 의하면, PDH 데이터의 라인수가 역다중화방향으로 저감되는만큼 칩으로 구현되는 시스템의 핀수도 상당히 줄어들므로 그에 따라 SDH 전송장치의 제조비용도 상당히 저감되는 효과도 있다.

Claims

외부 장치로부터 수신된 PDH신호를 역다중화처리하고 다수의 블록으로 구성된 비트니킹블록부와, 상기 비트니킹블록부에 각각 연결되어 외부 장치로부터 입력된 광신호 직렬데이터중에서 일정 클럭과 병렬데이터를 출력하는 데이터 추출처리부와, 상기 데이터 추출처리부로부터 출력된 클럭신호와 병렬데이터를 이용하여 STM-1신호를 순차적으로 역다중화 처리한 다음 각각의 84채널별 제어클럭 및 데이터신호를 각각의 비트니킹블록으로 출력하는 SDH 프로세서와, 상기 데이터 추출처리부의 클럭신호를 분주하여 설정된 위상의 클럭신호로 생성하고 서로 다른 위상에서 데이터를 읽어가도록 먹스 어드레스신호(muxad)를 생성하는 먹스어드레스부로 이루어진 것을 특징으로 하는 에스디에이취 전송장치.
제1항에 있어서, 상기 먹스어드레스부는 데이터 추출처리부의 클럭신호를 4분주하여 6M클럭으로 생성하는 것을 특징으로 하는 에스디에이취 전송장치.
제1항에 있어서, 상기 먹스어드레스부는 데이터 추출처리부의 시스템 클럭신호를 4분주하여 출력하고 먹스부의 먹스 어드레스신호를 생성하는 먹스 어드레스생성기와, 상기 먹스 어드레스생성기에 의해 4분주된 6M 클럭신호를 각각 직렬쉬프트하여 다수의 비트-니킹블록이 서로 다른 타이밍을 갖도록 하는 4위상의 6 M 클럭신호를 생성하는 제1 내지 제4 래치부로 이루어진 것을 특징으로 하는 에스디에이취전송장치.
제3항에 있어서, 상기 제1 내지 제4 래치부는 D 플립플롭으로 구성되는 것을 특징으로 하는 에스디에이취 전송장치.
제1항에 있어서, 상기 비트니킹블록부는 각 채널별 데이터 입력신호와 독립적인 제어신호 시스템클럭을 사용하여 실제 T1/E1 데이터(rxdt) 및 클럭(rck)을 재생하는 N개의 비트 니킹블록과, 상기 N개의 비트 니킹블록의 데이터출력단(rxdt[0~3])에 각각 연결되고 상기 먹스어드레스부의 먹스어드레스신호(muxad)에 따라 비트 니킹블록의 데이트를 멀티플렉싱하여 출력하는 먹스부와, 상기 먹스부에 의해 다중화된 데이터신호를 안정화시키기위해 시스템 클럭신호로 래치시키는 래치와, 상기 비트 니킹블록의 각 클럭단에 복수개 연결되어 각 채널의 클럭신호를 시스템클럭신호로 정에지(rising-edge)와 부에지(falling-edge)에서 각각 래치시켜주는 복수개의 클럭위상 래치부로 이루어진 것을 특징으로 하는 에스디에이취 전송장치.
제5항에 있어서, 상기 래치는 D플립플롭으로 구성되는 것을 특징으로 하는 에스디에이취 전송장치.
제5항에 있어서, 상기 클럭위상 래치부는 비트-니킹블록의 각 클럭출력신호를 입력받아 시스템클럭신호로 클럭의 정에지에서 래치하여 출력하는 제1-4 정래치부와, 상기 비트-니킹블록의 각 클럭출력신호를 입력받아 시스템클럭신호로 클럭의 부에지에서 래치하여 출력하는 제1-4 부래치부로 이루어진 것을 특징으로 하는 에스디에이취 전송장치.
제7항에 있어서, 상기 제1-4 정래치부와 제1-4 부래치부는 D 플립플롭으로 구성되는 것을 특징으로 하는 에스디에이취 전송장치.