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KR100460062B1 - 멀티 칩 패키지 및 그 제조 방법 - Google Patents

멀티 칩 패키지 및 그 제조 방법 Download PDF

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KR100460062B1
KR100460062B1 KR10-2002-0022113A KR20020022113A KR100460062B1 KR 100460062 B1 KR100460062 B1 KR 100460062B1 KR 20020022113 A KR20020022113 A KR 20020022113A KR 100460062 B1 KR100460062 B1 KR 100460062B1
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Abstract

본 발명은 멀티 칩 패키지 및 그 제조 방법에 관한 것으로서, 반도체 칩의 밀도를 최대화할 수 있는 구조의 멀티 칩 패키지와 그 제조 방법을 제공한다. 본 발명에 따른 멀티 칩 패키지는 패키지의 3면을 둘러싸는 3개의 영역으로 이루어지는 회로기판과, 3개 영역들의 내측면에 의하여 이루어지는 패키지 내부공간에 위치하고 각각의 영역에 물리적으로 접합되고 전기적으로 연결되는 적어도 2개 이상의 반도체 칩들을 포함하여 구성된다. 또한, 본 발명의 제조 방법은, 단위 회로기판이 다수개 형성된 회로기판 매트릭스를 제공하는 단계와, 각각의 단위 회로기판에 반도체 칩들을 접착하는 단계와, 회로기판 매트릭스로부터 단위 회로기판들을 분리하는 단계와, 단위 회로기판을 접는 단계로 이루어진다.

Description

멀티 칩 패키지 및 그 제조 방법 {MULTI CHIP PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는 상이한 크기 및 상이한 기능의 반도체 칩들을 하나의 패키지로 구현하는 멀티 칩 패키지에 관한 것이다.
반도체 산업에서 집적회로 칩에 대한 패키징(packaging) 기술은 지속적으로발전을 거듭하고 있다. 특히 최근에는 정보통신 분야의 발전과 더불어, 작고 가볍고 다기능의 패키지에 대한 개발 노력들이 계속되고 있다. 이러한 노력의 일환으로 제안된 것이 소위 멀티 칩 패키지(multi chip package)이다.
멀티 칩 패키지는 동일한 크기 및 동일한 기능의 메모리 칩을 적층하여 메모리 용량을 증대시키거나, 서로 다른 크기와 기능을 가지는 여러 유형의 반도체 칩을 하나의 패키지에 조립하여 제품의 성능과 효율성을 최대화하기 위한 것이다. 예를 들어, 디램(DRAM)을 적층하여 고용량을 구현하거나, 에스램(SRAM), 플래시 메모리(flash memory), 고주파 칩(RF chip) 등을 동시에 패키징하여 작고 가벼운 휴대용 통신기기 등에 적용하고 있다.
멀티 칩 패키지는 적용하고자 하는 제품, 제조 회사 등에 따라 그 종류가 매우 다양하다. 종래기술에 따른 멀티 칩 패키지의 대표적인 두가지 예가 도 1과 도 2에 도시되어 있다.
도 1에 도시된 종래의 멀티 칩 패키지(10)는 개별 패키지(11, 12)를 적층한 패키지 적층식으로서, 티에스오피(TSOP; thin small outline package) 유형이다. 한편, 도 2에 도시된 종래의 멀티 칩 패키지(20)는 개별 반도체 칩(21, 22, 23)을 수직으로 적층하거나 수평으로 배치하여 일괄적으로 패키징하며, 비지에이(BGA; ball grid arrary) 유형이다.
도 1의 멀티 칩 패키지(10)에 있어서, 각각의 개별 패키지(11, 12)는 하나씩의 반도체 칩(13)을 내장하며 엘오시(LOC; lead on chip) 리드 프레임을 사용한다. 리드 프레임의 내부 리드(14)는 반도체 칩(13)의 상부면에 접착 테이프(15)로 접착되고 금 와이어(16)에 의하여 전기적으로 연결된다. 적층된 상하부 패키지(11, 12)는 별도의 연결용 리드(17)를 사용하여 서로 전기적으로 연결된다. 이 때, 연결용 리드(17)는 각 리드 프레임의 외부 리드(18)와 접합되며, 멀티 칩 패키지(10)의 외부접속 단자가 된다.
도 2의 멀티 칩 패키지(20)는 하나의 패키지 형태를 이루며, 회로기판(24)의 한쪽 면에 반도체 칩(21, 22, 23)이 수직으로 적층되거나 수평으로 배치된다. 반도체 칩(21)과 반도체 칩(22) 또는 반도체 칩(21, 23)과 회로기판(24) 사이의 물리적 접착은 접착제(25)를 통하여 이루어지며 전기적 연결은 금 와이어(26)에 의하여 이루어진다. 회로기판(24)의 반대쪽 면에는 솔더 볼(27)이 형성되어 패키지(20)의 외부접속 단자가 된다.
이상 설명한 바와 같은 종래의 멀티 칩 패키지는 여러 가지 단점을 가지고 있다.
도 1에 도시된 유형의 멀티 칩 패키지(10)는 패키지 적층식이어서 패키지 전체 높이가 커지는 단점이 있다. 따라서, 이러한 유형의 멀티 칩 패키지(10)는 휴대용 통신기기 등에 적용하기가 곤란하다. 또한, 도 1의 멀티 칩 패키지(10)는 동일한 크기를 가지는 반도체 칩(13)만을 사용할 수 있다. 크기가 서로 다른 칩(13)을 사용하게 되면 열팽창계수 차이에 따른 패키지 뒤틀림(warpage) 현상에 의하여 개별 패키지(11, 12) 사이의 접합부 또는 외부 리드(18)와 연결용 리드(17) 사이의 접합부에 파단이 발생한다.
도 2에 도시된 유형의 멀티 칩 패키지(20)는 반도체 칩(21, 22, 23)을 수직으로 적층하는데 한계가 있어 수평 배치가 필요하며, 이로 인하여 패키지 면적이 커지는 단점이 있다. 또한, 동일한 유형의 메모리 칩을 사용하여 메모리 용량을 증대시키고자 할 경우, 동일한 칩 크기로 인하여 칩 적층이 곤란한 문제도 있다.
한편, 도 1과 도 2에 도시된 멀티 칩 패키지 공통의 문제로서, 전기적 연결 수단으로 금 와이어(16, 26)를 사용하기 때문에 고속 소자 제품에 부적합한 문제가 있다.
따라서, 본 발명은 이러한 종래기술에서의 문제점들을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 동일 유형의 메모리 칩을 적층하여 메모리 용량을 증대시킬 수 있을 뿐만 아니라 다른 유형의 반도체 칩들을 복합적으로 구성하여 다양한 기능의 시스템-온-패키지(system-on-package)를 구현할 수 있는 멀티 칩 패키지를 제공하기 위한 것이다.
본 발명의 다른 목적은 멀티 칩 패키지의 두께와 면적을 최소화하여 시스템의 고집적화를 가능하게 하고, 전기적 연결 경로를 줄여 고속 소자에 대응할 수 있도록 하는 것이다.
본 발명의 또 다른 목적은 멀티 칩 패키지의 중량을 줄여 휴대용 통신기기 등의 경쟁력을 높일 수 있도록 하는 것이다.
본 발명의 또 다른 목적은 패키지 뒤틀림에 의한 접합부 파단과 같은 불량 요인을 제거하여 멀티 칩 패키지의 신뢰성을 향상시키기 위한 것이다.
도 1은 종래기술에 따른 멀티 칩 패키지의 한 예를 나타내는 단면도이다.
도 2는 종래기술에 따른 멀티 칩 패키지의 다른 예를 나타내는 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 멀티 칩 패키지의 사시도이다.
도 4 내지 도 17은 도 3에 도시된 멀티 칩 패키지의 제조 방법을 나타내는 공정도로서,
도 4는 칩 범프가 형성된 웨이퍼를 개략적으로 나타내는 평면도,
도 5는 칩 범프의 상세 구조를 나타내는 단면도,
도 6은 웨이퍼로부터 분리된 개별 반도체 칩을 나타내는 사시도,
도 7은 회로기판 매트릭스를 개략적으로 나타내는 사시도,
도 8은 단위 회로기판의 내측면을 나타내는 평면도,
도 9는 단위 회로기판의 외측면을 나타내는 평면도,
도 10은 도 8 및 도 9의 X-X선을 따라 절단하여 나타내는 단면도,
도 11은 단위 회로기판에 반도체 칩을 정렬한 상태를 나타내는 사시도,
도 12는 단위 회로기판에 반도체 칩을 접착한 상태를 나타내는 사시도,
도 13은 반도체 칩에 접착층을 형성한 상태를 나타내는 사시도,
도 14는 단위 회로기판을 분리하는 단계를 나타내는 사시도,
도 15는 단위 회로기판을 접은 상태를 나타내는 단면도,
도 16은 패키지 내부공간을 보호제로 채우는 단계를 나타내는 사시도,
도 17은 패키지 외부 단자를 형성한 상태를 나타내는 단면도이다.
도 18은 본 발명의 제2 실시예에 따른 멀티 칩 패키지의 단면도이다.
도 19 내지 도 22는 본 발명의 제3 실시예에 따른 멀티 칩 패키지 및 그 제조 방법을 나타내는 공정도로서,
도 19는 단위 회로기판의 내측면을 나타내는 평면도,
도 20은 단위 회로기판에 반도체 칩을 접착한 상태를 나타내는 평면도,
도 21은 단위 회로기판을 접은 상태를 나타내는 사시도,
도 22는 패키지 내부공간을 보호제로 채운 상태를 나타내는 사시도이다.
<도면 부호의 설명>
80: 웨이퍼(wafer) 81: 스크라이브 영역(scribe lane)
82: 집적회로 영역(IC region) 83: 칩 패드(chip pad)
84: 퓨즈(fuse) 85: 패시베이션막(passivation layer)
86: 완충막(buffer layer) 87: 유비엠(UBM; under bump metal)
88: 칩 범프(chip bump) 90: 회로기판 매트릭스(matrix)
91: 금속 프레임(metal frame) 92: 접착 테이프(adhesive tape)
100, 200, 300: 멀티 칩 패키지(multi chip package)
102: 패키지 내부공간(package inner space)
110, 111, 112a, 112b, 113, 211, 212, 213, 311, 312a, 312b, 313: 반도체 칩(semiconductor chip)
120, 220, 320: 회로기판 또는 단위 회로기판(circuit substrate)
120a: 회로기판 내측면 120b: 회로기판 외측면
121, 321: 회로기판 제1 영역 122, 322: 회로기판 제2 영역
123, 323: 회로기판 제3 영역 324: 회로기판 제4 영역
125: 노치(notch) 126a,326a: 기판 패드(substrate pad)
126b: 볼 랜드(ball land) 127: 비티 수지(BT resin)
128a, 328a: 구리 배선(copper trace) 128b: 도금층(plated layer)
129: 솔더 레지스트(solder resist) 130, 230: 접착층(adhesive layer)
132: 플럭스(flux) 140, 340: 보호제(encapsulant)
142: 디스펜싱 노즐(dispensing nozzle)
150, 250: 솔더 볼(solder ball) 350: 접촉 패드(contact pad)
이러한 목적들을 달성하기 위하여, 본 발명은 반도체 칩의 밀도를 최대화할 수 있는 구조의 멀티 칩 패키지와 그 제조 방법을 제공한다. 본 발명에 따른 멀티 칩 패키지는 패키지의 3면을 둘러싸는 3개의 영역으로 이루어지는 회로기판과, 상기 영역들의 내측면에 의하여 이루어지는 패키지 내부공간에 위치하고 각각의 상기 영역에 물리적으로 접합되고 전기적으로 연결되는 적어도 2개 이상의 반도체 칩들을 포함하여 구성된다.
본 발명에 따른 멀티 칩 패키지에 있어서, 상기 회로기판은 상기 영역들의 내측면에 형성되고 상기 반도체 칩들과 전기적으로 연결되는 기판 패드들을 포함한다. 상기 반도체 칩들은 상부면에 형성되는 칩 패드들과, 각각의 상기 칩 패드에 형성되는 칩 범프를 포함하며, 각각 대응하는 상기 칩 범프와 상기 기판 패드가 물리적으로 접합되고 전기적으로 연결된다.
또한, 상기 반도체 칩들은 상기 제1 영역에 형성되는 제1 반도체 칩과, 상기 제2 영역에 형성되는 적어도 1개 이상의 제2 반도체 칩과, 상기 제3 영역에 형성되는 제3 반도체 칩을 포함한다. 이 때, 상기 제1 반도체 칩의 뒷면과 상기 제3 반도체 칩의 뒷면은 서로 마주보며, 상기 제1 반도체 칩과 상기 제3 반도체 칩은 서로 동일한 크기를 가질 수 있다.
한편, 상기 회로기판은 상기 제1 영역의 외측면에 형성되고 상기 기판 패드들과 전기적으로 연결되는 볼 랜드들을 포함할 수 있으며, 이 경우 각각의 상기 볼 랜드에 형성되는 솔더 볼들을 더 포함할 수 있다.
또한, 상기 회로기판은 상기 제3 영역의 측면으로부터 연장되는 소켓 삽입형의 제4 영역을 더 포함할 수 있으며, 상기 제4 영역은 그 측면에 형성되고 상기 기판 패드들과 전기적으로 연결되는 접촉 패드들을 포함할 수 있다.
또한, 상기 회로기판은 상기 영역들의 외측면 경계선에 형성되는 노치를 포함하는 것이 바람직하며, 본 발명의 멀티 칩 패키지는 상기 패키지 내부공간에 채워지는 보호제를 더 포함할 수 있다.
한편, 본 발명에 따라 제공되는 멀티 칩 패키지의 제조 방법은, 제1 영역과 제2 영역과 제3 영역을 포함하는 회로기판을 제공하는 단계와, 상기 회로기판과 물리적으로 접합되고 전기적으로 연결되도록 상기 영역들의 내측면에 적어도 2개 이상의 반도체 칩들을 접착하는 단계와, 상기 각각의 영역이 패키지의 3면을 둘러싸고 상기 영역들의 내측면에 의하여 이루어지는 패키지 내부공간에 상기 반도체 칩들이 위치하도록 상기 회로기판을 접는 단계를 포함하여 구성된다.
또한, 본 발명에 따른 멀티 칩 패키지의 제조 방법은, 각각 제1 영역과 제2 영역과 제3 영역으로 이루어지는 단위 회로기판이 다수개 형성된 회로기판 매트릭스를 제공하는 단계와, 상기 단위 회로기판과 물리적으로 접합되고 전기적으로 연결되도록 각각의 상기 단위 회로기판에 있어서 상기 영역들의 내측면에 적어도 2개 이상의 반도체 칩들을 접착하는 단계와, 상기 회로기판 매트릭스로부터 상기 단위 회로기판들을 분리하는 단계와, 상기 각각의 영역이 패키지의 3면을 둘러싸고 상기 영역들의 내측면에 의하여 이루어지는 패키지 내부공간에 상기 반도체 칩들이 위치하도록 상기 단위 회로기판을 접는 단계를 포함하여 구성된다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다. 첨부 도면에서 일부 구성요소들은 도면의 명확한 이해를 돕기 위해 다소 과장되거나 개략적으로 도시되었으며 실제의 크기를 전적으로 반영하는 것은 아니다.
1. 제1 실시예
본 발명의 제1 실시예에 따른 멀티 칩 패키지가 도 3의 사시도 및 도 17의 단면도에 도시되어 있다. 도 3과 도 17을 참조하면, 제1 실시예의 멀티 칩 패키지(100)는 4개의 반도체 칩(111, 112a, 도 11의 112b, 113)으로 구성된다. 멀티 칩 패키지(100)는 회로기판(120)에 의하여 3면이 둘러싸여 있으며, 모든 반도체 칩(111, 112a, 112b, 113)은 회로기판(120)의 내측면에 의하여 이루어지는 패키지 내부공간(102)에 위치한다. 각각의 반도체 칩(111, 112a, 112b, 113)은 상부면에 형성된 칩 범프(88, chip bump)들을 포함하며, 칩 범프(88)에 의하여 회로기판(120)의 내측면에 물리적으로 접합되고 전기적으로 연결된다.
회로기판(120)은 모두 3개의 영역으로 이루어진다. 회로기판(120)은 패키지 제조 과정에서 각 영역의 경계선에서 접히게 되며, 제1 영역(121)은 패키지의 상부면을, 제2 영역(122)은 패키지의 옆면 중의 하나를, 제3 영역(123)은 패키지의 하부면을 형성한다. 제1 영역(121)의 내측면에는 제1 반도체 칩(111)이, 제2 영역(122)의 내측면에는 2개의 제2 반도체 칩(112a, 도 11의 112b)이, 제3 영역(123)의 내측면에는 제3 반도체 칩(113)이 접착된다. 제1 반도체 칩(111)과 제3 반도체 칩(113)의 뒷면은 서로 마주보며 접착층(130)에 의하여 서로 접착된다.
패키지 내부공간(102)은 보호제(140)에 의하여 채워지며, 회로기판 제1영역(121)의 외측면에는 패키지 외부접속 단자로서 기능하는 솔더 볼(150, solder ball)들이 형성된다. 솔더 볼(150)들은 회로기판(120)을 통하여 각 반도체 칩(111, 112a, 112b, 113)과 전기적으로 연결된다.
제1 실시예에 따른 멀티 칩 패키지(100)는 다음과 같은 방법에 따라 제조된다. 이하, 도 4 내지 도 17을 참조하여 설명될 멀티 칩 패키지(100)의 제조 방법으로부터 그 구조 또한 보다 명확해질 것이다.
도 4는 칩 범프가 형성된 웨이퍼(80)를 개략적으로 나타내는 평면도이다. 도 4에 도시된 바와 같이, 웨이퍼(80)는 수십 내지 수백개의 반도체 칩(110)들로 이루어진다. 각각의 반도체 칩(110)은 스크라이브 영역(81, scribe lane)에 의하여 구분되며, 스크라이브 영역(81)을 따라 웨이퍼(80)를 절단함으로써 각각의 개별 반도체 칩(110)을 얻을 수 있다. 각 반도체 칩(110)의 상부면에는 다수의 칩 패드(chip pad)들이 형성되며, 칩 패드마다 칩 범프가 형성된다. 칩 패드에 형성된 칩 범프의 상세 구조가 도 5의 단면도에 도시되어 있으며, 웨이퍼(80)로부터 분리된 개별 반도체 칩(110)이 도 6의 사시도에 도시되어 있다.도 5와 도 6을 참조하면, 반도체 칩(110)을 구성하는 소정의 집적회로 영역(82)은 패시베이션막(85, passivation layer)으로 덮여 외부 환경으로부터 보호된다. 집적회로 영역(82)과 전기적으로 연결된 칩 패드(83)는 패시베이션막(85)을 통하여 노출된다. 패시베이션막(85) 위에는 완충막(86)이 형성되며, 사진식각 공정에 의하여 칩 패드(83) 부분이 노출된다. 노출된 칩 패드(83) 상부면과 완충막(86) 측면에는 유비엠(87, UBM; under bump metal)이 형성되며, 그 위로 칩 범프(88)가 형성된다.
패시베이션막(85)은 산화막 또는 질화막이며, 완충막(86)은 폴리이미드(polyimide) 또는 비시비(BCB; benzocyclobutene) 등으로 이루어진다. 완충막(86)은 추후 반도체 칩(110)이 칩 범프(88)를 통하여 회로기판에 접합된 후 칩 범프(88)에 미치는 열응력을 완화시키기 위한 것이다. 유비엠(87)은 구리, 크롬, 니켈, 금 등의 금속으로 형성되며, 접착층 및 확산방지층 등의 역할을 한다. 칩 범프(88)는 예컨대 솔더 페이스트(solder paste)의 스크린 프린트(screen print) 및 리플로우(reflow)를 통하여 형성된다. 이 밖에도 금 등의 다른 재질을 이용하여 증착, 도금, 스터드 범핑(stud bumping) 등의 다른 방법으로 칩 범프(88)를 형성할 수 있다. 도 5의 도면 부호 84번은 퓨즈(fuse)를 나타내며, 반도체 칩에 불량 셀이 있을 때 칩 수리용으로 사용된다.반도체 칩과 더불어 본 발명의 멀티 칩 패키지를 구성하는 주요 구성요소는 회로기판이다. 제1 실시예의 멀티 칩 패키지에 사용되는 회로기판이 도 7 내지 도 10에 도시되어 있다.
회로기판은 수십개 단위로 일괄적으로 제조되어 패키지 제조에 사용된다. 이하, 일괄적으로 제조되는 회로기판의 묶음을 회로기판 매트릭스(matrix) 라 칭하며, 각각의 회로기판을 단위 회로기판 이라 칭한다. 도 7은 회로기판 매트릭스(90)를 개략적으로 보여주고 있으며, 도 8 내지 도 10은 단위 회로기판(120)을 보여주고 있다. 특히, 도 8과 도 9는 단위 회로기판(120)의 내측면(120a)과 외측면(120b)을 각각 나타내는 평면도이며, 도 10은 도 8과 도 9의 X-X선을 따라 절단한 단면도이다.도 7에 도시된 바와 같이, 회로기판 매트릭스(90)는 수십개의 단위 회로기판(120)들이 금속 프레임(91)에 고정된 상태로 제조된다. 금속 프레임(91)의 하부면과 단위 회로기판(120)들의 하부면(즉, 외측면)에는 접착 테이프(도 14의 92)가 부착되어 있다.
도 8 내지 도 10을 참조하면, 단위 회로기판(120)은 전술한 바와 같이 3개의 영역(121, 122, 123)으로 이루어진다. 단위 회로기판 외측면(120b)의 각 영역(121, 122, 123) 사이의 경계선에는 노치(125, notch)가 형성된다. 노치(125)는 추후 회로기판(120)을 용이하게 접을 수 있게 해 준다. 회로기판(120)의 몸체는 비티 수지(127, BT resin)로 이루어진다. 비티 수지(127)의 내부와 상하부면에는 소정의 구리 배선(128a)과 도금층(128b)이 형성되고, 비티 수지(127) 상하부면에는 각각 솔더 레지스트(129, solder resist)가 형성된다. 회로기판 내측면(120a)에 노출된 구리 배선(128a)과 도금층(128b)은 기판 패드(126a, substrate pad)를 이루며, 외측면(120b)에 노출된 구리 배선(128a)과 도금층(128b)은 볼 랜드(126b, ball land)를 이룬다. 추후 반도체 칩의 칩 범프와 접합될 기판 패드(126a)는 회로기판(120)의 전 영역(121, 122, 123)에 걸쳐 형성되며, 솔더 볼과 접합될 볼 랜드(126b)는 회로기판(120)의 제1 영역(121)에만 형성된다. 칩 범프 또는 솔더 볼과의 접합성을 향상시키기 위하여 사용되는 도금층(128b)은 예를 들어 금과 니켈로 이루어진다.반도체 칩과 회로기판의 접착 단계가 도 11 및 도 12에 도시되어 있다. 반도체 칩(111, 112a, 112b, 113)은 도 11에 도시된 바와 같이 단위 회로기판(120)의 내측면(120a)에 정렬된 후, 도 12에 도시된 바와 같이 접착된다. 이 때, 반도체 칩의 상부면에 형성된 칩 범프(도 6의 88)가 회로기판 내측면(120a)의 기판 패드(126a)와 물리적으로 접합을 이룬다. 도면에 도시되지는 않았지만, 칩 범프(88)와 기판패드(126a)를 접합시키기 전에 회로기판 내측면(120a)에 플럭스(도 15의 132, flux)를 먼저 도포한다. 플럭스(132)는 칩 범프(88)와 기판 패드(126a) 사이의 접합을 도울 뿐만 아니라, 반도체 칩 상부면과 회로기판 내측면(120a) 사이의 틈새를 메우는 역할을 한다. 플럭스(132)로는 예컨대 비전도성 폴리이미드가 사용된다.
회로기판(120)에 반도체 칩(111, 112a, 112b, 113)을 접착한 후, 도 13에 도시된 바와 같이 제3 반도체 칩(113)의 뒷면에 접착층(130)을 형성한다. 접착층(130)을 형성하기 위하여 접착 테이프를 부착할 수도 있으며, 액상 접착제를 도포할 수도 있다.
이어서, 도 14에 도시된 바와 같이, 회로기판 매트릭스(90)로부터 각각의 단위 회로기판(120)을 분리한다. 반도체 칩(110)이 접착된 각각의 단위 회로기판(120)은 전술한 바와 같이 회로기판 매트릭스(90)의 접착 테이프(92)에 부착되어 고정된 상태에 있다. 이 상태에서 자외선을 조사하여 접착 테이프(92)의 접착력을 약화시키면서 픽업(pickup) 기구를 사용하여 단위 회로기판(120)을 분리시키거나, 접착 테이프(92)의 아래쪽에서 단위 회로기판(120)을 밀어 올리면서 픽업 기구로 단위 회로기판(120)을 분리시킨다. 이러한 단위 회로기판(120)의 분리 단계는 제3 반도체 칩(도 13의 113)의 뒷면에 접착층(도 13의 130)을 형성하는 단계 이전에 이루어질 수도 있다.
그 후, 도 15에 도시된 바와 같이, 단위 회로기판(120)을 패키지 형태로 접는다. 즉, 회로기판(120)의 이웃하는 영역끼리 90도 각도를 이루도록 회로기판(120)을 접는다. 따라서, 회로기판(120)의 내측면(120a)에 접착된 모든 반도체 칩(111, 112a, 도 13의 112b, 113)은 회로기판(120)이 둘러싸면서 생기게 되는 패키지 내부공간(102)에 위치하게 된다. 아울러, 제1 반도체 칩(111)과 제3 반도체 칩(113)의 뒷면끼리는 서로 마주보게 되며, 미리 제3 반도체 칩(113)에 형성된 접착층(130)을 통하여 서로 접착된다.
계속해서, 도 16에 도시된 바와 같이, 반도체 칩(110)과 회로기판(120)의 내측면을 보호하기 위하여 패키지 내부공간(102)을 보호제(140)로 채운다. 보호제(140)는 다량의 실리카 필러(silica filler)가 함유된 액상의 에폭시 수지(epoxy resin)가 사용되며, 디스펜싱 노즐(142, dispensing nozzle)을 사용하여 액상 수지를 공급한 후 경화시켜 형성한다. 실리카 필러는 보호제(140)가 고온에서 급격한 열팽창을 일으키지 않도록 하는 역할을 한다.
이어서, 도 17에 도시된 바와 같이, 패키지(100)의 외부접속 단자로서 솔더 볼(150)을 형성한다. 솔더 볼(150)은 회로기판(120)의 제1 영역(121) 외측면에 노출된 볼 랜드(도 9의 126b)에 형성되며, 플럭스 도포 및 리플로우 공정을 거쳐 형성된다.
이상 설명한 본 발명의 제1 실시예는 서로 다른 크기와 기능을 가지는 여러 유형의 반도체 칩을 하나의 멀티 칩 패키지에 조립한 일반적인 경우의 예이다. 예를 들어, 디램(DRAM), 에스램(SRAM), 플래시 메모리(flash memory), 고주파 칩(RF chip)을 하나의 패키지에 구성하여 시스템-온-패키지(system-on-package)를 구현한 예이다.따라서, 제1 실시예의 경우, 제1 반도체 칩(111)과 제3 반도체 칩(113)의 크기가 서로 다른 것이 일반적이다. 그로 인하여, 회로기판(120)에 반도체 칩(111,112a, 112b, 113)을 접착한 후에도 패키지 내부공간(102)이 남게 되며, 이를 보호제(140)로 채우는 공정이 필요해진다. 그러나, 제1 반도체 칩과 제3 반도체 칩의 크기가 서로 같고, 제2 반도체 칩의 크기까지 고려하여 회로기판을 제조한다면, 보호제를 사용할 필요가 없어진다. 본 발명의 제2 실시예는 그러한 경우의 예이다.
2. 제2 실시예
도 18은 제2 실시예에 따른 멀티 칩 패키지(200)를 도시하고 있다. 도시된 바와 같이, 제1 반도체 칩(211)과 제3 반도체 칩(213)의 크기는 서로 동일하다. 예를 들어, 메모리 용량을 확장하기 위하여 2개의 동일한 유형의 메모리 칩을 사용하는 경우이다. 또한, 회로기판(220) 제1 영역 및 제3 영역의 내측면 폭은 제2 반도체 칩(212)의 두께와 제1 반도체 칩(211)의 폭을 합친 크기와 동일하다.
따라서, 접착층(230)을 통하여 제1 반도체 칩(211)과 제3 반도체 칩(213)의 뒷면을 서로 접착하는 단계만으로 충분하며, 제1 실시예의 보호제는 사용할 필요가 없다. 제2 실시예의 나머지 구조 및 제조 방법은 전술한 제1 실시예의 경우와 동일하다.
한편, 본 발명의 제1 실시예와 제2 실시예는 패키지(100, 200)의 외부접속 단자로서 솔더 볼(150, 250)을 사용하는 경우의 예이다. 그러나, 본 발명의 멀티 칩 패키지는 솔더 볼 이외에도 다른 유형의 외부접속 단자를 사용할 수 있다. 본 발명의 제3 실시예는 솔더 볼이 아닌 다른 유형의 외부접속 단자와 그에 따른 회로기판을 사용하는 경우의 예이다.
3. 제3 실시예
도 19 내지 도 22는 본 발명의 제3 실시예에 따른 멀티 칩 패키지(300) 및 그 제조 방법을 나타내는 공정도로서, 도 19는 단위 회로기판(320)의 내측면을 나타내는 평면도이고, 도 20은 단위 회로기판에 반도체 칩(311, 312a, 312b, 313)을 접착한 상태를 나타내는 평면도이며, 도 21은 단위 회로기판(320)을 접은 상태를 나타내는 사시도이고, 도 22는 패키지 내부공간을 보호제(340)로 채운 상태를 나타내는 사시도이다.
도시된 바와 같이, 본 실시예의 회로기판(320)은 전술한 실시예들과 달리 모두 4개의 영역(321, 322, 323, 324)으로 이루어진다. 특히, 제4 영역(324)은 제3 영역(323)의 측면으로부터 연장되며 소켓 삽입형으로 형성된다. 본 실시예의 패키지 외부접속 단자는 제4 영역(324)의 측면에 형성되는 접촉 패드(350, contact pad)들이다. 접촉 패드(350)가 형성된 소켓 삽입형의 제4 영역(324)은 시스템에 쉽게 장착하고 분리할 수 있기 때문에, 패키지 실장성이 우수하며 시스템 업그레이드(upgrade)도 용이하다.
한편, 접촉 패드(350)가 회로기판(320)의 측면에 형성되고 구리 배선(328a)을 통하여 기판 패드(326a)와 연결되기 때문에, 구리 배선(328a)은 전술한 실시예와 달리 회로기판(320)의 외측면에 형성될 필요가 없고 볼 랜드(도 10의 126b)와 외측면 쪽의 솔더 레지스트(도 10의 127)도 필요없다. 따라서, 그만큼 회로기판(320)의 두께도 얇아지게 된다. 제3 실시예의 나머지 구조 및 제조 방법은 전술한 제1 실시예의 경우와 동일하다.
이상 설명한 세가지 실시예들은 본 발명의 바람직한 실시예이다. 그러나, 본발명의 범위는 반드시 전술한 실시예들에 한정되지 않는다.
예를 들어, 전술한 실시예들에서 제2 반도체 칩은 2개가 사용되는 것으로 설명되었으나 반드시 이에 한정되지는 않는다. 필요에 따라 제2 반도체 칩도 1개만 사용될 수 있으며, 혹은 3개가 사용되거나 경우에 따라 전혀 사용되지 않을 수도 있다.
또한, 패키지 박형화의 일환으로서, 본 발명의 멀티 칩 패키지는 칩 범프가 형성된 반도체 칩을 사용하여 회로기판과의 접착을 구현한다. 따라서, 패키지 두께와 직접 관련이 없는 제2 반도체 칩의 경우는 칩 범프가 형성되지 않고 일반적인 와이어 본딩(wire bonding)을 이용하여 칩 패드와 기판 패드간에 전기적 연결을 이룰 수도 있다.
또한, 본 발명의 칩 범프는 반도체 칩의 칩 패드에 형성되는 것이 바람직하지만 회로기판의 기판 패드에 형성되는 경우도 배제하지 않는다.
또한, 본 발명의 제조 방법은 다수의 단위 회로기판이 형성된 회로기판 매트릭스를 사용하는 것이 바람직하지만 단위 회로기판별로 구현될 수도 있다.
이상 설명한 바에 의하여 알 수 있듯이, 본 발명에 따른 멀티 칩 패키지 및 그 제조 방법은 다음의 여러 장점들을 가지고 있다.
1. 본 발명의 멀티 칩 패키지는 반도체 칩의 밀도를 최대화할 수 있는 구조적 특성상 패키지 두께와 면적을 최소화할 수 있다. 따라서, 시스템의 고집적화가 가능하다.
2. 본 발명의 멀티 칩 패키지는 칩 범프를 이용하여 반도체 칩과 회로기판 사이의 전기적 연결을 구현할 뿐만 아니라 솔더 볼을 통하여 패키지와 시스템간의 전기적 연결을 구현할 수 있기 때문에, 전기적 연결 경로가 대폭 줄어들고 전기적 특성이 향상되며 고속 소자에 유리하게 대응할 수 있다.
3. 본 발명의 멀티 칩 패키지는 기존의 리드 프레임이나 에폭시 몰딩 화합물(epoxy molding compound) 등을 사용하지 않음으로 인하여 그 중량을 줄일 수 있고 휴대용 통신기기 등에 적용하여 제품 경쟁력을 높일 수 있다.
4. 본 발명의 멀티 칩 패키지는 종래의 멀티 칩 패키지에서 나타나는 패키지 뒤틀림에 의한 접합부 파단이 발생하지 않으므로 멀티 칩 패키지의 신뢰성을 향상시킬 수 있다.
5. 본 발명의 멀티 칩 패키지는 동일 유형의 메모리 칩들로 구성하여 메모리 용량을 확장시킬 수 있을 뿐만 아니라, 다른 유형의 반도체 칩들로 복합적으로 구성하여 다양한 기능을 구현할 수 있는 시스템-온-패키지(system-on-package)로서 유용하게 적용할 수 있다.
6. 본 발명의 멀티 칩 패키지는 소켓 삽입형의 외부접속 단자를 이용함으로써 시스템 장착 및 분리와 시스템 업그레이드가 용이하다.
7. 본 발명의 멀티 칩 패키지의 제조 방법은 회로기판 매트릭스를 이용하는 등의 공정 특성상 제조 공정이 간단하고 제조 비용이 저렴하다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (22)

  1. 패키지의 3면을 둘러싸는 제1 영역과 제2 영역과 제3 영역을 포함하는 회로기판과,
    상기 영역들의 내측면에 의하여 이루어지는 패키지 내부공간에 위치하고 각각의 상기 영역에 물리적으로 접합되고 전기적으로 연결되는 적어도 2개 이상의 반도체 칩들을 포함하며,
    상기 반도체 칩들은 상기 회로기판의 제 1 영역에 형성되는 제1 반도체 칩과, 상기 제2 영역에 형성되는 적어도 1개 이상의 제2 반도체 칩과, 상기 제3 영역에 형성되는 제3 반도체 칩으로 구성된 것을 특징으로 하는 멀티 칩 패키지.
  2. 제1항에 있어서, 상기 회로기판은 상기 영역들의 내측면에 형성되고 상기 반도체 칩들과 전기적으로 연결되는 기판 패드들을 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  3. 제2항에 있어서, 상기 반도체 칩들은 상부면에 형성되는 칩 패드들과, 각각의 상기 칩 패드에 형성되는 칩 범프를 포함하며, 각각 대응하는 상기 칩 범프와 상기 기판 패드가 물리적으로 접합되고 전기적으로 연결되는 것을 특징으로 하는 멀티 칩 패키지.
  4. 삭제
  5. 제 1항에 있어서, 상기 제1 반도체 칩의 뒷면과 상기 제3 반도체 칩의 뒷면은 서로 마주보는 것을 특징으로 하는 멀티 칩 패키지.
  6. 제 1항에 있어서, 상기 제1 반도체 칩과 상기 제3 반도체 칩은 서로 동일한 크기를 가지는 것을 특징으로 하는 멀티 칩 패키지.
  7. 제2항에 있어서, 상기 회로기판은 상기 제1 영역의 외측면에 형성되고 상기 기판 패드들과 전기적으로 연결되는 볼 랜드들을 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  8. 제7항에 있어서, 각각의 상기 볼 랜드에 형성되는 솔더 볼들을 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  9. 제2항에 있어서, 상기 회로기판은 상기 제3 영역의 측면으로부터 연장되는 소켓 삽입형의 제4 영역을 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  10. 제9항에 있어서, 상기 제4 영역은 그 측면에 형성되고 상기 기판 패드들과 전기적으로 연결되는 접촉 패드들을 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  11. 제1항에 있어서, 상기 회로기판은 상기 영역들의 외측면 경계선에 형성되는 노치를 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  12. 제1항 또는 제11항에 있어서, 상기 패키지 내부공간에 채워지는 보호제를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  13. 제1 영역과 제2 영역과 제3 영역을 포함하는 회로기판을 제공하는 단계;
    상기 회로기판과 물리적으로 접합되고 전기적으로 연결되도록 상기 영역들의 내측면에 반도체 칩들을 접착시키되, 상기 회로기판의 제 1 영역에는 제1 반도체 칩을, 상기 제2 영역에는 적어도 1개 이상의 제2 반도체 칩을, 상기 제3 영역에는 제3 반도체 칩을 각각 접착하는 단계;
    상기 각각의 영역이 패키지의 3면을 둘러싸고 상기 영역들의 내측면에 의하여 이루어지는 패키지 내부공간에 상기 반도체 칩들이 위치하도록 상기 회로기판을 접는 단계를 포함하는 멀티 칩 패키지의 제조 방법.
  14. 각각 제1 영역과 제2 영역과 제3 영역으로 이루어지는 단위 회로기판이 다수개 형성된 회로기판 매트릭스를 제공하는 단계;
    상기 단위 회로기판과 물리적으로 접합되고 전기적으로 연결되도록 각각의 상기 단위 회로기판에 있어서 상기 영역들의 내측면에 반도체 칩들을 접착시키되, 상기 회로기판의 제 1 영역에는 제1 반도체 칩을, 상기 제2 영역에는 적어도 1개 이상의 제2 반도체 칩을, 상기 제3 영역에는 제3 반도체 칩을 각각 접착하는 단계;
    상기 회로기판 매트릭스로부터 상기 단위 회로기판들을 분리하는 단계;
    상기 각각의 영역이 패키지의 3면을 둘러싸고 상기 영역들의 내측면에 의하여 이루어지는 패키지 내부공간에 상기 반도체 칩들이 위치하도록 상기 단위 회로기판을 접는 단계를 포함하는 멀티 칩 패키지의 제조 방법.
  15. 제14항에 있어서, 상기 단위 회로기판들은 접착 테이프에 의하여 금속 프레임에 고정된 상태로 상기 회로기판 매트릭스에 형성되는 것을 특징으로 하는 멀티 칩 패키지의 제조 방법.
  16. 제14항에 있어서, 상기 반도체 칩의 접착 단계는, 상기 반도체 칩의 상부면에 형성된 칩 범프와 상기 단위 회로기판의 내측면에 형성된 기판 패드를 정렬하는 단계와, 상기 칩 범프와 상기 기판 패드를 물리적으로 접합하는 단계를 포함하는 것을 특징으로 하는 멀티 칩 패키지의 제조 방법.
  17. 제16항에 있어서, 상기 반도체 칩의 접착 단계 전에, 상기 단위 회로기판의 내측면에 플럭스를 도포하는 단계를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지의 제조 방법.
  18. 삭제
  19. 제 14항에 있어서, 상기 단위 회로기판의 분리 단계 전 또는 후에, 상기 제1 반도체 칩 또는 상기 제3 반도체 칩의 뒷면에 접착층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지의 제조 방법.
  20. 제14항에 있어서, 상기 단위 회로기판을 접는 단계는 상기 영역들의 외측면 경계선에 형성된 노치를 기준으로 이루어지는 것을 특징으로 하는 멀티 칩 패키지의 제조 방법.
  21. 제14항에 있어서, 상기 단위 회로기판을 접는 단계 후에, 상기 패키지 내부공간을 보호제로 채우는 단계를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지의 제조 방법.
  22. 제14항 또는 제21항에 있어서, 상기 단위 회로기판을 접는 단계 후에, 상기 제1 영역 외측면에 다수의 솔더 볼들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지의 제조 방법.
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US10/338,202 US6724090B2 (en) 2002-04-23 2003-01-08 Multi-chip package and method for manufacturing the same
CNB031035183A CN100459122C (zh) 2002-04-23 2003-01-28 多芯片封装体及其制造方法
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8178435B2 (en) 1998-12-21 2012-05-15 Megica Corporation High performance system-on-chip inductor using post passivation process
US6869870B2 (en) 1998-12-21 2005-03-22 Megic Corporation High performance system-on-chip discrete components using post passivation process
US8421158B2 (en) 1998-12-21 2013-04-16 Megica Corporation Chip structure with a passive device and method for forming the same
US6303423B1 (en) * 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
US6759275B1 (en) 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
US7938722B2 (en) * 2005-09-12 2011-05-10 Igt Enhanced gaming chips and table game security
DE10307674A1 (de) * 2003-02-21 2004-09-02 Dr. Johannes Heidenhain Gmbh Induktiver Sensor und damit ausgestatteter Drehgeber
US8008775B2 (en) 2004-09-09 2011-08-30 Megica Corporation Post passivation interconnection structures
US7355282B2 (en) 2004-09-09 2008-04-08 Megica Corporation Post passivation interconnection process and structures
KR101037246B1 (ko) * 2004-10-18 2011-05-26 스태츠 칩팩, 엘티디. 멀티 칩 리드 프레임 패키지
US8384189B2 (en) 2005-03-29 2013-02-26 Megica Corporation High performance system-on-chip using post passivation process
CN1901162B (zh) 2005-07-22 2011-04-20 米辑电子股份有限公司 连续电镀制作线路组件的方法及线路组件结构
KR100733251B1 (ko) * 2005-09-29 2007-06-27 삼성전기주식회사 이중 전자부품이 내장된 인쇄회로기판 및 그 제조방법
US20070135055A1 (en) * 2005-12-13 2007-06-14 Ho Lee S Combination quad flat no-lead and thin small outline package
CN100452331C (zh) * 2006-12-31 2009-01-14 徐中祐 裸芯片积木式封装方法
KR100837823B1 (ko) * 2007-01-11 2008-06-13 주식회사 하이닉스반도체 온도 정보를 공유하는 다수의 반도체 칩을 포함하는 멀티칩 패키지
CN100590867C (zh) * 2007-08-30 2010-02-17 南茂科技股份有限公司 多芯片堆叠的封装结构
KR20090042574A (ko) * 2007-10-26 2009-04-30 삼성전자주식회사 반도체 모듈 및 이를 구비하는 전자 장치
CN100552932C (zh) * 2007-11-13 2009-10-21 日月光半导体制造股份有限公司 可连接输出/输入模块的封装结构
US7885129B2 (en) * 2008-05-28 2011-02-08 Macronix International Co., Ltd Memory chip and method for operating the same
JP2012506156A (ja) * 2008-10-17 2012-03-08 オッカム ポートフォリオ リミテッド ライアビリティ カンパニー はんだを使用しないフレキシブル回路アセンブリおよび製造方法
US20130249076A1 (en) * 2012-03-20 2013-09-26 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Duplex Plated Bump-On-Lead Pad Over Substrate for Finer Pitch Between Adjacent Traces
JP6112796B2 (ja) 2012-07-17 2017-04-12 オリンパス株式会社 半導体装置実装構造体
DE102015219190A1 (de) * 2015-10-05 2017-04-06 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Herstellen eines elektronischen Bauelements und elektronisches Bauelement
CN106601694B (zh) * 2015-10-16 2020-09-15 台达电子工业股份有限公司 堆叠结构及其制造方法
US20180027344A1 (en) * 2016-07-19 2018-01-25 John E. Dzarnoski, Jr. Folded stacked package with embedded die module

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09181215A (ja) * 1995-12-25 1997-07-11 Hitachi Ltd 半導体装置およびその製造方法ならびにその実装方法
JP2000088921A (ja) * 1998-09-08 2000-03-31 Sony Corp 半導体装置
US6121676A (en) * 1996-12-13 2000-09-19 Tessera, Inc. Stacked microelectronic assembly and method therefor
US6300679B1 (en) * 1998-06-01 2001-10-09 Semiconductor Components Industries, Llc Flexible substrate for packaging a semiconductor component
JP2002009231A (ja) * 2000-06-20 2002-01-11 Seiko Epson Corp 半導体装置
KR20020017965A (ko) * 2000-08-31 2002-03-07 가나이 쓰토무 반도체장치
KR20020055573A (ko) * 2000-12-28 2002-07-09 윌리엄 비. 켐플러 기판 상에서의 수직 어셈블리를 위해 폴딩된 상호접속기상에 적층된 칩-스케일 패키지

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5731633A (en) * 1992-09-16 1998-03-24 Gary W. Hamilton Thin multichip module
US5448511A (en) * 1994-06-01 1995-09-05 Storage Technology Corporation Memory stack with an integrated interconnect and mounting structure
US5790380A (en) * 1995-12-15 1998-08-04 International Business Machines Corporation Method for fabricating a multiple chip module using orthogonal reorientation of connection planes
US5646446A (en) * 1995-12-22 1997-07-08 Fairchild Space And Defense Corporation Three-dimensional flexible assembly of integrated circuits
KR100192179B1 (ko) * 1996-03-06 1999-06-15 김영환 반도체 패키지
US6072236A (en) 1996-03-07 2000-06-06 Micron Technology, Inc. Micromachined chip scale package
US5789815A (en) * 1996-04-23 1998-08-04 Motorola, Inc. Three dimensional semiconductor package having flexible appendages
US7149095B2 (en) * 1996-12-13 2006-12-12 Tessera, Inc. Stacked microelectronic assemblies
US6225688B1 (en) * 1997-12-11 2001-05-01 Tessera, Inc. Stacked microelectronic assembly and method therefor
US6208521B1 (en) * 1997-05-19 2001-03-27 Nitto Denko Corporation Film carrier and laminate type mounting structure using same
US6184463B1 (en) * 1998-04-13 2001-02-06 Harris Corporation Integrated circuit package for flip chip
CN1229863C (zh) * 1998-09-09 2005-11-30 精工爱普生株式会社 半导体装置及其制造方法、电路基板和电子装置
US6376769B1 (en) 1999-05-18 2002-04-23 Amerasia International Technology, Inc. High-density electronic package, and method for making same
JP3543676B2 (ja) * 1999-06-02 2004-07-14 セイコーエプソン株式会社 マルチチップの実装構造及びその実装構造の製造方法、ならびに電気光学装置及び電子機器
JP2001203319A (ja) * 2000-01-18 2001-07-27 Sony Corp 積層型半導体装置
US6459148B1 (en) * 2000-11-13 2002-10-01 Walsin Advanced Electronics Ltd QFN semiconductor package
US6884653B2 (en) * 2001-03-21 2005-04-26 Micron Technology, Inc. Folded interposer
US6600222B1 (en) * 2002-07-17 2003-07-29 Intel Corporation Stacked microelectronic packages

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09181215A (ja) * 1995-12-25 1997-07-11 Hitachi Ltd 半導体装置およびその製造方法ならびにその実装方法
US6121676A (en) * 1996-12-13 2000-09-19 Tessera, Inc. Stacked microelectronic assembly and method therefor
US6300679B1 (en) * 1998-06-01 2001-10-09 Semiconductor Components Industries, Llc Flexible substrate for packaging a semiconductor component
JP2000088921A (ja) * 1998-09-08 2000-03-31 Sony Corp 半導体装置
JP2002009231A (ja) * 2000-06-20 2002-01-11 Seiko Epson Corp 半導体装置
KR20020017965A (ko) * 2000-08-31 2002-03-07 가나이 쓰토무 반도체장치
KR20020055573A (ko) * 2000-12-28 2002-07-09 윌리엄 비. 켐플러 기판 상에서의 수직 어셈블리를 위해 폴딩된 상호접속기상에 적층된 칩-스케일 패키지

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