KR100455723B1 - 비트라인 형성방법 - Google Patents
비트라인 형성방법 Download PDFInfo
- Publication number
- KR100455723B1 KR100455723B1 KR10-2001-0056515A KR20010056515A KR100455723B1 KR 100455723 B1 KR100455723 B1 KR 100455723B1 KR 20010056515 A KR20010056515 A KR 20010056515A KR 100455723 B1 KR100455723 B1 KR 100455723B1
- Authority
- KR
- South Korea
- Prior art keywords
- bit line
- dry etching
- mask pattern
- insulating layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title description 3
- 238000000034 method Methods 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims abstract description 6
- 238000001312 dry etching Methods 0.000 claims description 28
- 229920002120 photoresistant polymer Polymers 0.000 claims description 22
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 8
- 229910001882 dioxygen Inorganic materials 0.000 claims description 8
- 239000007789 gas Substances 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical group [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 2
- 238000000206 photolithography Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 42
- 239000004065 semiconductor Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 238000003860 storage Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Landscapes
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
본 발명은 미세 선폭의 비트라인(bit line)을 용이하게 형성할 수 있는 비트라인 형성방법에 관해 개시한다.
개시된 본 발명의 비트라인 형성방법은 기판 상에 비트라인 형성용 도전층 및 절연층을 차례로 형성하는 단계; 절연층 상에 소정영역을 개구시키는 제 1마스크 패턴을 형성하는 단계; 제 1마스크 패턴을 식각하여 제 2 마스크패턴을 형성하는 단계; 제 2마스크패턴을 이용하여 절연층을 제거하는 단계; 제 2마스크패턴을 제거하는 단계; 및 잔류된 절연층을 마스크로 하여 도전층을 제거하여 비트라인을 형성하는 단계를 포함한다.
Description
본 발명은 반도체장치의 형성방법에 관한 것으로, 보다 상세하게는 미세 선폭의 비트라인(bit line)을 용이하게 형성할 수 있는 비트라인 형성방법에 관한 것이다.
일반적으로 알려진 바와 같이, 반도체소자가 고집적화됨에 따라 점차로 회로 선폭의 사이즈(size)가 감소하고 있는 실정이다. 특히, 비트라인 형성 후 후속 공정의 (캐패시터의 스토리지노드 전극 등의)도전층과의 전기적인 절연을 위한 층간절연층 증착 공정과 셀프 어라인 콘택(self align contact) 공정에서의 공정 마진(margin)을 확보하기 위해, 1기가(Giga) 디램(DRAM)급 이상의 제품에서는 0.1㎛ 이하의 비트라인의 회로선폭을 요구하고 있다.
그러나, 이러한 미세 선폭의 비트라인을 형성하는 것은 현재의 포토(photo)장비로는 어려운 실정이며, 0.1㎛ 이하의 비트라인의 선폭을 형성하기 위해 전자빔 마스킹을 이용한 작업으로 포토 마스킹 작업을 진행하고 있으나, 생산성이 낮은 문제점이 있었다.
도 1a 내지 도 1c는 종래 기술에 따른 비트라인 형성과정을 보인 공정단면도이다. 또한, 도 2a 내지 도 2c 및 도 3은 종래기술의 문제점을 보인 도면이다.
종래 기술에 따른 비트라인 형성방법은, 도 1a에 도시된 바와 같이, 반도체기판(100) 상에 비트라인 형성용 도전층(102) 및 절연층(104)을 차례로 형성한다.이때, 상기 절연층(104)은 이 후의 비트라인을 형성하기 위한 공정 진행 시에 하드마스크(hard mask)로서의 역할을 한다. 또한, 도면에는 도시되어 있지 않지만, 상기 반도체기판(100)은 소오스/드레인(source/drain)의 도전영역 및 게이트(gate)를 포함한 트랜지스터(transistor)가 형성된 구조를 가진다.
이어서, 상기 절연층(104) 상에 감광막(PR:PhotoResist)을 도포하고 노광 및 현상하여 비트라인 형성영역을 덮는 감광막 패턴(106)을 형성한다. 상기 감광막 패턴(106)은, 통상의 포토장비를 이용하는 경우, 최소 0.14㎛ 정도의 선폭을 가지도록 패터닝된다.
그 다음, 도 1b에 도시된 바와 같이, 상기 감광막 패턴(106)을 식각마스크로 하고 상기 절연층을 제거하여 하드마스크(105)를 형성한다. 이때, 상기 절연층 제거는 1차 이방성 건식식각 공정(112)에 의해 진행된다.
이 후, 상기 감광막 패턴을 제거하고, 도 1c에 도시된 바와 같이, 상기 결과물을 하드마스크(105)로 가리고, 2차 이방성 건식식각 공정(114)에 의해 상기 도전층을 식각하여 비트라인(103)을 형성한다.
이때, 상기 비트라인(103)은 상기 2차 이방성 건식식각 공정(114)에 의해 잔류된 도전층이 되며, 상기 마스크패턴과 동일한 0.14㎛ 정도의 선폭을 가지도록 패터닝된다.
그러나, 0.14㎛ 이하의 선폭을 갖는 고집적 디바이스에서는 라인 & 스페이스(line & space)가 줄어드는데 비해 상대적으로 비트라인 형성용 도전층의 저항문제로 인하여 도전층의 높이(height)는 증가하고 있다.
또한, 비트라인의 경우 후속 공정인 캐패시터의 스토리지노드 전극용 콘택과의 셀프어라인 콘택을 형성하기 위해, 비트라인 형성용 도전층 상부에 하드마스크형성용 절연층이 추가되기 때문에 비트라인의 높이는 더욱 증가할 수 밖에 없다.
이러한 상대적인 스페이스의 감소와 높이 증가는 비트라인과 스토리지노드 전극과의 분리를 위한 하드마스크 형성용 절연층 증착이 어렵다.
종래의 방법을 적용하여 비트라인의 선폭을 0.14㎛보다 좁은 0.1㎛이하로 제작할 경우, 이후의 공정에서 비트라인과의 절연을 위한 층간절연층 증착 및 셀프 어라인 콘택 공정을 진행할 시에, 도 2a 내지 도 2c 및 도 3에 도시된 바와 같이, 상기 층간절연층의 갭필 불량으로 인해 비트라인 형성용 하드마스크가 손상되거나 끊어지게 되고, 이후의 공정에서 형성될 스토리지노드 전극들 간에 브릿지(bridge)가 발생되며, 또한 콘택 마진을 확보하지 못하여 셀프 어라인 콘택이 오픈되지 못하는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 0.1㎛ 이하의 미세선폭을 갖는 비트라인을 용이하게 제조할 수 있는 비트라인 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 비트라인 형성과정을 보인 공정단면도.
도 2a 내지 도 2c 및 도 3은 종래기술의 문제점을 보인 도면.
도 4a 내지 도 4d는 본 발명에 따른 비트라인 형성과정을 보인 공정단면도.
도 5는 본 발명에 따른 비트라인 공정단면도.
도면의 주요부분에 대한 부호의 설명
200. 반도체기판 202. 도전층
203. 비트라인 204. 절연층
205. 하드마스크 208, 209. 감광막 패턴
210. 등방성 건식식각 공정 212, 214. 이방성 건식식각 공정
상기 목적을 달성하기 위한 본 발명의 비트라인 형성방법은 기판 상에 비트라인 형성용 도전층 및 절연층을 차례로 형성하는 단계; 절연층 상에 소정영역을 개구시키는 제 1마스크 패턴을 형성하는 단계; 제 1마스크 패턴을 식각하여 제 2 마스크패턴을 형성하는 단계; 제 2마스크패턴을 이용하여 절연층을 제거하는 단계; 제 2마스크패턴을 제거하는 단계; 및 잔류된 절연층을 마스크로 하여 도전층을 제거하여 비트라인을 형성하는 단계를 포함한 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 4a 내지 도 4d는 본 발명에 따른 비트라인 형성과정을 보인 공정단면도이다.
본 발명에 따른 비트라인의 형성방법은, 도 4a에 도시된 바와 같이, 트랜지스터가 형성된 반도체기판(200) 상에 비트라인 형성용 도전층(202) 및 하드마스크 형성용 절연층(204)을 차례로 형성한다.
이때, 상기 도전층(202)의 재질로는 텅스텐(W:tungsten) 또는 텅스텐실리사이드(WSiX) 등의 도전물질을 이용하며, 상기 절연층(204)으로는 산화막 또는 질화막을 이용한다.
이어서, 상기 절연층(204) 상에 감광막을 도포하고 노광 및 현상하여 소정영역을 개구시키는 제 1감광막 패턴(208)을 형성한다. 상기 제 1감광막 패턴(208)은 현재 사용되는 포토장비를 이용하는 경우, 최하 0.14㎛ 가량의 폭을 가지도록 패터닝된다.
그 다음, 도 4b에 도시된 바와 같이, 등방성 건식식각(210) 공정에 의해 상기 제 1감광막 패턴(208)을 일부 제거하여 상기 제 1감광막 패턴(208) 폭보다 좁은 제 2감광막 패턴(209)을 형성한다.
이때, 상기 등방성 건식식각(210) 공정은 마이크로파(microwave)를 소오스(source)로 하는 플라즈마(plasma) 건식식각 장비 내에서 산소가스(O2gas)를 공급하여 진행된다. 상기 산소가스는 800sccm, 바람직하게는 350∼450sccm의 유량으로 공급된다.
또한, 상기 마이크로파는 400와트(Watt), 바람직하게는 200∼300와트 이하의파워(power)로 공급되고, 상기 건식 식각 장비는 600∼1000mT의 압력을 가지며, 제 1감광막 패턴은 1분당 3000Å 이하의 두께로 식각되어지는 속도로 진행한다.
상기 등방성 건식식각(210) 공정을 진행한 결과, 상기 등방성 건식식각 공정(210)에 의해 제 2감광막 패턴(209)은 최소 0.1㎛ 정도의 폭을 가지도록 패터닝된다.
이 후, 도 4c에 도시된 바와 같이, 상기 제 2감광막 패턴(209)을 마스크로 이용하여 상기 절연층에 1차 이방성 건식식각(212) 공정을 실시하여 하드마스크(205)를 형성한다. 상기 하드마스크(205)는 잔류된 절연층으로, 이 후의 비트라인 패터닝 시에 식각 마스크 역할을 한다.
이어서, 제 2감광막 패턴을 제거하고, 도 4d에 도시된 바와 같이, 상기 하드마스크(205)로 가리고, 상기 도전층을 식각하여 비트라인(203)을 형성한다. 이때, 상기 도전층 식각은 2차 이방성 건식식각 공정(214)에 의해 진행된다.
또한, 상기 비트라인(203)은 잔류된 도전층이 되며, 제 2감광막 패턴과 동일한 형상으로 패터닝되어지므로 상기 제 2감광막 패턴과 동일한 0.1㎛ 의 선폭을 가지게 된다.
상기에서 언급한 바와 같이, 본 발명에서는 0.14㎛의 선폭을 가진 제 1감광막 패턴에 마이크로파를 사용하는 플라즈마 방식의 건식식각 장비를 이용하여 등방성 건식식각 공정을 진행함으로써, 0.1㎛ 이하의 폭을 가진 제 2감광막 패턴을 형성하고, 상기 제2감광막 패턴을 이용하여, 도 5에 도시된 바와 같이, 0.1㎛이하의 선폭을 가진 비트라인을 형성할 수 있다.
상기 등방성 건식식각 공정(210)의 조건은, 캐소드(cathod)(미도시)는 100℃이하의 온도를 유지시키고, 주식각가스로는 산소(O2)가스를 이용한다.
이때, 사용되는 산소가스는 800sccm의 유량을 유지한다. 그리고 상황에 따라 50sccm 이하의 CF4가스를 첨가할 수도 있는데, 이러한 경우에는 산소가스가 350∼450sccm의 유량을 유지하도록 한다. 또한, 마이크로파 파워는 400와트(W) 이하의 낮은 소오스 파워를 인가하고, 압력을 600∼1000mT로 조절한다.
상기 조건을 이용하여 건식식각 공정을 진행하게 되면, 등방성 식각 특성이 진행되어 비트라인의 선폭을 최소 0.1㎛까지 조절할 수 있다.
이상에서와 같이, 본 발명의 방법에서는 비트라인이 0.1㎛ 이하의 미세한 선폭을 가짐으로써, 이후의 공정에서 비트라인과의 절연을 위한 층간절연층을 증착할 경우에 상기 층간절연층의 갭필불량을 방지할 수 있고, 또한 셀프 어라인 콘택 공정에서의 공정마진을 확보하여 소자의 신뢰성을 확보할 수 있다.
또한, 본 발명은 통상의 마이크로파 파워를 사용하는 건식식각장비를 이용하여 비트라인의 선폭을 0.1 ㎛ 이하로 형성가능함으로써, 건식식각장비의 추가에 따른 생산비용을 절감할 수 있고, 또한 고집적화된 소자개발이 가능하다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (14)
- 기판 상에 비트라인 형성용 도전층 및 절연층을 차례로 형성하는 단계;상기 절연층 상에 소정영역을 개구시키는 제 1마스크 패턴을 형성하는 단계;상기 제 1마스크 패턴을 등방성 건식 식각하여 제 2마스크 패턴을 형성하는 단계;상기 제 2마스크패턴을 이용하여 상기 절연층을 이방성 건식 식각하는 단계;상기 제 2마스크패턴을 제거하는 단계; 및상기 잔류된 절연층을 마스크로 하여 상기 도전층을 이방성 건식 식각하여 비트라인을 형성하는 단계을 포함하는 것을 특징으로 하는 비트라인 형성방법.
- 제 1항에 있어서, 상기 제 1마스크 패턴은 감광막을 포토리쏘그파리 공정에 의해 식각하여 형성하는 것을 특징으로 하는 비트라인 형성방법.
- 삭제
- 제 1항에 있어서, 상기 등방성 건식 식각 공정은 마이크로파를 이용하는 플라즈마 방식의 건식식각 장비에서 진행하는 것을 특징으로 하는 비트라인 형성방법.
- 제 1항에 있어서, 상기 등방성 건식식각 공정은 산소가스를 공급하여 진행하는 것을 특징으로 하는 비트라인 형성방법.
- 제 5항에 있어서, 상기 산소가스에 CF4가스를 추가하여 공급하는 것을 특징으로 하는 비트라인 형성방법.
- 제 5항에 있어서, 상기 산소가스는 350∼450sccm 의 유량으로 공급하는 것을 특징으로 하는 비트라인 형성방법.
- 제 5항에 있어서, 상기 산소가스는 800sccm 의 유량으로 공급하는 것을 특징으로 하는 비트라인 형성방법.
- 제 1항에 있어서, 상기 등방성 건식식각 공정은 400와트 이하의 소오스파워를 인가하는 것을 특징으로 하는 비트라인 형성방법.
- 제 1항에 있어서, 상기 등방성 건식식각 공정은 200∼300와트의 소오스파워를 인가하는 것을 특징으로 하는 비트라인 형성방법.
- 제 1항에 있어서, 상기 등방성 건식식각 공정은 600∼1000mT의 압력을 가하는 것을 특징으로 하는 비트라인 형성방법.
- 제 1항에 있어서, 상기 절연층은 산화막 또는 질화막을 이용하는 것을 특징으로 하는 비트라인 형성방법.
- 제 1항에 있어서, 상기 도전층은 텅스텐 또는 텅스텐실리사이드인 것을 특징으로 하는 비트라인 형성방법.
- 제 1항에 있어서, 상기 제 2마스크패턴은 상기 제 1마스크 패턴을 1분당 3000Å 이하의 두께로 식각하는 속도로 형성하는 것을 특징으로 하는 비트라인 형성방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0056515A KR100455723B1 (ko) | 2001-09-13 | 2001-09-13 | 비트라인 형성방법 |
| JP2002030578A JP2003086572A (ja) | 2001-09-13 | 2002-02-07 | 半導体装置のビットライン形成方法 |
| US10/067,265 US6753265B2 (en) | 2001-09-13 | 2002-02-07 | Method for manufacturing bit line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0056515A KR100455723B1 (ko) | 2001-09-13 | 2001-09-13 | 비트라인 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030023353A KR20030023353A (ko) | 2003-03-19 |
| KR100455723B1 true KR100455723B1 (ko) | 2004-11-12 |
Family
ID=19714244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0056515A Expired - Fee Related KR100455723B1 (ko) | 2001-09-13 | 2001-09-13 | 비트라인 형성방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6753265B2 (ko) |
| JP (1) | JP2003086572A (ko) |
| KR (1) | KR100455723B1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030050845A (ko) * | 2001-12-19 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2004356469A (ja) * | 2003-05-30 | 2004-12-16 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| KR100672725B1 (ko) * | 2005-07-07 | 2007-01-24 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
| JP2011253832A (ja) * | 2008-07-24 | 2011-12-15 | Canon Anelva Corp | レジストトリミング方法及びトリミング装置 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62118523A (ja) * | 1985-11-19 | 1987-05-29 | Fujitsu Ltd | 配線の形成方法 |
| JPH01205523A (ja) * | 1988-02-12 | 1989-08-17 | Sanyo Electric Co Ltd | 電極の形成方法 |
| KR920010764A (ko) * | 1990-11-07 | 1992-06-27 | 김광호 | 반도체 소자의 제조방법 |
| KR970013046A (ko) * | 1995-08-28 | 1997-03-29 | 김주용 | 반도체 소자의 제조 방법 |
| KR980005303A (ko) * | 1996-06-21 | 1998-03-30 | 김주용 | 반도체 소자의 패턴 형성 방법 |
| KR100273118B1 (ko) * | 1998-04-18 | 2001-02-01 | 김충환 | 반도체소자의금속배선형성방법 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4495220A (en) | 1983-10-07 | 1985-01-22 | Trw Inc. | Polyimide inter-metal dielectric process |
| CA1313792C (en) | 1986-02-28 | 1993-02-23 | Junji Hirokane | Method of manufacturing photo-mask and photo-mask manufactured thereby |
| KR940010315B1 (ko) | 1991-10-10 | 1994-10-22 | 금성 일렉트론 주식회사 | 반도체 소자의 미세 패턴 형성 방법 |
| US5286674A (en) | 1992-03-02 | 1994-02-15 | Motorola, Inc. | Method for forming a via structure and semiconductor device having the same |
| JPH0621018A (ja) | 1992-06-29 | 1994-01-28 | Sony Corp | ドライエッチング方法 |
| JPH08321484A (ja) | 1995-05-24 | 1996-12-03 | Nec Corp | 半導体装置の製造方法 |
| JPH0982797A (ja) | 1995-09-19 | 1997-03-28 | Nippon Steel Corp | 半導体装置およびその製造方法 |
| US6008131A (en) | 1997-12-22 | 1999-12-28 | Taiwan Semiconductor Manufacturing Company Ltd. | Bottom rounding in shallow trench etching using a highly isotropic etching step |
| US6150263A (en) * | 1998-11-09 | 2000-11-21 | United Microelectronics Corp. | Method of fabricating small dimension wires |
| JP2001060672A (ja) * | 1999-08-20 | 2001-03-06 | Mitsubishi Electric Corp | エッチング方法およびエッチングマスク |
| US6184081B1 (en) | 1999-10-08 | 2001-02-06 | Vanguard International Semiconductor Corporation | Method of fabricating a capacitor under bit line DRAM structure using contact hole liners |
| US20020187434A1 (en) * | 2001-05-25 | 2002-12-12 | Blatchford James W. | Process for device fabrication in which the size of lithographically produced features is subsequently reduced |
-
2001
- 2001-09-13 KR KR10-2001-0056515A patent/KR100455723B1/ko not_active Expired - Fee Related
-
2002
- 2002-02-07 US US10/067,265 patent/US6753265B2/en not_active Expired - Lifetime
- 2002-02-07 JP JP2002030578A patent/JP2003086572A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62118523A (ja) * | 1985-11-19 | 1987-05-29 | Fujitsu Ltd | 配線の形成方法 |
| JPH01205523A (ja) * | 1988-02-12 | 1989-08-17 | Sanyo Electric Co Ltd | 電極の形成方法 |
| KR920010764A (ko) * | 1990-11-07 | 1992-06-27 | 김광호 | 반도체 소자의 제조방법 |
| KR970013046A (ko) * | 1995-08-28 | 1997-03-29 | 김주용 | 반도체 소자의 제조 방법 |
| KR980005303A (ko) * | 1996-06-21 | 1998-03-30 | 김주용 | 반도체 소자의 패턴 형성 방법 |
| KR100273118B1 (ko) * | 1998-04-18 | 2001-02-01 | 김충환 | 반도체소자의금속배선형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030049926A1 (en) | 2003-03-13 |
| KR20030023353A (ko) | 2003-03-19 |
| JP2003086572A (ja) | 2003-03-20 |
| US6753265B2 (en) | 2004-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100400173B1 (ko) | 반도체소자 제조방법 | |
| KR100455723B1 (ko) | 비트라인 형성방법 | |
| KR100497609B1 (ko) | 실리콘 질화막 식각방법 | |
| KR100333726B1 (ko) | 반도체소자제조방법 | |
| KR100859254B1 (ko) | 반도체 소자의 커패시터 제조 방법 | |
| KR20010112878A (ko) | 반도체 장치 제조 방법 | |
| KR100487644B1 (ko) | 반도체 소자의 스토리지 노드 콘택 형성방법 | |
| KR100218735B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR100314810B1 (ko) | 대머신 게이트를 적용한 반도체 소자 제조방법 | |
| KR100290476B1 (ko) | 스플리트 게이트 플래쉬 메모리 소자의 제조 방법 | |
| KR100520140B1 (ko) | 반도체소자의캐패시터제조방법 | |
| KR100248143B1 (ko) | 반도체 소자의 콘택 형성방법 | |
| KR100253574B1 (ko) | 반도체 소자의 제조방법 | |
| KR100365748B1 (ko) | 반도체소자의콘택형성방법 | |
| JPH10256368A (ja) | 半導体装置の製造方法 | |
| KR20010058679A (ko) | 자기정합 콘택을 갖는 반도체 메모리장치의 제조방법 | |
| KR20020058436A (ko) | 반도체소자의 콘택홀 형성 방법 | |
| KR20010058796A (ko) | 반도체 소자의 제조 방법 | |
| KR20040001538A (ko) | 반도체 소자의 자기정렬 콘택 형성방법 | |
| KR20030056321A (ko) | 반도체 소자의 자기정렬콘택 형성 방법 | |
| KR20040001845A (ko) | 반도체소자의 패턴 형성방법 | |
| KR20030002081A (ko) | 이중 습식식각을 이용한 콘택홀 형성방법 | |
| KR20040014065A (ko) | 반도체 장치의 제조방법 | |
| KR20000043219A (ko) | 반도체소자의 콘택 형성방법 | |
| KR19980036829A (ko) | 반도체 장치의 콘택홀 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20010913 |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20030620 Patent event code: PE09021S01D |
|
| E90F | Notification of reason for final refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Final Notice of Reason for Refusal Patent event date: 20040204 Patent event code: PE09021S02D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20040930 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20041026 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20041027 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20070914 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20081006 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20090922 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20100920 Start annual number: 7 End annual number: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20110923 Start annual number: 8 End annual number: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20120918 Year of fee payment: 9 |
|
| PR1001 | Payment of annual fee |
Payment date: 20120918 Start annual number: 9 End annual number: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20130905 Year of fee payment: 10 |
|
| PR1001 | Payment of annual fee |
Payment date: 20130905 Start annual number: 10 End annual number: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20140901 Year of fee payment: 11 |
|
| PR1001 | Payment of annual fee |
Payment date: 20140901 Start annual number: 11 End annual number: 11 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20160909 |