KR100455440B1 - Pumping voltage regulation circiut - Google Patents
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Abstract
본 발명은 펌핑 전압 레귤레이션 회로에 관한 것으로, 소정의 전압으로 펌핑하기 위한 펌핑 회로와, 상기 펌핑 전압을 분배하기 위한 전압 분배 수단과, 상기 펌핑 전압이 소정 전압으로 상승할 때 발생하는 인에이블 신호에 따라 상기 분배 전압을 레벨 쉬프트하기 위한 레벨 쉬프터와, 상기 레벨 쉬프터의 출력 신호에 따라 상기 분배 전압 또는 접지 전압을 출력하기 위한 제 1 스위칭 수단과, 상기 제 1 스위칭 수단의 출력 신호에 따라 상기 펌핑 회로의 펌핑 전압을 출력 단자로 출력하기 위한 제 2 스위칭 수단을 포함하여 이루어져, 펌핑 전압의 리플을 획기적으로 줄일 수 있어 셀에 안정적인 바이어스를 공급할 수 있고, 이에 의해 셀의 프로그램 또는 소거 효율을 향상시킬 수 있으며, 소자의 수율을 향상시킬 수 있는 펌핑 전압 레귤레이션 회로가 제시된다.The present invention relates to a pumping voltage regulation circuit, comprising: a pumping circuit for pumping to a predetermined voltage, a voltage distribution means for distributing the pumping voltage, and an enable signal generated when the pumping voltage rises to a predetermined voltage. A level shifter for level shifting the divided voltage, first switching means for outputting the divided voltage or the ground voltage according to an output signal of the level shifter, and the pumping circuit according to an output signal of the first switching means. It comprises a second switching means for outputting the pumping voltage of the output terminal, can significantly reduce the ripple of the pumping voltage can supply a stable bias to the cell, thereby improving the program or erase efficiency of the cell And a pumping voltage regulation circuit to improve device yield It is poetry.
Description
본 발명은 펌핑 전압 레귤레이션 회로에 관한 것으로, 특히 펌핑 전압의 리플을 획기적으로 줄일 수 있어 셀에 안정적인 바이어스를 공급할 수 있고, 이에 따라 셀의 프로그램이나 소거 효율을 향상시킬 수 있으며, 소자의 수율을 향상시킬 수 있는 펌핑 전압 레귤레이션 회로에 관한 것이다.The present invention relates to a pumping voltage regulation circuit, and in particular, it is possible to significantly reduce the ripple of the pumping voltage to supply a stable bias to the cell, thereby improving the program or erase efficiency of the cell, and improve the yield of the device To a pumping voltage regulation circuit.
도 1은 종래의 펌핑 전압 레귤레이션 회로의 개략적인 구성을 나타낸 블럭도이다. 포지티브 차지 펌프 회로(11)는 플래쉬 메모리 소자의 셀을 프로그램 또는 소거하기 위해 셀의 게이트 및 웰에 인가하기 위한 전원 전압보다 높은 소정의 펌핑 전압을 발생시키는 회로이다. 레귤레이션 회로(12)는 펌핑 전압을 플래쉬 메모리 셀의 동작에 따라 원하는 전압으로 조절하는 회로로서, 이러한 레귤레이션 과정에서 리플(ripple)이 발생된다. 이러한 리플이 일정해야 셀의 바이어스가 일정하여 셀의 안정적인 동작을 기대할 수 있는데 리플이 많이 발생하면 셀의 안정적인 동작을 기대할 수 없다. 도 3은 종래 회로에서 발생되는 리플을 나타낸 것이다. 도시된 바와 같이 9V의 펌핑 전압을 레귤레이션할 때 약 8.92V에서 9.12V까지의 리플이 발생되는 것을 알 수 있다. 이러한 리플을 감소시키기 위해 포지티브 차지 펌프 회로(11)의 출력 단자(OUT)에 저항 또는 캐패시터(13)를 접속한다. 그러나, 저항 또는 캐패시터(13)를 접속하면 리플을 감소시킬 수 있지만 펌핑 전압의 상승 시간을 느리게 하는 요소로 작용하기 때문에 안정적인 셀의 동작을 기대할 수 없다.1 is a block diagram showing a schematic configuration of a conventional pumping voltage regulation circuit. The positive charge pump circuit 11 is a circuit that generates a predetermined pumping voltage higher than a power supply voltage for applying to the gate and the well of the cell to program or erase the cell of the flash memory element. The regulation circuit 12 adjusts the pumping voltage to a desired voltage according to the operation of the flash memory cell. In this regulation, ripple is generated. If the ripple is constant, the cell bias is constant, so that stable operation of the cell can be expected. If a lot of ripple occurs, the stable operation of the cell cannot be expected. 3 shows a ripple generated in a conventional circuit. As shown, when regulating the pumping voltage of 9V, it can be seen that a ripple occurs from about 8.92V to 9.12V. To reduce this ripple, a resistor or capacitor 13 is connected to the output terminal OUT of the positive charge pump circuit 11. However, if the resistor or capacitor 13 is connected, the ripple can be reduced, but since it acts as a factor that slows the rise time of the pumping voltage, stable cell operation cannot be expected.
본 발명의 목적은 펌핑 전압의 상승 시간을 느리게 하지 않으면서 리플을 감소시킬 수 있는 펌핑 전압 레귤레이션 회로를 제공하는데 있다.It is an object of the present invention to provide a pumping voltage regulation circuit that can reduce ripple without slowing the rise time of the pumping voltage.
상술한 목적을 달성하기 위한 본 발명에 따른 펌핑 전압 레귤레이션 회로는 소정의 전압으로 펌핑하기 위한 펌핑 회로와, 상기 펌핑 전압을 분배하기 위한 전압 분배 수단과, 상기 펌핑 전압이 소정 전압으로 상승할 때 발생하는 인에이블 신호에 따라 상기 분배 전압을 레벨 쉬프트하기 위한 레벨 쉬프터와, 상기 레벨 쉬프터의 출력 신호에 따라 상기 분배 전압 또는 접지 전압을 출력하기 위한 제 1 스위칭 수단과, 상기 제 1 스위칭 수단의 출력 신호에 따라 상기 펌핑 회로의 펌핑 전압을 출력 단자로 출력하기 위한 제 2 스위칭 수단을 포함하여 이루어진 것을 특징으로 한다.A pumping voltage regulation circuit according to the present invention for achieving the above object is a pumping circuit for pumping to a predetermined voltage, voltage distribution means for distributing the pumping voltage, and occurs when the pumping voltage rises to a predetermined voltage A level shifter for level shifting the divided voltage according to the enable signal, first switching means for outputting the divided voltage or the ground voltage according to an output signal of the level shifter, and an output signal of the first switching means According to claim 2 characterized in that it comprises a second switching means for outputting the pumping voltage of the pumping circuit to the output terminal.
도 1은 종래의 펌핑 전압 레귤레이션 회로의 구성을 설명하기 위한 블럭도.1 is a block diagram for explaining the configuration of a conventional pumping voltage regulation circuit.
도 2는 본 발명에 따른 펌핑 전압 레귤레이션 회로의 구성을 설명하기 위한 블럭도.2 is a block diagram illustrating the configuration of a pumping voltage regulation circuit according to the present invention;
도 3은 종래의 펌핑 전압 레귤레이션 회로의 펌핑 전압의 리플을 나타낸 그래프.3 is a graph showing the ripple of the pumping voltage of the conventional pumping voltage regulation circuit.
도 4는 본 발명에 따른 펌핑 전압 레귤레이션 회로의 펌핑 전압의 리플을 나타낸 그래프.4 is a graph showing the ripple of the pumping voltage of the pumping voltage regulation circuit according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
21 : 포지티브 차지 펌프 회로 22 : 전압 분배 수단21 positive charge pump circuit 22 voltage distribution means
23 : 제 1 고전압 레벨 쉬프터 24 : 제 2 고전압 레벨 쉬프터23: first high voltage level shifter 24: second high voltage level shifter
P21 내지 P23 : 제 1 내지 제 3 PMOS 트랜지스터P21 to P23: first to third PMOS transistors
N21 : 제 1 NMOS 트랜지스터 I21 : 인버터N21: first NMOS transistor I21: inverter
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 2는 본 발명에 따른 펌핑 전압 레귤레이션 회로의 블럭도로서, 그 구성을 설명하면 다음과 같다.2 is a block diagram of a pumping voltage regulation circuit according to the present invention.
포지티브 차지 펌프 회로(21)는 플래쉬 메모리 셀을 프로그램 또는 소거하기위해 셀의 게이트 및 웰에 인가하기 위한 전원 전압보다 높은 소정의 펌핑 전압을 발생시키는 회로이다. 제 1 PMOS 트랜지스터(P21)는 제 1 노드(Q21)의 전위에 따라 구동되어 포지티브 차지 펌프 회로(21)의 펌핑 전압을 출력 단자(OUT)로 출력한다. 전압 분배 수단(22)은 다수의 PMOS 트랜지스터가 다이오드 접속된 다이오드 체인으로 구성되어 출력 단자(OUT)의 전위, 즉 펌핑 전압을 분배한다. 제 1 고전압 레벨 쉬프터(23)는 포지티브 차지 펌프 회로(21)의 펌핑 전압이 소정 전압 이상으로 발생되었을 때 생성되는 인에이블 신호(HVPP)가 인버터(I21)를 통해 반전된 신호에 따라 출력 단자(OUT)의 전위를 레벨 쉬프트한다. 인에이블 신호(HVPP)는 예를들어 목표로 하는 펌핑 전압의 80∼90%로 펌핑 전압이 출력될 때 발생된다. 제 2 PMOS 트랜지스터(P22)는 출력 단자(OUT)와 전압 분배 수단(22)의 출력 단자 사이에 접속되어 제 1 고전압 레벨 쉬프터(23)의 출력 신호에 따라 구동된다. 제 2 고전압 레벨 쉬프터(24)는 인에이블 신호(HVPP)에 따라 구동되어 전압 분배 수단(22)의 분배 전압을 레벨 쉬프트한다. 제 3 PMOS 트랜지스터(P23)는 전압 분배 수단(22)의 출력 단자와 제 1 노드(Q21) 사이에 접속되어 제 2 고전압 레벨 쉬프터(24)의 출력 신호에 따라 구동되고, 제 1 NMOS 트랜지스터(N21)는 제 1 노드(Q21)와 접지 단자(Vss) 사이에 접속되어 제 2 고전압 레벨 쉬프터(24)의 출력 신호에 따라 구동된다.Positive charge pump circuit 21 is a circuit that generates a predetermined pumping voltage that is higher than the supply voltage for applying to the gate and well of the cell to program or erase the flash memory cell. The first PMOS transistor P21 is driven according to the potential of the first node Q21 to output the pumping voltage of the positive charge pump circuit 21 to the output terminal OUT. The voltage distribution means 22 is composed of a diode chain in which a plurality of PMOS transistors are diode-connected to distribute the potential of the output terminal OUT, that is, the pumping voltage. The first high voltage level shifter 23 outputs an output terminal according to a signal in which the enable signal HVPP generated when the pumping voltage of the positive charge pump circuit 21 is generated above a predetermined voltage is inverted through the inverter I21. Level shift the potential of OUT). The enable signal HVPP is generated, for example, when the pumping voltage is output at 80 to 90% of the target pumping voltage. The second PMOS transistor P22 is connected between the output terminal OUT and the output terminal of the voltage distribution means 22 and driven in accordance with the output signal of the first high voltage level shifter 23. The second high voltage level shifter 24 is driven in accordance with the enable signal HVPP to level shift the divided voltage of the voltage distribution means 22. The third PMOS transistor P23 is connected between the output terminal of the voltage distribution means 22 and the first node Q21 to be driven in accordance with the output signal of the second high voltage level shifter 24, and the first NMOS transistor N21. Is connected between the first node Q21 and the ground terminal Vss and is driven according to the output signal of the second high voltage level shifter 24.
상기와 같이 구성되는 본 발명에 따른 펌핑 전압 레귤레이션 회로의 구동 방법을 설명하면 다음과 같다.The driving method of the pumping voltage regulation circuit according to the present invention configured as described above is as follows.
포지티브 차지 펌프 회로(21)의 펌핑 전압이 목표 전압에 도달하지 않으면 인에이블 신호(HVPP)가 로우 상태로 제 2 고전압 레벨 쉬프터(24)에 인가되어 이를 디스에이블시킨다. 이에 따라, 제 2 고전압 레벨 쉬프터(24)는 하이 상태의 신호를 출력한다. 이 신호에 의해 제 3 PMOS 트랜지스터(P23)가 턴오프되고, 제 1 NMOS 트랜지스터(N21)가 턴온되어 제 1 노드(Q21)는 로우 상태를 유지하게 된다. 로우 상태를 유지하는 제 1 노드(Q21)의 전위에 의해 제 1 PMOS 트랜지스터(P21)가 턴온되어 포지티브 차지 펌프 회로(21)의 펌핑 전압이 출력 단자(OUT)로 출력된다. 출력 단자(OUT)로 출력되는 펌핑 전압은 전압 분배 수단(22)과 제 1 고전압 레벨 쉬프터(23)로 입력된다. 전압 분배 수단(22)은 출력 단자(OUT)의 전위, 즉 펌핑 전압을 소정의 전압으로 분배한다. 그리고, 제 1 고전압 레벨 쉬프터(23)는 로우 상태의 인에이블 신호(HVPP)가 인버터(I21)를 통해 하이 상태로 반전된 신호에 의해 인에이블되어 입력된 출력 단자(OUT)의 전위에 따라 로우 상태의 신호를 출력하고, 이에 의해 제 2 PMOS 트랜지스터(P22)가 턴온되어 출력 단자(OUT)의 전위를 전달한다. 따라서, 출력 단자(OUT)의 전위, 즉 펌핑 전압이 제 2 고전압 레벨 쉬프터(24)로 입력되지만, 제 2 고전압 레벨 쉬프터(24)는 디스에이블 상태이므로 하이 상태의 신호를 출력하게 된다.If the pumping voltage of the positive charge pump circuit 21 does not reach the target voltage, the enable signal HVPP is applied to the second high voltage level shifter 24 in a low state to disable it. As a result, the second high voltage level shifter 24 outputs a high state signal. The third PMOS transistor P23 is turned off by this signal, the first NMOS transistor N21 is turned on, and the first node Q21 is kept low. The first PMOS transistor P21 is turned on by the potential of the first node Q21 maintaining the low state, and the pumping voltage of the positive charge pump circuit 21 is output to the output terminal OUT. The pumping voltage output to the output terminal OUT is input to the voltage distribution means 22 and the first high voltage level shifter 23. The voltage divider 22 distributes the potential of the output terminal OUT, that is, the pumping voltage, to a predetermined voltage. In addition, the first high voltage level shifter 23 is enabled by the signal in which the enable signal HVPP in the low state is inverted to the high state through the inverter I21 and is low according to the potential of the inputted output terminal OUT. The signal of the state is output, whereby the second PMOS transistor P22 is turned on to transfer the potential of the output terminal OUT. Accordingly, the potential of the output terminal OUT, that is, the pumping voltage is input to the second high voltage level shifter 24, but the second high voltage level shifter 24 is in a disabled state and outputs a high signal.
포지티브 차지 펌프 회로(21)의 펌핑 전압이 목표 전압에 도달하면 인에이블 신호(HVPP)가 하이 상태로 제 2 고전압 레벨 쉬프터(24)에 인가되어 이를 인에이블시키고, 인버터(I21)에 의해 로우 상태로 반전되어 제 1 고전압 레벨 쉬프터(23)를 디스에이블시킨다. 따라서, 제 1 고전압 레벨 쉬프터(23)는 출력 단자(OUT)의 전위, 즉 펌핑 전압을 입력하지만 이에 관계없이 하이 상태의 신호를 출력하여 제 2PMOS 트랜지스터(P22)를 턴오프시킨다. 전압 분배 수단(22)은 출력 단자(OUT)의 전위, 즉 펌핑 전압을 입력하여 소정의 전압으로 분배하고, 이 전압이 제 2 고전압 레벨 쉬프터(24)로 입력된다. 제 2 고전압 레벨 쉬프터(24)는 인에이블 신호(HVPP)에 따라 구동되어 전압 분배 수단(22)의 분배 전압을 레벨 쉬프트하여 로우 상태의 신호를 출력한다. 로우 상태를 유지하는 제 2 고전압 레벨 쉬프터(24)의 출력 신호에 의해 제 3 PMOS 트랜지스터(P23)는 턴온되고, 제 1 NMOS 트랜지스터(N21)는 턴오프된다. 이에 따라 제 1 노드(Q21)에 분배 전압이 공급되고, 분배 전압의 전위를 유지하는 제 1 노드(Q21)의 전위에 의해 제 1 PMOS 트랜지스터(P21)가 턴오프된다. 따라서, 포지티브 차지 펌프 회로(21)의 펌핑 전압이 출력 단자(OUT)로 출력되지 않는다.When the pumping voltage of the positive charge pump circuit 21 reaches the target voltage, the enable signal HVPP is applied to the second high voltage level shifter 24 in a high state to enable it, and a low state by the inverter I21. Is reversed to disable the first high voltage level shifter 23. Accordingly, the first high voltage level shifter 23 inputs the potential of the output terminal OUT, that is, the pumping voltage, but outputs a high state signal regardless of this to turn off the second PMOS transistor P22. The voltage dividing means 22 inputs the electric potential of the output terminal OUT, ie, the pumping voltage, and divides it into a predetermined voltage, which is input to the second high voltage level shifter 24. The second high voltage level shifter 24 is driven according to the enable signal HVPP to level shift the divided voltage of the voltage divider 22 to output a low state signal. The third PMOS transistor P23 is turned on and the first NMOS transistor N21 is turned off by the output signal of the second high voltage level shifter 24 which maintains the low state. Accordingly, the division voltage is supplied to the first node Q21, and the first PMOS transistor P21 is turned off by the potential of the first node Q21 which maintains the potential of the division voltage. Therefore, the pumping voltage of the positive charge pump circuit 21 is not output to the output terminal OUT.
도 4는 본 발명에 따른 펌핑 전압 레귤레이션 회로를 이용할 경우 리플을 나타낸 것으로, 아주 작은 리플이 발생됨을 알 수 있다.Figure 4 shows the ripple when using the pumping voltage regulation circuit according to the present invention, it can be seen that very small ripple occurs.
상술한 바와 같이 본 발명에 의하면 펌핑 전압의 리플을 획기적으로 줄일 수 있어 셀에 안정적인 바이어스를 공급할 수 있어 셀의 프로그램이나 소거 효율을 향상시킬 수 있고, 이에 따라 소자의 수율을 향상시킬 수 있다.As described above, according to the present invention, the ripple of the pumping voltage can be significantly reduced, and a stable bias can be supplied to the cell, thereby improving the program and erase efficiency of the cell, thereby improving the yield of the device.
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