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KR100447495B1 - 테이프캐리어형 반도체패키지의 배선패턴 및 이의 제조방법 - Google Patents

테이프캐리어형 반도체패키지의 배선패턴 및 이의 제조방법 Download PDF

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KR100447495B1
KR100447495B1 KR10-2001-0087294A KR20010087294A KR100447495B1 KR 100447495 B1 KR100447495 B1 KR 100447495B1 KR 20010087294 A KR20010087294 A KR 20010087294A KR 100447495 B1 KR100447495 B1 KR 100447495B1
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South Korea
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layer
tape carrier
wiring pattern
semiconductor package
type semiconductor
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Abstract

본 발명은 서로 이격된 제 1 전기회로와 제 2 전기회로를 연결하는 베어필름(bear film)과, 상기 베어필름에 실장되는 반도체 칩을 포함하는 테이프케리어형 반도체패키지(tape carrier type semiconductor package)에 관한 것으로, 특히 상기 베어필름 상에 실장된 반도체 칩을 매개로, 상기 제 1 전기회로와 제 2 전기회로를 전기적으로 연결하는 다수의 스트라이프(stripe) 형상의 테이프캐리어형 반도체패키지의 배선패턴 제조방법 및 배선패턴으로서, 상기 베어필름의 일면에 금속재질의 제 1 층을 전면 증착하는 단계와; 상기 제 1 층의 상부 전 면적에 포토레지스트를 도포하고, 마스크(mask)를 통해 노광, 현상하여 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 층을 일 전극으로, 상기 제 1 층의 노출된 부분 상단으로 상기 제 1 층과 동일재질의 제 2 층을 습식 도금하여 성장시키는 단계와; 잔여 포토레지스트를 제거하는 단계와; 상기 제 2 층 사이로 노출된 제 1 층을 식각하여 제거하는 단계를 포함하는 테이프케리어형 반도체패키지 배선패턴 제조방법 및 이를 통해 제조되는 배선패턴을 제공한다.

Description

테이프캐리어형 반도체패키지의 배선패턴 및 이의 제조방법{circuit pattern of tape carrier type semiconductor package and the method of manufacturing the same}
본 발명은 테이프캐리어형 반도체패키지(tape carrier type semiconductor package)에 관한 것으로, 좀 더 자세하게는 테이프캐리어형 반도체패키지에 포함되는 배선패턴(circuit pattern) 및 이의 제조방법에 관한 것이다.
근래에 들어 과학이 발달함에 따라 새로운 물질의 개발과 처리를 위한 신소재 분야가 급속도로 발전하였고, 이러한 신소재 분야의 개발 성과물은 반도체 산업의 비약적인 발전 원동력이 되고 있다.
반도체 소자란, 기판인 웨이퍼(wafer)의 상면에 수 차례에 걸친 박막의 증착 및 이의 패터닝(patterning) 등을 통해 구현되는 고밀도 집적(LSI: Large Scale Integration)회로가 포함된 칩(chip) 형상의 전기적 소자로서, 통상 기능성과 실용성이 부여된 반도체패키지(semiconductor package)의 형태로 가공되어 우리의 일상 생활에 널리 활용되고 있다.
이 중 특히 최근에 들어 그 수요가 급속도로 늘고 있는 서말(thermal) 헤드 프린터나, 평판모니터 또는 휴대용 전화기 등의 액정 패널과 이의 구동회로를 전기적으로 연결하는 테이프캐리어형 반도체패키지는, 플렉시블(flexible)한 특성을 가지는 연성기판 상에 티에이비(TAB : Tape Automated Bonding) 기술을 사용하여 반도체 칩을 탑재한 배선회로의 일종으로, 이는 서로 전기적으로 연결되어야 하는 두 회로간의 배선 길이를 극단화하기 위한 멀티 칩 패키징(multi chip packaging) 소자이다.
이러한 테이프캐리어형 반도체패키지는 특히, 연성기판 상에 반도체 칩이 실장되는 방식에 따라 씨오에프(COF : Chip On Film)나 티씨피(TCP :Tape Carrier Package) 방식 등으로 구분될 수 있지만, 통상 도 1에 도시한 바와 같이, 전기적으로 이격된 다수의 제 1 및 제 2 회로(2, 4)를 연결하는 연성기판인 베어필름(bear film)(12)과, 상기 베어필름(12) 상에 고정 설치되는 반도체 칩(20) 및 상기 반도체 칩(20)과 각각의 제 1 및 제 2 회로(2, 4)를 전기적으로 연결하는 제 1 및 제 2 배선패턴(30a, 30b)을 포함하고 있다.
즉, 도 1은 일반적인 테이프캐리어형 반도체패키지(10)를 도시한 평면도로서, 이는 구부러진 상태로 설치되는 것을 전제로 함에 따라 연성이 큰 캅톤 유피렉스 등의 폴리이미드(polyimide)계 소재로 이루어지는 베어필름(12)을 구비하여 서로 통전되어야 할 제 1 및 제 2 회로(2, 4)를 물리적으로 연결시킨 상태에서, 상기 베어필름(12) 상에 반도체 칩(20)을 실장한 후, 이를 매개로 각각의 회로(2, 4)를 전기적으로 연결시키는 제 1 및 제 2 배선패턴(30a, 30b)을 포함하고 있다.
이때 특히 전술한 제 1 및 제 2 배선 패턴(30a, 30b)은, 각각 도 1의 II-II 선을 따라 절단한 단면을 도시한 일부 단면도인 도 2와 같이 베어필름(12) 상에 도전성 재질을 사용하여 형성되는 다수의 스트라이프(stripe) 형상을 가지고 있는데,이때 특히 베어필름(12)과 배선 패턴(30)과의 보다 긴밀한 접합을 위하여, 통상 베어필름(12)의 상면에는 접합레진(adhesive resin)(14)이 전면 증착된 후 상기 접합레진(14)의 상면에 배선패턴(30)을 형성하는 것이 일반적이다. 이때 도 1에서는 반도체 칩(20)의 양단으로 각각 제 1 및 제 2 배선패턴(30a, 30b)을 구분하여 도시하였으나 이들은 서로 동일재질로 이루어지는 동일기능을 가지는 바, 이하에 있어서 도면부호 30을 부여하여 설명한다.
즉, 일반적인 테이프캐리어형 반도체패키지는 베어필름(12) 상에 전면 증착된 접합레진(14) 및 이의 상면에 형성된 배선패턴(30)을 포함하고 있는데, 이때 특히 배선패턴(30)은 통상 구리(Cu) 등의 전기 전도성이 큰 금속으로 이루어지는 리드라인(lead line)(16)과, 상기 리드라인(16) 상면에 증착되어 반도체 칩(20) 또는 제 1 및 제 2 회로(2, 4)와의 접합특성을 향상시키는 금(Au) 등의 금속재질로 이루어지는 접합층(18)을 포함하는 것이 일반적이다.(도 2 참조)
한편, 근래에 들어 각종 전기적 장치가 경박단소(輕薄短小)화 되는 경향에 발맞추어, 이의 내부에 실장되는 테이프캐리어형 반도체패키지의 사이즈(size) 역시 점차로 축소되고 있는데, 이에 불구하고 상호 연결되어야 하는 전기회로의 구성은 더욱 복잡해지고 있어 배선패턴(30) 수의 증가 및 사이즈의 미세화가 절실히 요구되고 있다.
일례로, 액정표시장치에 사용되는 씨오에프 방식의 테이프캐리어 반도체패키지를 보면, 과거 흑백 액정표시장치인 모노(mono)타입의 엘씨디(LCD : Liquid Cristal Display)의 경우에 각각의 배선패턴 두께(K)는 12 또는 8 마이크로미터(㎛)정도 이고, 인접한 배선패턴과의 선 간격인 아이엘피 (ILP: Inner Lead Pitch)(W)는 55 내지 75 마이크로미터(㎛) 정도이면 충분하였지만, 현재 널리 사용되고 있는 컬러액정표시장치에 있어서는 각각 12 또는 8 마이크로미터(㎛) 정도의 두께(K)와, 40 마이크로미터 이하의 아이엘피(ILP)(W)를 요구하고 있는 실정이다.
이에 일반적인 테이프캐리어형 반도체패키지에 포함되는 배선패턴의 제조방법을, 제조공정 순서에 따라 도시한 단면도인 도 3a 내지 도 3d를 참조하여 설명한다.
일반적인 테이프캐리어형 반도체패키지에 포함되는 배선패턴의 제조공정은, 먼저 폴리이미드(polyimide)계 소재로 이루어지는 베어필름(12)을 구비하여 이의 상면 전(全) 면적에 걸쳐 접합레진(14) 및 구리 등의 금속 박막층(16a)을 차례로 적층함으로써 도 3a 와 같은 구성을 가지게 되는데, 참고로 현재 이러한 금속 박막층(16a)의 두께가 12 내지 25 마이크로미터(㎛)일 경우에는 라미네이팅(laminating) 방법을 사용하는 것이 일반적이지만, 이보다 작은 8 마이크로미터(㎛) 이하의 두께로 형성할 경우에는 스퍼터링(sputtering)) 방식을 사용하여 구현하고 있다.
이후 이와 같이 베어필름(12)의 상면에 접합레진(14) 및 금속박막층(16a)이 차례로 적층된 상태에서 상기 금속박막층(16a)의 상면에 포토레지스트를 도포하고, 도 3b 와 같이 상기 포토레지스트의 상단으로 소정의 패턴을 가지는 마스크(50)를 위치 맞춤하여 노광, 현상함으로써 포토레지스트 패턴(40)을 형성하게 된다.
이어 적절한 에천트를 사용하여 전술한 포토래지스트 패턴(40)으로 가려지는 부분을 제외한 외부로 노출된 금속박막층(16a)을 식각하여 제거함으로써 도 3c 와 같이 리드라인(16)을 형성하게 되는데, 이후 도 3d와 같이 베어필름(12) 상의 잔여 포토레지스트를 제거한 후 기(旣) 형성된 리드라인(16)을 전극으로 금(Au) 등의 금속을 도금함으로써 도 2에 도시한 리드라인(16) 및 이의 상면에 적층된 접합층(18)을 포함하는 배선패턴(30)을 완성하게 된다.
그러나 이러한 일반적인 테이프캐리어형 반도체패키지의 배선패턴 제조방법은 몇 가지 치명적인 문제점을 가지고 있는데, 이는 일반적인 배선패턴 제조방법으로 구현될 수 있는 미세화의 한계에 기인한 배선패턴(30)의 전기적 단락 또는 인접한 배선패턴(30) 과의 통전(通電) 형상이 바로 그것이다.
즉, 근래에 들어 테이프캐리어형 반도체패키지에 포함되는 배선패턴(30)의 사이즈 축소가 절실히 요구되고 있음은 전술한 바 있는데, 반면에 이상에서 설명한 바와 같이 에천트를 사용하는 일반적인 금속 식각 방법으로는 배선패턴(30)의 미세화에 한계를 나타내게 되고, 이에 따라 무리하게 작업을 진행할 경우에 배선패턴(30)을 과도하게 식각하여 전기적으로 단락시키거나 심지어 서로 인접한 배선패턴(30)을 서로 구분시키지 못한 상태로 공정이 마무리되어 통전되는 경우가 흔히 발생된다.
다시 말해, 전술한 바와 같이 일반적인 배선패턴의 제조공정은 접합레진(14) 상에 금속박막층(16a)을 전면 증착한 후 이의 상면으로 포토레지스트를 도포하여 노광, 현상함으로써 노출된 금속박막층(16a) 부분을 에천트로 식각하여 제거하는방법을 사용하는 바, 이때 에천트는 노출된 금속박막층(16a) 부분을 위에서 아래로 식각하게 된다.
이에 도 3c의 원내(M)를 확대한 도 4와 같이 일반적인 에천트의 침투효율은 금속박막층의 하부로 갈수록 점점 떨어지는 것이 당연하고, 식각 방향 또한 상에서 하로의 직선방향 이외에 노출된 금속박막층의 전면으로 걸친 등방성 식각을 진행하게 되는 바, 도시한 바와 같이 리드라인(16)의 양 측으로 잔여금속(17)이 잔류하게 된다.
이에 충분한 식각이 진행되지 못하여 잔여금속(17)의 일부가 서로 연결된 상태로 남게 되면 인접한 리드라인(16)은 서로 통전되어 올바른 기능을 수행할 수 없게 되는데, 이때 물론 식각 시간을 늘려 잔여금속(17)과 에천트의 접촉시간을 증가시키면 이들을 절단할 수 있겠지만, 전술한 바와 같이 리드라인(16)의 사이즈가 축소됨에 따라 이의 간격이나 두께가 작아짐에 따라 오히려 과도한 식각에 의하여 배선패턴(30)이 단선되는 경우가 빈번하게 관찰된다.
이에 배선패턴(30)은 더욱 더 미세화 되어야 함에도 불구하고 이를 구현할 방법이 없어 사실상 한계에 도달한 상태인데, 현재 사용되는 정도의 사이즈를 가지는 배선패턴(30)의 구현에 있어서도, 그 신뢰성을 보장할 수 없는 심각한 문제점을 가지고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 배선패턴의 사이즈 축소 경향에 따라 더욱 미세화된 배선패턴의 구현이 가능함과 동시에, 높은 신뢰성을 가지는 테이프캐리어형 반도체패키지의 배선패턴 및 이의 제조방법을 제공하는 것을 목적으로 한다.
도 1은 일반적인 테이프캐리어형 반도체패키지를 도시한 평면도
도 2는 도 1의 II-II선을 따라 절단한 단면을 도시한 부분단면도
도 3a 내지 도 3d는 각각 일반적인 테이프캐리어형 반도체패키지에 포함되는 배선패턴의 제조공정을 순서대로 도시한 공정단면도
도 4는 도 3c의 원내를 확대하여 도시한 확대단면도
도 5는 본 발명에 따른 테이프캐리어형 반도체패키지를 도시한 평면도
도 6은 도 5의 IV-IV 선을 따라 절단한 단면을 도시한 부분단면도
도 7a 내지 도 7d는 각각 본 발명에 따른 케이프캐리어형 반도체패키지에 포함되는 배선패턴의 제조공정을 순서대로 도시한 공정단면도
도 8은 도 6의 원내를 확대하여 도시한 확대단면도
<도면의 주요부분에 대한 부호의 설명>
112 : 연성기판 114 : 제 1 층
116 : 제 2 층 128 : 리드라인
118 : 접합층 130 : 배선패턴
본 발명은 상기와 같은 목적을 달성하기 위하여, 서로 이격된 제 1 전기회로와 제 2 전기회로를 연결하는 베어필름(bear film)과, 상기 베어필름 상에 실장되는 반도체 칩을 포함하는 테이프케리어형 반도체패키지에 있어서, 상기 베어필름 상에 상기 반도체 칩을 매개로 상기 제 1 전기회로와 제 2 전기회로를 전기적으로 연결하는 다수의 스트라이프(stripe) 형상의 배선패턴으로서, 다수의 스트라이프 형상을 가지고 상기 베어필름 상에 적층된 금속재질의 제 1 층과; 상기 제 1 층과 동일재질로, 실질적으로 동일형상을 가지고 상기 각각의 제 1 층 상단에 적층되는 제 2 층과; 상기 제 2 층과 실질적으로 동일형상을 가지고 상기 각각의 제 2층 상단에 적층되는 접합층을 포함하는 테이프케리어형 반도체패키지의 배선패턴을 제공한다.
이때 특히 상기 제 1 층과 제 2 층은 각각 구리(Cu) 재질이고, 상기 접합층은 금(Au) 재질이며, 상기 제 1 층은 0.01 마이크로미터 이상 1 마이크로미터 이하의 두께를 가지는 것을 특징으로 한다.
또한 본 발명은 서로 이격된 제 1 전기회로와 제 2 전기회로를 연결하는 베어필름과, 상기 베어필름 상에 실장된 반도체 칩을 포함하는 테이프캐리어형 반도체패키지에 있어서, 상기 베어필름 상에 상기 반도체 칩을 매개로 상기 제 1 전기회로와 제 2 전기회로를 전기적으로 연결하는 다수의 스트라이프 형상의 배선패턴 제조방법으로서, 상기 베어필름 전면에 걸쳐 금속재질의 제 1 층을 증착하는 단계와; 상기 제 1 층의 상부 전 면적에 걸쳐 포토레지스트를 도포하고, 마스크를 사용하여 노광, 현상하여 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 층을 일 전극으로 하여, 상기 제 1 층의 노출된 부분의 상단으로 상기 제 1 층과 동일재질의 제 2 층을 습식 도금하여 성장시키는 단계와; 상기 잔여 포토레지스트를 제거하는 단계와; 상기 제 2 층 사이로 노출된 제 1 층을 식각하여 제거하는 단계를 포함하는 테이프케리어형 반도체패키지의 배선패턴 제조방법을 제공한다.
이때 상기 제 1 층과 제 2 층은 각각 구리(Cu) 재질이고, 상기 제 1 층은 0.01 마이크로미터 이상 1 마이크로미터 이하의 두께이며, 상기 제 2 층을 습식 도금하여 성장시키는 단계에 있어서, 상기 제 2 층의 성장 이후 동일공정에서 상기 제 2 층의 상단으로 금(Au) 재질의 접합층을 도금하여 성장시키는 단계를 더욱 포함하는 것을 특징으로 한다.
이하 본 발명에 대한 올바른 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
본 발명에 따른 테이프케리어형 반도체패키지는 도 5에 도시한 바와 같이, 서로 전기적으로 연결되어야 할 제 1 및 제 2 회로(102, 104)에 각각 일단과 타단에 결합됨으로써 이들을 물리적으로 연결하는 베어필름(112) 및 이에 실장되는 반도체 칩(120)과, 이러한 반도체 칩(120)을 경유하여 베어필름(112)의 상면에 각각의 회로(102, 104)를 전기적으로 연결하도록 설치되는 제 1 및 제 2배선패턴(130a, 130b)을 포함하고 있음은 일반적인 경우와 동양(同樣)이라 할 수 있을 것이다.
그러나 특히 본 발명은 테이프캐리어형 반도체패키지(110)에 포함되는 배선패턴(130a, 130b)의 적층 구조 및 그 제조방법에 있어서 상이한 것을 특징으로 하는데, 이는 도 5의 IV-IV 선을 따라 절단한 단면을 도시한 도 6과 같이, 베어필름(12) 상에 차례로 적층된 제 1 층(114)과 제 2 층(116)을 포함하는 리드라인(128)과, 상기 리드라인(128)의 상부에 적층된 접합층(118)을 포함하고 있다.
즉, 이는 일반적인 배선패턴의 단면을 도시한 도 2와 비교할 경우에, 접합레진(도 2의 14) 등의 보조적인 수단이 사용되지 않은 상태로 베어필름(112)의 상면에 직접 리드라인(128) 및 접합층(118)으로 구분되는 배선패턴(130)이 형성되어 있고, 이때 특히 리드라인(128)은 각각 베어필름(12)의 직 상면에 위치하는 씨드(seed)층인 제 1 층(114)과, 그 상단의 제 2 층(116)으로 구분되는 것을 특징으로 한다.
이때 베어필름(112)으로는 연성이 큰 캅톤 유피렉스 등의 폴리이미드(polyimide)계 재질이 사용되는 것이 바람직하며, 이의 상면에 차례로 적층되는 제 1 층(114) 및 제 2 층(116)은 각각 전기 전도성이 뛰어난 구리(Cu) 금속이 사용될 수 있고, 특히 리드라인(128)의 상면에 형성된 접합층(118)으로는 반도체 칩(120) 및 제 1 및 제 2 회로(102, 104)와 리드라인(128)의 접합 특성을 향상시키는 금(Au) 등의 금속이 사용되는 것이 바람직하다.
이러한 본 발명에 따른 테이프캐리어형 반도체패키지의 배선패턴(130)의 제조공정은, 특히 근래에 들어 요구되고 있는 배선패턴 사이즈의 미세화에 부응함과 동시에, 보다 신뢰성 있는 제조를 가능하게 하는 것을 특징으로 하는 바, 이하 도 6의 배선패턴(130)의 제조공정을 순서대로 도시한 공정단면도인 도 7a 내지 도 7d를 통하여 자세히 설명한다.
본 발명에 따른 테이프캐리어형 반도체패키지의 배선패턴의 제조공정은 먼저, 도 7a와 같이 폴리이미드(polyimide)계 소재로 이루어지는 베어필름(112)을 구비하고, 이의 상면 전(全) 면적에 걸쳐 구리(Cu) 등의 금속으로 이루어지는 씨드층(114a)을 증착하게 된다.
이때 이러한 씨드층(114a)은 후술하는 제 2 층(116)의 구현을 위한 습식 전기도금공정에서 씨드(seed)의 역할을 하는 부분으로, 바람직하게는 1 마이크로미터(㎛) 이하의 두께를 가지도록 구현하는 것이 본 발명의 효과를 극대화 할 수 있어 유리한 바, 이 정도 두께의 금속층을 구현하는 방법은 여러 가지가 있을 수 있지만 특히 물리적 박막증착방법인 스퍼터링 방법을 통해 증착하는 것이 제조수율 및 공정의 단순화에 있어 유리한데, 이와 같이 베어필름(112) 상에 스퍼터링 방법을 사용하여 1 마이크로미터(㎛) 이하의 씨드층(114a)을 적층하기 위해서는 일반적인 경우와 달리 접합레진 등의 요소가 불필요하게 된다.
이후 이와 같이 베어필름(12) 및 이의 전면에 증착된 씨드층(114a)을 포함하는 연성기판의 상면에 포토레지스트를 전면 도포한 후 소정의 패턴을 가지는 마스크(150)를 사용하여 이를 노광, 현상함으로써, 도 7b와 같은 포토레지스트 패턴(140)을 형성하게 되는데, 이때 특히 전술한 포토레지스트 패턴(140)은 이후완성되는 본 발명에 따른 테이프캐리어 반도체패키지에 포함되는 배선패턴(130)과 반대되는 음각형상을 가지는 것을 특징으로 한다.
즉, 도시된 바와 같이, 씨드층(114a)의 상면에 증착되는 포토레지스트 패턴(140)에 의하여 가려진 부분은 이후 최종적으로 본 발명에 따른 테이프캐리어형 반도체패키지에 포함되는 배선패턴(130)이 형성되는 부분이며, 반면에 그 하단의 씨드층(114a)이 노출된 부분에는 후술하는 제 2 층(116)이 형성되는 부분으로서, 결국 본 발명에 따른 배선패턴(130)의 제조공정 중에 사용되는 포토레지스트 패턴(140)은 네거티브(negative) 방식인 것을 특징으로 하고 있다.
이어 베어필름(112) 및 이의 전 면적에 적층된 씨드층(114a)의 상면에 네거티브 타입으로 패터닝 된 포토레지스트 패턴(140)을 구성한 이후에, 노출된 씨드층(114a) 부분을 일 전극으로 하여 구리(Cu) 금속을 성장시키는 습식 전기도금을 수행함으로써 제 2 층(116)을 구현하게 된다.
즉 전술한 포토레지스크 패턴 사이로 노출된 씨드층(114a)을 일 전극으로 하여, 이와 동일한 재질의 구리(Cu) 금속을 성장시키는 습식 전기도금(electro-forming) 방법을 사용하여 제 2 층(116)을 구현하게 되는 바, 이 때 목적에 따라 기(旣) 형성된 제 2 층(116)의 상단으로 동일공정에서 금(Au) 등의 금속을 습식 도금하여 접합층(118)을 구현할 수 도 있다.
다시 말해 본 발명은 배선패턴(130)의 제조공정에 있어서, 베어필름(112)의 상면에 구리 등의 금속재질로 이루어지는 씨드층(114a)을 증착한 후 이의 상단으로 포토레지스크 패턴(140)을 형성하고, 이때 노출된 씨드층(114a)을 전극으로 습식전기도금함으로써 제 2 층(116)을 구현하는 것을 특징으로 하는 바, 이를 통하여 미세화 된 배선패턴의 제조에 신뢰성을 부여할 수 있고, 특히 제 2 층(116)의 구현과 동일 공정 내에서 상기 제 2 층(116)의 상부에 접합층(118)을 손쉽게 구성하는 장점을 가지는 것이다.
이에 도시한 바와 같이 베어필름(112)의 전 면적에 걸쳐 증착된 씨드층(114a)과, 상기 씨드층(114a)의 상면에 증착된 포토레지스트패턴(140) 및 이러한 포토레지스트 패턴(140)의 노출된 부분을 채우도록 씨드층(114a)의 상부에 성장되는 제 2 층(116)과, 상기 제 2 층의 상면에 도금 적층된 접합층(118)을 포함하게 되는데, 이후 잔여 포토레지스트를 제거한 도 7d의 상태에서 기판의 전 면적에 걸친 소프트(soft) 에칭을 진행함으로써 노출된 씨드층(114a)을 제거하여 도 6과 같은 본 발명에 따른 테이프캐리어 반도체패키지를 완성하게 되는 것이다.
이때 도 6의 원내도면(M')을 확대하여 도시한 도 8을 참조하면, 베어필름(112)의 상면으로 제 1 층(114) 및 제 2 층(116)과, 접합층(118)을 포함하는 배선패턴(130)이 형성되어 있음을 확인할 수 있는데, 이때 제 1 층(114)은 도 7d의 씨드층(114a)을 소프트 에칭하여 노출된 부분을 전기적으로 절단하여 구현되는 것으로, 이때 씨드층(114a)의 두께는 1 마이크로미터(㎛) 이하의 아주 작은 크기이므로 짧은 시간 에천트에 노출하여 진행되는 소프트 에칭을 하여도 다른 요소에 영향을 주지 않고 전기적으로 간단히 단선시킬 수 있는 것이다.
이러한 본 발명에 따른 테이프캐리어형 반도체패키지의 제조방법을 사용하면, 보다 미세화 된 사이즈를 가지는 배선패턴을 신뢰성 있게 제조하는 것이 가능하게 된다.
본 발명에 따른 테이프캐리어형 반도체패키지의 제조방법은 특히, 미세화 된 배선패턴의 제조 공정을 가능하게 함은 물론 완성된 소자에 높은 신뢰도를 부여할 수 있는 것을 장점으로 하는데, 특히 베어필름의 상면에 스퍼터링 방법을 통하여 1 마이크로미터 이하의 씨드층을 증착하고, 상기 씨드층을 일 전극으로 하여 그 상부로 습식 전기도금방법을 통해 제 2 층을 성장시킴으로써, 접합레진 등을 필요로 하지 않고 제 1 및 제 2 층을 베어필름 상에 긴밀하게 고정할 수 있는 장점을 가지고 있다.
특히 이러한 씨드층의 상부로 일부 선택된 영역만을 노출하는 포토레지스트 패턴을 구현하고, 상기 노출된 부분에만 제 2 층을 성장시킴으로써 보다 미세한 패턴의 구현을 가능하게 하고, 특히 제 2 층의 구현공정과 동일공정에서 그 상부로 접합층을 도금할 수 있는 장점을 가지고 있어, 제조공정을 단축시키면서도 보다 개선된 테이프캐리어형 반도체패키지의 배선패턴을 구현 가능하게 한다.
이러한 본 발명은 특히 근래에 들어 각광받고 있는 컬러 액정표시장치 등 보다 미세화된 배선패턴이 필요한 테이프케리어형 반도체패키지에 적용될 경우 그 효과는 더욱 크다 할 수 있을 것인데, 이를 통하여 보다 신뢰성 있는 제품생산을 가능하게 하는 잇점을 가지고 있다.

Claims (4)

  1. 서로 이격된 제 1 전기회로와 제 2 전기회로를 연결하는 베어필름(bear film)과, 상기 베어필름 상에 실장되는 반도체 칩을 포함하는 테이프케리어형 반도체패키지에 있어서, 상기 베어필름 상에 상기 반도체 칩을 매개로 상기 제 1 전기회로와 제 2 전기회로를 전기적으로 연결하는 다수의 스트라이프(stripe) 형상의 배선패턴으로서,
    다수의 스트라이프 형상을 가지고 상기 베어필름 상에 적층된 금속재질의 제 1 층과;
    상기 제 1 층과 동일재질로, 실질적으로 동일형상을 가지고 상기 각각의 제 1 층 상단에 적층되는 제 2 층과;
    상기 제 2 층과 실질적으로 동일형상을 가지고 상기 각각의 제 2층 상단에 적층되는 접합층
    을 포함하는 테이프케리어형 반도체패키지의 배선패턴
  2. 청구항 1 항에 있어서,
    상기 제 1 층과 제 2 층은 각각 구리(Cu) 재질이고, 상기 접합층은 금(Au) 재질이며, 상기 제 1 층은 0.01 마이크로미터 이상 1 마이크로미터 이하의 두께를 가지는 테이프케리어형 반도체패키지의 배선패턴
  3. 서로 이격된 제 1 전기회로와 제 2 전기회로를 연결하는 베어필름과, 상기 베어필름 상에 실장된 반도체 칩을 포함하는 테이프캐리어형 반도체패키지에 있어서, 상기 베어필름 상에 상기 반도체 칩을 매개로 상기 제 1 전기회로와 제 2 전기회로를 전기적으로 연결하는 다수의 스프라이프 형상의 배선패턴 제조방법으로서,
    상기 베어필름 전면에 걸쳐 금속재질의 제 1 층을 증착하는 단계와;
    상기 제 1 층의 상부 전 면적에 걸쳐 포토레지스트를 도포하고, 마스크를 사용하여 노광, 현상하여 포토레지스트 패턴을 형성하는 단계와;
    상기 제 1 층을 일 전극으로 하여, 상기 제 1 층의 노출된 부분의 상단으로 상기 제 1 층과 동일재질의 제 2 층을 습식 도금하여 성장시키는 단계와;
    상기 잔여 포토레지스트를 제거하는 단계와;
    상기 제 2 층 사이로 노출된 제 1 층을 식각하여 제거하는 단계
    를 포함하는 테이프케리어형 반도체패키지의 배선패턴 제조방법
  4. 청구항 3에 있어서,
    상기 제 1 층과 제 2 층은 각각 구리(Cu) 재질이고, 상기 제 1 층은 0.01 마이크로미터 이상 1 마이크로미터 이하의 두께이며,
    상기 제 2 층을 습식 도금하여 성장시키는 단계에 있어서, 상기 제 2 층의 성장 이후 동일공정에서 상기 제 2 층의 상단으로 금(Au) 재질의 접합층을 도금하여 성장시키는 단계
    를 더욱 포함하는 테이프케리어형 반도체패키지의 배선패턴 제조방법
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