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KR100447261B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 산화막/질화막/산화막으로 이루어진 3층 구조의 절연막을 형성한 다음 상부 산화막 식각시 질화막에 대하여 식각선택비의 차를 이용한 식각공정으로 반도체 기판이 노출되는 것을 방지하여 플라즈마 손상을 최소화한 후 질화막 하부의 산화막을 습식식각하고 노출된 반도체 기판에 게이트산화막를 형성한 다음 금속막을 형성하고 화학적.기계적 연마공정을 실시하여 금속막의 게이트전극을 형성함으로서 소자의 전기적 특성을 향상시킬 수 있는 기술에 관한 것이다

Description

반도체 소자의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 구리와 같은 금속막을 게이트전극에 사용하는 경우 식각정지층으로 질화막을 사용함으로서 반도체 기판이 노출되는 것을 방지하여 플라즈마 손상을 최소화하고 후속공정을 용이하게 실시할 수 있으며, 폴리머 발생과 게이트산화막 손상을 방지할 수 있는 기술에 관한 것이다.
일반적으로, 반도체 소자의 집적도가 증가함에 따라 게이트 산화막의 두께가 감소하게 되고, 그로인하여 게이트 산화막의 막질이 양호한 것을 요구하게 된다.
또한, 트랜지스터의 게이트 전극 패턴닝 공정후에 게이트 전극의 측벽의 식각 손상의 회복과 게이트 전극의 활성화를 위하여 산화 공정을 실시하게 되는데 이때 게이트 산화막도 역시 산화되어 게이트 산화막의 에지부가 두꺼워지는 게이트 버즈빅(bird's beak)현상이 발생한다.
그리고, 상기 게이트전극을 패터닝하는 과정에서 게이트전극의 과도 식각시 게이트산화막이 제거되어 반도체 기판에 어택(attack)을 받게 된다.
한편, 초고집적 소자를 구현하기 위해서는 저소비전력화와 초고속화가 필수적인데 이를 위해서는 게이트전극 또는 비트라인 등의 배선을 저항이 낮은 Cu와 같은 금속막을 사용하여야 한다.
그러나, 기존의 방식으로 게이트전극를 형성하는 방법은 게이트산화막을 성장시킨후 금속막을 증착하고 감광막마스크를 이용하여 식각공정을 진행하게 되면 다음과 같은 문제점을 야기한다.
첫째, 구리(Cu)와 같은 금속막 식각시에는 폴리실리콘막 식각과는 다르게 산화막에 대하여 매우 높은 식각선택비를 확보하는 것이 어렵기 때문에 게이트산화막과 같이 매우 얇은 산화막을 사용할 경우 게이트산화막이 손상되어 정상적인 게이트 구현을 어렵게 하였다.
둘째, 구리와 같은 물질을 식각할 경우 감광막 제거후 폴리머 제거가 매우 어렵기 때문에 후속 공정을 진행하기가 어려워 게이트전극에 금속막을 적용하지 못하는 문제점이 발생한다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 산화막/질화막/산화막으로 이루어진 3층 구조의 절연막을 형성한 다음 상부 산화막 식각시 질화막에 대하여 식각선택비의 차를 이용한 식각공정으로 반도체 기판이 노출되는 것을 방지하여 플라즈마 손상을 최소화한 후 질화막 하부의 산화막을 습식식각하고 노출된 반도체 기판에 게이트산화막를 형성한 다음 금속막을 형성하고 화학적,기계적연마(Chemical Mechanical Polishing 이하, CMP)공정을 실시하여 금속막의 게이트전극을 형성함으로서 소자의 전기적 특성을 향상시키는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f 는 본 발명에 따른 반도체 소자의 제조공정도
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 제 1산화막
14 : 질화막 16 : 제 2산화막
18 : 감광막패턴 20 : 게이트산화막
22 : 금속막
상기 목적을 달성하기 위해 본 발명에 따르면,
반도체 기판 상부에 제 1절연막과 제 2절연막, 제 3절연막, 감광막패턴을 순차적으로 형성하는 공정과,
상기 감광막패턴을 마스크로 상기 제 2절연막이 노출될때 까지 식각하여 제 3절연막패턴을 형성하는 공정과,
상기 감광막패턴 및 제 3절연막패턴을 마스크로 제 1절연막의 일부가 노출될때 까지 식각하여 제 2절연막패턴과 제 1절연막패턴을 형성하는 공정과,
상기 감광막패턴을 제거한 후 게이트전극용 절연막을 형성하는 공정과,
상기 구조의 전표면에 금속막을 형성하는 공정과,
상기 금속막을 CMP공정으로 상기 제 3절연막패턴이 노출될때 까지 연마하여 게이트절연막과 금속막패턴을 구비하는 게이트전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 1a 내지 도 1f 는 본 발명에 따른 반도체 소자의 제조공정도이다.
먼저, 반도체 기판(10) 상부에 얇은 두께의 제 1산화막(12)과 질화막(14), 제 2산화막(16)을 순차적으로 형성한 다음, 감광막패턴(18)을 순차적으로 형성한다.
이 때, 상기 질화막(14)은 상기 제 1산화막(12) 식각시 식각정지층으로 사용하며, 상기 감광막패턴(18)은 게이트전극으로 예정된 부위에 홈을 노출시키는 패턴을 형성한다.(도 1a 참조)
다음, 상기 감광막패턴(18)을 마스크로 상기 질화막(14)이 노출될때 까지 식각하여 제 2산화막(16)패턴을 형성한다.
이 때, 상기 제 2산화막(16) 식각시 상기 질화막(14)에 대한 식각선택비차를 이용하되 CHF3, C4F8, C3F8, C2F4, C2F6, C2HF5가스군에서 임의의 1개의 가스를 식각가스로 사용하여 식각공정을 진행한다.
또한, 상기 제 2산화막(16) 식각시 상기 질화막(14)에 대한 식각선택비차를 이용하여 CH3F, CO, Ar 가스군에서 임의의 1개 가스를 식각가스로 사용하여 식각공정을 진행할 수도 있다.
그리고, 상기 CHF3, C4F8, C3F8, C2F4, C2F6, C2HF5가스들에 대한 공정 창(window)을 확장시키기 위하여 CH2F2, CH3F, C2H2, H2등의 수소를 포함하는 가스를 첨가하여 식각공정을 진행한다.
또한, 상기 CHF3, C4F8, C3F8, C2F4, C2F6, C2HF5가스에 Ar, He, Ne, Xe 가스를 혼합가스를 혼합하여 식각 공정에 사용할 수도 있다.
여기서, 상기 CH3F, CO, Ar 가스식각에 O2, Ar, He, N2가스를 혼합하여 사용하는 경우 상기 반도체 기판(10)의 전극에 바이어스 파워를 가하지 않고 등방성식각 공정을 진행할 수 있다.(도 1b 참조)
그 다음, 상기 감광막패턴(18) 및 제 2산화막(16)패턴을 마스크로 제 1산화막(12)의 일부분이 노출될때 까지 습식식각하여 질화막(14)패턴을 형성한다.
이 때, 상기 질화막(14)패턴 식각시 반도체 기판(10)이 노출되지 않도록 플라즈마 손상을 최소화한다.(도 1c 참조)
다음, 상기 감광막패턴(18)을 제거한 후 열산화 공정을 실시하여 반도체 기판(10) 표면에 게이트산화막(20)을 형성한다.(도 1d 참조)
그 다음, 상기 제 2산화막(16)패턴 측벽의 홈을 메우는 금속막(22)으로 Cu막을 형성한다.(도 1e 참조)
다음, 상기 금속막(22)을 CMP 공정으로 상기 제 2산화막(16)패턴이 노출될때 까지 연마하여 질화막(14)패턴과 금속막(22)패턴을 구비하는 게이트전극을 형성한다.(도 1f 참조)
상기한 바와같이 본 발명에 따르면, 구리와 같은 금속막을 사용하여 게이트전극을 형성하는 경우 식각정지층으로 질화막을 사용함으로서 반도체 기판이 노출되는 것을 방지하여 플라즈마 손상을 최소화하고 후속공정을 용이하게 실시할 수 있으며, 폴리머 발생과 게이트산화막 손상을 방지할 수 있어 소자의 전기적 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (6)

  1. 반도체 기판 상부에 제 1절연막과 제 2절연막, 제 3절연막, 감광막패턴을 순차적으로 형성하는 공정과,
    상기 감광막패턴을 마스크로 상기 제 2절연막이 노출될때 까지 식각하여 제 3절연막패턴을 형성하는 공정과,
    상기 감광막패턴 및 제 3절연막패턴을 마스크로 제 1절연막의 일부가 노출될때 까지 식각하여 제 2절연막패턴과 제 1절연막패턴을 형성하는 공정과,
    상기 감광막패턴을 제거한 후 게이트전극용 절연막을 형성하는 공정과,
    상기 구조의 전표면에 금속막을 형성하는 공정과,
    상기 금속막을 CMP공정으로 상기 제 3절연막패턴이 노출될때 까지 연마하여 게이트절연막과 금속막패턴을 구비하는 게이트전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법
  2. 제 1 항에 있어서, 상기 제 1, 2, 3절연막은 각각 산화막, 질화막, 산화막으로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 제 3절연막 패턴시 상기 제 2절연막에 대하여 고식각선택비차를 갖는 식각가스로 CHF3, C4F8, C3F8, C2F4, C2F6, C2HF5가스군에서 임의의 1개 가스를 식각가스로 이용하거나 CH3F, CO, Ar 가스군에서 임의의 1개 가스를 식각가스로 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항 또는 제 3 항에 있어서, 상기 CHF3, C4F8, C3F8, C2F4, C2F6, C2HF5가스식각들에 대한 공정 창을 확장시키기 위하여 CH2F2, CH3F, C2H2, H2등의 수소를 포함하는 가스를 첨가하여 식각공정을 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항 또는 제 4 항에 있어서, 상기 CHF3, C4F8, C3F8, C2F4, C2F6, C2HF5가스식각에 Ar, He, Ne, Xe 가스를 혼합하여 식각 공정을 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항 또는 제 4 항에 있어서, 상기 CH3F, CO, Ar 가스식각에 O2, Ar, He, N2가스를 혼합하여 사용하는 경우 상기 반도체 기판의 전극에 바이어스 파워를 가하지 않고 등방성식각 공정을 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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