KR100447229B1 - 액정표시장치 및 제조 방법 - Google Patents
액정표시장치 및 제조 방법 Download PDFInfo
- Publication number
- KR100447229B1 KR100447229B1 KR10-2001-0074579A KR20010074579A KR100447229B1 KR 100447229 B1 KR100447229 B1 KR 100447229B1 KR 20010074579 A KR20010074579 A KR 20010074579A KR 100447229 B1 KR100447229 B1 KR 100447229B1
- Authority
- KR
- South Korea
- Prior art keywords
- line
- gate
- lines
- forming
- lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 83
- 238000000034 method Methods 0.000 title claims description 42
- 238000004519 manufacturing process Methods 0.000 title claims description 28
- 239000003990 capacitor Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 239000010410 layer Substances 0.000 claims description 163
- 239000002184 metal Substances 0.000 claims description 53
- 229910052751 metal Inorganic materials 0.000 claims description 53
- 239000010408 film Substances 0.000 claims description 47
- 239000010409 thin film Substances 0.000 claims description 45
- 239000004065 semiconductor Substances 0.000 claims description 27
- 239000012535 impurity Substances 0.000 claims description 24
- 239000011229 interlayer Substances 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 claims description 3
- 230000007547 defect Effects 0.000 abstract description 2
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 12
- 239000011521 glass Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136204—Arrangements to prevent high voltage or static electricity failures
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13452—Conductors connecting driver circuitry and terminals of panels
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
본 발명은 라인 인입선들은 배선 길이 차이에 의한 화상 불량을 적층 구조 방식의 커패시터로 보상하기 위한 것으로, 구동 드라이브 IC로부터의 신호를 액정표시패널에 인가하기 위한 인입선부를 구비한 액정표시장치에 있어서, 기판과, 상기 인입선부의 기판위에 중앙 부분이 외곽 부분보다 더 넓은 면적을 갖도록 형성되는 도전층과, 상기 도전층을 포함한 기판 전면에 형성되는 절연막과, 상기 절연막위에 상기 도전층과 오버랩되도록 일 방향으로 배열되는 복수개의 라인 인입선들을 포함하여 구성된 것이다.
Description
본 발명은 액정표시장치에 관한 것으로, 특히 게이트 라인 및 데이터 라인 인입선들은 배선 길이 차이에 의한 화상 불량을 적층 구조 방식의 커패시터로 보상한 액정표시장치 및 제조 방법에 관한 것이다.
일반적으로 액정표시징치의 모듈은 구동 드라이브 IC의 실장 방식에 따라 COG(Chip On Glass) 실장 방식과 TAB 실장 방식으로 구분된다.
상기 COG 실장 방식은 LCD 패널의 게이트 영역 및 데이터 영역에 직접 구동드라이브 IC를 실장하여 LCD 패널에 전기적 신호를 전달하는 방식으로, 보통 이방성 도전 필름을 이용하여 구동드라이브 IC를 LCD 패널에 접착한다.
상기 TAB 실장방식은 구동드라이브 IC가 탑재된 TCP(Tape Carrier Package)를 LCD 패널과 PCB에 접속시키는 작업을 의미한다. TCP와 LCD 패널과의 접속 공정은 글래스와 금속의 재질상의 특수성과 약 0.2mm 이하 피치(pitch)의 고정세에 따라 납 대신에 이방성 도전필름(ACF;Anisotropic Conduction Film)을 이용하며, TCP와 PCB의 접속 공정은 납을 이용하여 접속하고 있다. 그러나, 후자의 경우에 대해서도 향후 미세 피치의 추세에 따라 이방성 도전필름의 사용이 예상되고 있다.
이하, 도면을 참조하여 종래 액정표시장치를 설명하면 다음과 같다.
도 1은 TAB 실장방식을 이용한 종래의 TFT-LCD 모듈의 개략적인 구조이다.
도 1에 도시된 바와 같이, 액정표시장치는, 픽셀 영역을 정의하기 위해 복수개의 데이터 라인 및 데이터 라인이 서로 교차하여 배치되고 각 게이트 라인 및 데이터 라인이 교차되는 부분에 박막트랜지스터가 형성된 제 1 기판(11)과 칼라 필터층 및 공통전극이 형성된 제 2 기판(12)사이에 액정(13)이 주입되고, 상기 제 1,제 2 기판(11, 12) 외측에는 각각 편광판(14)이 부착되어 액정 패널이 형성된다. 그리고, 상기 제 1 기판(11)의 게이트 라인 및 데이터 라인에 신호를 인가하기 위하여 상기 제 1 기판(11)의 각 라인에 게이트 또는 데이터 드라이브 IC(17)가 탑재된 TCP(16)가 이방성 도전필름인 ACF(15)에 의해 연결된다. 여기서 미설명 부호는 PCB(18)이다.
상기 TCP의 구동드라이브 IC와 TFT-LCD 패널이 연결된 인입선 부분을 구체적으로 설명하면 다음과 같다.
도 2는 종래의 데이터 드라이브 IC와 TFT-LCD의 데이터 라인이 연결되는 인입선부를 표시한 것이고, 도 3은 종래 인입선부의 상세 구성도이다.
일반적으로 패널 내의 각 데이터 라인의 간격보다 데이터 드라이브 IC가 연결되는 TAB 패드들의 간격이 더 좁게 형성된다.
따라서, 상기 인입선부는 일정 간격을 갖고 일 방향으로 배열되어 상기 데이터 드라이브 IC와 연결되는 직선부(20)와, 상기 직선부(20)와 각 데이터 라인(22)을 연결하기 위한 굴곡부(21)로 구성된다.
그러나, 이와 같이 종래의 액정표시장치에 있어서는, 각 데이터 라인의 간격보다 데이터 드라이브 IC가 연결되는 TAB 패드들의 간격이 더 좁게 형성되므로 드라이브 IC의 중심부와 외곽부 사이에 형성되는 인입선들 사이에는 배선 길이의 차이가 발생하게 된다.
이와 같이 인입선들의 배선 길이 차이로 인하여 각 인입선들의 저항 및 상기인입선과 상부 기판에 형성된 공통 전극 사이에 형성되는 커패시턴스(정전 용량) 차이가 발생하게 되고, 이로 인하여 화질의 불균일이 발생하게 된다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 중앙 부분의 정전 용량이 외곽 부분의 정전 용량보다 더 큰 값을 갖도록 라인 인입선 부분에 도전층을 형성하여 상기 인입선과 도전층 사이에 인입선의 배선 길이 차이로 인한 정전 용량의 차이를 보상할 수 있는 보상용 정전 용량을 형성하므로 화질의 불균일을 해소할 수 있는 액정표시장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
도 1은 TAB 실장방식을 이용한 종래의 TFT-LCD 모듈의 개략적인 구조도
도 2는 종래의 데이터 드라이브 IC와 TFT-LCD의 데이터 라인이 연결되는 인입선부를 표시한 평면도
도 3은 종래 인입선부의 상세 구성도
도 4는 본 발명에 따른 액정표시장치의 레이 아웃도
도 5a 내지 5c는 본 발명 제 1 실시예에 따른 액정표시장치의 셀 어레이 부분의 박막트랜지스터 공정 단면도
도 6a 내지 6c는 도 4의 Ⅰ-Ⅰ' 선상의 본 발명 제 1 실시예에 따른 액정표시장치의 공정 단면도
도 7a 내지 7c는 본 발명 제 2 실시예에 따른 액정표시장치의 셀 어레이 부분의 박막트랜지스터 공정 단면도
도 8a 내지 8c는 도 4의 Ⅰ-Ⅰ' 선상의 본 발명 제 2 실시예에 따른 액정표시장치의 공정 단면도
도 9a 내지 9b는 본 발명 제 3 실시예에 따른 액정표시장치의 셀 어레이 부분의 박막트랜지스터 공정 단면도
도 10a 내지 10b는 도 4의 Ⅰ-Ⅰ' 선상의 본 발명 제 3 실시예에 따른 액정표시장치의 공정 단면도
도 11a 내지 11b는 본 발명 제 4 실시예에 따른 액정표시장치의 셀 어레이 부분의 박막트랜지스터 공정 단면도
도 12a 내지 12b는 도 4의 Ⅰ-Ⅰ' 선상의 본 발명 제 4 실시예에 따른 액정표시장치의 공정 단면도
도 13은 본 발명 제 5 실시예에 따른 액정표시장치의 레이 아웃도
도면의 주요 부분에 대한 부호의 설명
30 : 기판 31 : 버퍼층
32, 33 : 활성층 32a : 소오스 영역
32b : 드레인 영역 34 : 게이트 절연막
35 : 게이트 전극 35a : 게이트 금속 패턴
35b : 게이트 라인 인입선 35c : 보조 금속 패턴
36 : 층간 절연막 37 : 데이터 라인
37a : 소오스 전극 37b : 드레인 전극
37c : 데이터 라인 인입선 37d : 데이터 금속 패턴
37e : 보조 금속 패턴
이와 같은 목적을 달성하기 위한 본 발명의 액정표시장치는, 구동 드라이브 IC로부터의 신호를 액정표시패널에 인가하기 위한 인입선부를 구비한 액정표시장치에 있어서, 기판과, 상기 인입선부의 기판위에 중앙 부분이 외곽 부분보다 더 넓은 면적을 갖도록 형성되는 도전층과, 상기 도전층을 포함한 기판 전면에 형성되는 절연막과, 상기 절연막위에 상기 도전층과 오버랩되도록 일 방향으로 배열되는 복수개의 라인 인입선들을 포함하여 구성됨에 그 특징이 있다.
여기서, 상기 복수개의 라인 인입선들과 상기 도전층 사이에는 각각 커패시터가 형성되고, 외곽부에서 중앙 부분으로 갈수록 상기 각 라인 인입선과 상기 도전층 사이의 커패시턴스가 증가됨이 바람직하다.
상기 도전층에는 정전기 방지 전압이 인가됨이 바람직하다.
상기 도전층에는 공통 전압이 인가됨이 바람직하다.
상기 도전층은 불순물 도핑된 반도체층으로 형성됨이 바람직하다.
상기 도전층은 중앙 부분의 라인 인입선보다 외곽부의 라인 인입선과 오버랩되는 면적이 더 좁아지도록 삼각형 모양으로 형성됨이 바람직하다.
상기 절연막은 게이트 절연막과 층간 절연막의 적층된 2층 구조 또는 층간 절연막임이 바람직하다.
상기 각 라인 인입선 사이에 상기 각 라인 인입선과 전기적으로 연결되는 복수개의 보조 라인이 더 포함됨이 바람직하다.
상기 복수개의 보조 라인은 상기 라인 인입선과 동일한 물질로 형성됨이 바람직하다.
상기 라인 인입선이 데이터 라인 인입선임이 바람직하다.
상기 도전층은 게이트 라인과 동일 물질로 형성됨이 바람직하다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치는, 구동 드라이브 IC로부터의 신호를 액정표시패널에 인가하기 위한 인입선부를 구비한 액정표시장치에 있어서, 기판과, 상기 기판위에 일 방향으로 배열되는 복수개의 라인 인입선들과, 상기 복수개의 라인 인입선을 포함한 기판 전면에 형성되는 절연막과, 상기 인입선부의 기판위에 중앙 라인 인입선 부분이 외곽 라인 인입선 부분보다 더 넓은 면적을 갖도록 형성되는 도전층을 포함하여 구성됨에 또 다른 특징이 있다.
또 한편, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치의 제조 방법은, 구동 드라이브 IC로부터의 신호를 액정표시패널에 인가하기 위한 데이타 라인 인입선부와 화소 영역을 정의하기 위해 복수개의 게이트 라인과 데이터라인이 교차 배열되고 각 데이터 라인 및 데이터 라인이 교차되는 부분에 박막트랜지스터가 형성되는 셀 어레이부를 구비한 액정표시장치의 제조 방법에 있어서, 상기 셀어레이부의 각 박막트랜지스터 형성 영역에 섬 모양으로 제 1 활성층을 형성하고 상기 데이터 라인 인입선부에 중앙부분이 외곽부보다 더 넓은 면적을 갖도록 기판위에 제 2 활성층을 형성하는 단계와, 상기 제 1, 제 2 활성층을 포함한 전면에 게이트 절연막을 형성하는 단계와, 상기 제 1 활성층위에 게이트 전극이 위치되도록 일정 간격을 갖고 일 방향으로 복수개의 게이트 라인을 형성하는 단계와, 상기 게이트 전극을 마스크로 이용한 불순물 이온 주입으로 제 1 활성층에 소오스/드레인 영역을 형성하고 제 2 활성층을 도전층으로 형성하는 단계와, 상기 소오스/드레인 영역에 콘택 홀을 갖도록 전면에 층간 절연막을 형성하는 단계와, 상기 소오스/드레인 영역에 연결되고 외곽부에서 중앙 부분으로 갈수록 상기 제 2 활성층과의 커패시턴스가 증가하도록 상기 게이트 라인에 수직한 방향으로 복수개의 데이터 라인 및 인입선을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
여기서, 상기 각 데이터 라인 인입선 사이에 상기 각 데이터 라인 인입선과 전기적으로 연결되도록 상기 데이터 라인 인입선과 동일물질로 복수개의 보조 라인을 더 형성함이 바람직하다.
한편, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치의 제조 방법은, 구동 드라이브 IC로부터의 신호를 액정표시패널에 인가하기 위한 데이타 라인 인입선부와 화소 영역을 정의하기 위해 복수개의 게이트 라인과 데이터 라인이 교차 배열되고 각 데이터 라인 및 데이터 라인이 교차되는 부분에 박막트랜지스터가 형성되는 셀 어레이부를 구비한 액정표시장치의 제조 방법에 있어서, 상기 박막트랜지스터 형성영역에 게이트 전극들을 구비한 복수개의 게이트 라인을 형성하고 상기 데이터 라인 인입선부에 중앙부분이 외곽부보다 더 넓은 면적을 갖도록 게이트 금속 패턴층을 형성하는 단계와, 상기 게이트 라인 및 게이트 금속 패턴층을 포함한 전면에 게이트 절연막을 형성하는 단계와, 각 박막트랜지스터 형성 영역에 섬 모양으로 활성층을 형성하는 단계와, 상기 활성층 양측 상에 소오스/드레인 전극이 위치되고 외곽부에서 중앙 부분으로 갈수록 상기 게이트 금속 패턴층과의 커패시턴스가 증가하도록 상기 게이트 라인에 수직한 방향으로 복수개의 데이터 라인 및 인입선을 형성하는 단계를 포함하여 이루어짐에 또 다른 특징이 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치의 제조 방법은, 구동 드라이브 IC로부터의 신호를 액정표시패널에 인가하기 위한 데이타 라인 인입선부와 화소 영역을 정의하기 위해 복수개의 게이트 라인과 데이터 라인이 교차 배열되고 각 데이터 라인 및 데이터 라인이 교차되는 부분에 박막트랜지스터가 형성되는 셀 어레이부를 구비한 액정표시장치의 제조 방법에 있어서, 상기 박막트랜지스터 형성영역에 활성층을 형성하는 단계와, 전면에 게이트 절연막을 형성하는 단계와, 상기 활성층 상측에 게이트 전극이 위치되도록 상기 게이트 절연막위에 복수개의 게이트 라인을 형성하고 상기 데이터 라인 인입선부에 중앙부분이 외곽부보다 더 넓은 면적을 갖도록 게이트 금속 패턴층을 형성하는 단계와, 상기 게이트 전극을 마스크로 이용하여 상기 활성층에 불순물 영역을 형성하고 상기 불순물 영역에 콘택 홀을 갖도록 상기 게이트 라인 및 게이트 금속 패턴층을 포함한전면에 층간 절연막을 형성하는 단계와, 상기 콘택홀을 통해 상기 불순물 영역에 소오스/드레인 전극이 연결되고 외곽부에서 중앙 부분으로 갈수록 상기 게이트 금속 패턴층과의 커패시턴스가 증가하도록 상기 게이트 라인에 수직한 방향으로 복수개의 데이터 라인 및 인입선을 형성하는 단계를 포함하여 이루어짐에 또 다른 특징이 있다.
한편, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치의 제조 방법은, 구동 드라이브 IC로부터의 신호를 액정표시패널에 인가하기 위한 게이트 라인 인입선부와 화소 영역을 정의하기 위해 복수개의 게이트 라인과 데이터 라인이 교차 배열되고 각 데이터 라인 및 데이터 라인이 교차되는 부분에 박막트랜지스터가 형성되는 셀 어레이부를 구비한 액정표시장치의 제조 방법에 있어서, 상기 박막트랜지스터 형성영역에 활성층을 형성하는 단계와, 전면에 게이트 절연막을 형성하는 단계와, 상기 활성층 상측에 게이트 전극이 위치되도록 상기 게이트 절연막위에 복수개의 게이트 라인 및 게이트 라인 인입선을 형성하는 단계와, 상기 게이트 전극을 마스크로 이용하여 상기 활성층에 불순물 영역을 형성하고 상기 불순물 영역에 콘택 홀을 갖도록 상기 게이트 라인 및 게이트 라인 인입선을 포함한 전면에 층간 절연막을 형성하는 단계와, 상기 콘택홀을 통해 상기 불순물 영역에 소오스/드레인 전극이 연결되도록 상기 게이트 라인에 수직한 방향으로 복수개의 데이터 라인을 형성하고 상기 게이트 라인 인입선부에 중앙부분이 외곽부보다 더 넓은 면적을 갖도록 데이터 금속 패턴층을 형성하는 단계를 포함하여 이루어짐에 또 다른 특징이 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치의 제조 방법은, 구동 드라이브 IC로부터의 신호를 액정표시패널에 인가하기 위한 게이트 라인 인입선부와 화소 영역을 정의하기 위해 복수개의 게이트 라인과 데이터 라인이 교차 배열되고 각 데이터 라인 및 데이터 라인이 교차되는 부분에 박막트랜지스터가 형성되는 셀 어레이부를 구비한 액정표시장치의 제조 방법에 있어서, 상기 박막트랜지스터 형성영역에 게이트 전극들을 구비한 복수개의 게이트 라인 및 게이트 라인 인입선들을 형성하는 단계와, 상기 게이트 라인 및 게이트 라인 인입선을 포함한 전면에 게이트 절연막을 형성하는 단계와, 각 박막트랜지스터 형성 영역에 섬 모양으로 활성층을 형성하는 단계와, 상기 활성층 양측 상에 소오스/드레인 전극이 위치되도록 상기 게이트 라인과 수직한 방향으로 복수개의 데이터 라인을 형성하고 상기 게이트 라인 인입선부에 중앙부분이 외곽부보다 더 넓은 면적을 갖도록 데이터 금속 패턴층을 형성하는 단계를 포함하여 이루어짐에 또 다른 특징이 있다.
이하, 상기와 같은 특징들을 갖는 본 발명에 따른 액정표시장치 및 그 제조 방법의 실시예들을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 4는 본 발명에 따른 액정표시장치의 레이 아웃도이다.
본 발명은 인입선부(A)에 중앙 라인에 해당하는 부분이 외곽 라인에 해당하는 부분보다 더 넓은 면적을 갖도록 삼각형 모양의 도전층(B)을 형성하여 상기 도전층(B)과 각 인입선들 사이에 보상용 커패시터가 형성되도록 한 것이다.
즉, 중앙 부분의 인입선 라인과 상기 도전층 사이의 보상용 커패시터가 외곽부분의 인입선 라인과 상기 반도체층 사이의 보상용 커패시터보다 더 큰 용량을 갖도록 한다. 그리고, 상기 도전층(B)은 정전기 방지용 전압 라인 또는 공통 전압 라인(C)에 연결된다.
[제 1 실시예]
이와 같은 구성을 갖는 본 발명 제 1 실시예의 액정표시장치의 구조 및 제조 방법을 설명하면 다음과 같다.
도 5a 내지 5c는 본 발명 제 1 실시예에 따른 액정표시장치의 셀 어레이 부분의 박막트랜지스터 공정 단면도이고, 도 6a 내지 6c는 도 4의 Ⅰ-Ⅰ' 선상의 본 발명 제 1 실시예에 따른 액정표시장치의 공정 단면도이다.
본 발명 제 1 실시예는 액정표시장치의 셀 어레이의 박막트랜지스터가 탑 게이트(top gate)형 폴리 실리콘 트랜지스터로 형성될 경우 데이터 라인 인입선 부분에 보상용 커패시터를 형성한 것으로, 상기 도전층을 불순물 도핑된 반도체층으로 형성한 것이다.
도 5a 및 도 6a와 같이, 유리 기판(30) 전면에 버퍼층(31)과 폴리 실리콘 등의 반도체층을 증착하고 선택적으로 제거하여 셀 어레이부의 박막트랜지스터가 형성될 영역들과 상기 인입선 부분에 각각 제 1 반도체층(32)과 제 2 반도체층(33)을 형성한다. 그리고, 전면에 게이트 절연막(34)을 형성한다.
도 5b 및 도 6b와 같이, 전면에 금속층을 증착하고 선택적을 제거하여 상기 제 1 반도체층(32) 상측의 게이트 절연막(34)위에 게이트 전극(35)을 형성하고, 상기 게이트 전극(35) 양측의 제 1 반도체층과 제 2 반도체층 전면에 불순물 이온을주입하여 불순물 영역을 형성한다. 이 때, 상기 게이트 전극(35) 양측의 제 1 반도체층(32)의 불순물 영역은 소오스/드레인 영역(32a, 32b)이 되고, 제 2 반도체층(33)은 도전층으로 변환된다.
도 5c 및 도 6c와 같이, 전면에 층간 절연막(36)을 형성하고, 상기 제 1 반도체층(32)의 소오스/드레인 영역(32a, 32b)에 콘택 홀이 형성되도록 상기 게이트 절연막(34)과 층간 절연막(36)을 선택적으로 제거한다.
그리고 전면에 금속층을 증착하고 선택적으로 제거하여 데이터 라인 및 소오스/드레인 전극(37a/37b) 데이터 라인 인입선(37c)을 형성한다. 즉, 데이터 라인(37)에서 소오스 전극(37a)이 돌출되어 소오스 영역(32a)에 전기적으로 연결되고, 드레인 전극(37b)은 드레인 영역(32b)에 연결되며, 데이터 라인 인입선(37c)들은 데이터 라인에서 연장되도록 형성된다.
계속해서, 상기 소오스/드레인 전극(37a, 37b)을 포함한 데이터 라인(37) 및 데이터 라인 인입선(37c)을 포함한 기판 전면에 보호막(38)을 형성하고, 상기 드레인 전극(37b)이 노출되도록 콘택 홀을 형성한 다음, 상기 화소 영역에 화소 전극(39)을 형성한다.
따라서, 상기 도 6c에서 알 수 있는 바와 같이, 별도의 마스크가 필요하지 않으면서 상기 데이터 라인 인입선(37c)들과 반도체층(33) 사이에 보상용 커패시터들이 형성되고, 도 4에 나타낸 바와 같이 각 인입선들과 반도체층 사이의 보상용 커패시터는 중앙 라인 부분에서의 커패시터 용량이 외곽 라 인 부분에서의 커패시터 용량보다 더 큰 값을 갖도록 한다.
[제 2 실시예]
한편, 본 발명 제 2 실시예에 따른 액정표시장치는 데이터 라인 인입선부에 중앙 라인에 해당하는 부분이 외곽 라인에 해당하는 부분보다 더 넓은 면적을 갖도록 삼각형 모양의 금속 패턴을 형성하여 상기 금속 패턴과 각 인입선들 사이에 보상용 커패시터가 형성되도록 할 수 있다. 여기서, 본 발명 제 1 실시예에서는 상기 도전층을 불순물 도핑된 반도체층으로 형성한 반면, 본 발명 제 2 실시예에서는 상기 도전층을 상기 게이트 라인 형성용 금속으로 형성한 것이다.
이와 같은 구성을 갖는 본 발명 제 2 실시예의 액정표시장치 및 그 제조 방법을 설명하면 다음과 같다.
도 7a 내지 7c는 본 발명 제 2 실시예에 따른 액정표시장치의 셀 어레이 부분의 박막트랜지스터 공정 단면도이고, 도 8a 내지 8c는 도 4의 Ⅰ-Ⅰ' 선상의 본 발명 제 2 실시예에 따른 액정표시장치의 공정 단면도이다.
본 발명 제 2 실시예는 액정표시장치의 셀 어레이의 박막트랜지스터가 탑 게이트(top gate)형 폴리 실리콘 트랜지스터로 형성될 경우, 반도체층 대신에 게이트 금속층으로 보상용 커패시터를 형성한 것이다.
도 7a 및 도 8a와 같이, 유리 기판(30) 전면에 버퍼층(31)과 폴리 실리콘 등의 반도체층을 증착하고 선택적으로 제거하여 셀 어레이부의 박막트랜지스터가 형성될 영역에 반도체층(32)을 형성한다. 그리고, 전면에 게이트 절연막(34)을 형성한다.
도 7b 및 도 8b와 같이, 전면에 금속층을 증착하고 선택적을 제거하여 상기제 1 반도체층(32) 상측의 게이트 절연막(34)위에 게이트 전극(35)을 형성함과 동시에 상기 인입선 부분에 게이트 금속 패턴층(35a)을 형성한다. 그리고, 상기 게이트 전극(35) 양측의 반도체층(32)에 불순물 이온을 주입하여 불순물 영역을 형성한다. 이 때, 상기 게이트 전극(35) 양측의 상기 반도체층(32)의 불순물 영역은 소오스/드레인 영역(32a, 32b)이 된다.
도 7c 및 도 8c와 같이, 전면에 층간 절연막(36)을 형성하고, 상기 반도체층(32)의 소오스/드레인 영역(32a, 32b)에 콘택 홀이 형성되도록 상기 게이트 절연막(33)과 층간 절연막(36)을 선택적으로 제거한다.
그리고 전면에 금속층을 증착하고 선택적으로 제거하여 데이터 라인(37) 및 소오스/드레인 전극(37a/37b) 데이터 라인 인입선(37c)을 형성한다. 즉, 데이터 라인(37)에서 소오스 전극(37a)이 돌출되어 소오스 영역(32a)에 전기적으로 연결되고, 드레인 전극(37b)은 드레인 영역(32b)에 연결되며, 데이터 라인 인입선(37c)들은 데이터 라인에서 연장되도록 형성된다.
계속해서, 상기 소오스/드레인 전극(37a, 37b)을 포함한 데이터 라인(37) 및 데이터 라인 인입선(37c)을 포함한 기판 전면에 보호막(38)을 형성하고, 상기 드레인 전극(37b)이 노출되도록 콘택 홀을 형성한 다음, 상기 화소 영역에 화소 전극(39)을 형성한다.
따라서, 상기 도 8c에서 알 수 있는 바와 같이, 별도의 마스크가 필요하지 않으면서 상기 데이터 라인 인입선(37c)들과 게이트 금속 패턴층(35a) 사이에 보상용 커패시터들이 형성되고, 도 4에 나타낸 바와 같이 각 인입선들과 금속 패턴층 사이의 보상용 커패시터는 중앙 라인 부분에서의 커패시터 용량이 외곽 라 인 부분에서의 커패시터 용량보다 더 큰 값을 갖도록 한다.
[제 3 실시예]
한편, 본 발명 제 3 실시예에 따른 액정표시장치는 셀 어레이 부분의 박막트랜지스터가 바텀 게이트(bottom gate)형 비정질 실리콘 박막트랜지스터로 구성될 경우, 데이터 라인 인입선부에 중앙 라인에 해당하는 부분이 외곽 라인에 해당하는 부분보다 더 넓은 면적을 갖도록 삼각형 모양의 금속 패턴을 형성하여 상기 금속 패턴과 각 인입선들 사이에 보상용 커패시터가 형성되도록 할 수 있다.
이와 같은 구성을 갖는 본 발명 제 3 실시예의 액정표시장치 및 그 제조 방법을 설명하면 다음과 같다.
도 9a 내지 9b는 본 발명 제 3 실시예에 따른 액정표시장치의 셀 어레이 부분의 박막트랜지스터 공정 단면도이고, 도 10a 내지 10b는 도 4의 Ⅰ-Ⅰ' 선상의 본 발명 제 3 실시예에 따른 액정표시장치의 공정 단면도이다.
본 발명 제 3 실시예는 액정표시장치의 셀 어레이의 박막트랜지스터가 바텀 게이트(bottom gate)형 비정질 실리콘 트랜지스터로 형성될 경우, 도전층을 게이트 금속층으로하여 보상용 커패시터를 형성한 것이다.
도 9a 및 도 10a와 같이, 유리 기판(30) 전면에 금속층을 증착하고 선택적으로 제거하여 셀 어레이부에 게이트 전극(35)을 형성하고 인입선 부분에 게이트 금속 패턴(35a)을 형성한다. 그리고 전면에 게이트 절연막(34)을 형성한 다음, 상기 게이트 전극(35) 상측의 게이트 절연막(34)위에 반도체층(32)을 형성한다.
도 9b 및 도 10b와 같이, 전면에 금속층을 증착하고 선택적을 제거하여 상기 반도체층(32) 양측상에 데이터 라인(37) 및 소오스/드레인 전극(37a, 37b) 데이터 라인 인입선(37c)을 형성한다. 즉, 데이터 라인(37)에서 소오스 전극(37a)이 돌출되고 드레인 전극(37b)은 상기 소오스 전극(37a)에 대향되는 부분에 형성되며, 데이터 라인 인입선(37c)들은 데이터 라인에서 연장되도록 형성된다.
계속해서, 상기 소오스/드레인 전극(37a, 37b)을 포함한 데이터 라인(37) 및 데이터 라인 인입선(37c)을 포함한 기판 전면에 보호막(38)을 형성하고, 상기 드레인 전극(37b)이 노출되도록 콘택 홀을 형성한 다음, 상기 화소 영역에 화소 전극(39)을 형성한다.
따라서, 상기 도 10b에서 알 수 있는 바와 같이, 별도의 마스크가 필요하지 않으면서 상기 데이터 라인 인입선들과 게이트 금속 패턴층(35a) 사이에 보상용 커패시터들이 형성되고, 도 4에 나타낸 바와 같이 각 인입선들과 금속 패턴층 사이의 보상용 커패시터는 중앙 라인 부분에서의 커패시터 용량이 외곽 라 인 부분에서의 커패시터 용량보다 더 큰 값을 갖도록 한다.
[제 4 실시예]
본 발명 제 4 실시예의 액정표시장치는, 게이트 라인 인입선 부분에 상술한 바와 같이, 중앙 라인에 해당하는 부분이 외곽 라인에 해당하는 부분보다 더 넓은 면적을 갖도록 삼각형 모양의 도전층을 형성하여 상기 도전층과 각 인입선들 사이에 보상용 커패시터가 형성되도록 할 수 있다. 여기서, 본 발명 제 4 실시예에서는 상기 도전층을 상기 데이터 라인 형성용 금속으로 형성한 것이다.
이와 같은 구성을 갖는 본 발명 제 4 실시예의 액정표시장치 및 그 제조 방법을 설명하면 다음과 같다.
도 11a 내지 11b는 본 발명 제 4 실시예에 따른 액정표시장치의 셀 어레이 부분의 박막트랜지스터 공정 단면도이고, 도 12a 내지 12b는 도 4의 Ⅰ-Ⅰ' 선상의 본 발명 제 4 실시예에 따른 액정표시장치의 공정 단면도이다.
본 발명 제 4 실시예는 액정표시장치의 셀 어레이의 박막트랜지스터가 탑 게이트(top gate)형 또는 바텀 게이트(bottom gate)형 박막트랜지스터로 형성될 경우, 데이터 라인 금속층으로 보상용 커패시터를 형성한 것이다. 여기서는 바텀 게이트형 박막트랜지스터가 형성될 경우만 설명하고 탑 게이트 형 박막트랜지스터가 형성될 경우는 본 발명 제 4 실시예와 본 발명 제 2 또는 3 실시예의 조합에 의해 충분히 유추 가능하므로 생략한다.
도 11a 및 도 12a와 같이, 유리 기판(30) 전면에 금속층을 증착하고 선택적으로 제거하여 셀 어레이부에 게이트 전극(35)을 형성하고 인입선 부분에 게이트 라인 인입선(35b)들을 형성한다. 그리고 전면에 게이트 절연막(34)을 형성한 다음, 상기 게이트 전극(35) 상측의 게이트 절연막(34)위에 반도체층(32)을 형성한다.
도 11b 및 도 12b와 같이, 전면에 금속층을 증착하고 선택적을 제거하여 상기 반도체층(32) 양측상에 데이터 라인(37) 및 소오스/드레인 전극(37a, 37b)을 형성하고 상기 인입선 부분에 데이터 금속 패턴(37d)을 형성한다. 즉, 데이터 라인(37)에서 소오스 전극(37a)이 돌출되고 드레인 전극(37b)은 상기 소오스 전극(37a)에 대향되는 부분에 형성되며, 상기 데이터 금속 패턴(37d)은 게이트 라인 인입선들과 오버랩되도록 형성한다.
계속해서, 상기 소오스/드레인 전극(37a, 37b)을 포함한 데이터 라인(37) 및 데이터 라인 인입선(37c)을 포함한 기판 전면에 보호막(38)을 형성하고, 상기 드레인 전극(37b)이 노출되도록 콘택 홀을 형성한 다음, 상기 화소 영역에 화소 전극(39)을 형성한다.
따라서, 상기 도 12b에서 알 수 있는 바와 같이, 별도의 마스크가 필요하지 않으면서 상기 게이트 라인 인입선(35b)들과 금속 패턴층(37d) 사이에 보상용 커패시터들이 형성되고, 도 4에 나타낸 바와 같이 각 인입선들과 금속 패턴층 사이의 보상용 커패시터는 중앙 라인 부분에서의 커패시터 용량이 외곽 라 인 부분에서의 커패시터 용량보다 더 큰 값을 갖도록 한다.
[제 5 실시예]
본 발명 제 5 실시예는 상기 인입선들(게이트 라인 또는 데이터 라인 인입선) 사이에 별도의 금속 패턴을 더 형성한 것이다.
도 4에서, 상기 각 인입선들의 폭은 한계가 있기 때문에 상기 각 인입선들과 동일한 물질로 각 인입선들에 전기적으로 연결되도록 상기 각 인입선들 사이에 보조 금속 패턴을 형성하면 커패시턴스를 보다 확실하게 보상할 수 있다.
도 13은 본 발명 제 5 실시예에 따른 액정표시장치의 레이 아웃도이다.
본 발명 제 5 실시예는 게이트 라인 또는 데이터 라인 인입선(35b or 37c)들 사이에 상기 인입선(35b or 37c)과 동일 물질의 보조 금속 패턴(보조 라인)(35c or 37e)을 형성하고 각 보조 금속 패턴(35c or 37e)은 인접한 인입선(35b or 37c)에전기적으로 연결되며 동일한 면적으로 형성한다. 그리고, 인입선부(A)의 중앙 라인에 해당하는 부분이 외곽 라인에 해당하는 부분보다 더 넓은 면적을 갖도록 삼각형 모양의 도전층(B)을 형성하여 상기 도전층(B)과 각 인입선 및 보조 금속 패턴(35c or 37e) 사이에 보상용 커패시터가 형성되도록 한 것이다. 여기서, 상기 도전층은 상기 제 1 내지 제 4 실시예에서 설명한 바와 같이 형성된다.
즉, 중앙 부분의 인입선 라인 및 보조 금속 패턴과 상기 도전층 사이의 보상용 커패시터가 외곽 부분의 인입선 라인 및 보조 금속 패턴과 상기 도전층 사이의 보상용 커패시터보다 더 큰 용량을 갖도록 한다.
그리고, 각 실시예에서 상기 도전층에는 정전기 방지 전압이 인가되거나 공통 전압이 인가되도록 한다.
이상에서 설명한 바와 같은 본 발명의 액정표시장치에 있어서는 다음과 같은 효과가 있다.
첫째, 종래에는 각 인입선의 길이 차이에 따른 정전 용량의 차이에 의해 화면 불균일의 문제가 발생하였으나, 본 발명은 각 인입선의 길이 차이에 따른 정전 용량의 차이를 인입선 부분에 별도의 도전층을 형성하여 정전 용량 차이를 보상하므로 화면 불균일 문제를 해결할 수 있다.
둘째, 상기 보상용 커패시터를 형성하기 위한 인입선 라인에 대응되는 도전층을 박막트랜지스터의 활성층, 게이트 전극 물질 또는 데이터 전극 물질로 형성하므로 마스크를 추가하지 않고 형성할 수 있다.
셋째, 상기 보상용 커패시터를 각 인입선과 도전층 사이에 게이트 절연막 또는 층간 절연막을 매개하여 형성하므로 보다 큰 보상용 정전 용량을 얻을 수 있다.
Claims (27)
- 구동 드라이브 IC로부터의 신호를 액정표시패널에 인가하기 위한 인입선부를 구비한 액정표시장치에 있어서,기판;상기 인입선부의 기판위에 중앙 라인 부분이 외곽 라인 부분보다 더 넓은 면적을 갖도록 형성되는 도전층과,상기 도전층을 포함한 기판 전면에 형성되는 절연막과,상기 절연막위에 상기 도전층과 오버랩되도록 일 방향으로 배열되는 복수개의 라인 인입선들을 포함하여 구성됨을 특징으로 하는 액정표시 장치.
- 제 1 항에 있어서,상기 복수개의 라인 인입선들과 상기 도전층 사이에는 각각 커패시터가 형성되고, 외곽부에서 중앙 부분으로 갈수록 상기 각 라인 인입선과 상기 도전층 사이의 커패시턴스가 증가됨을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서,상기 도전층에는 정전기 방지 전압이 인가됨을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서,상기 도전층에는 공통 전압이 인가됨을 특징으로 하는 액정표시장치
- 제 1 항에 있어서,상기 도전층은 불순물 도핑된 반도체층으로 형성됨을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서,상기 도전층은 중앙 부분의 라인 인입선보다 외곽부의 라인 인입선과 오버랩되는 면적이 더 좁아지도록 삼각형 모양으로 형성됨을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서,상기 절연막은 게이트 절연막과 층간 절연막의 적층된 2층구조임을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서,상기 각 라인 인입선 사이에 상기 각 라인 인입선과 전기적으로 연결되는 복수개의 보조 라인을 더 포함함을 특징으로 하는 액정표시장치.
- 제 8 항에 있어서,상기 복수개의 보조 라인은 상기 라인 인입선과 동일한 물질로 형성됨을 특징으로 하는 액정표시장치.
- 제 8 항에 있어서,상기 복수개의 보조 라인은 동일한 크기로 형성됨을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서,상기 라인 인입선이 데이터 라인 인입선임을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서,상기 도전층은 게이트 라인과 동일 물질로 형성됨을 특징으로 하는 액정표시장치.
- 구동 드라이브 IC로부터의 신호를 액정표시패널에 인가하기 위한 인입선부를 구비한 액정표시장치에 있어서,기판;상기 기판위에 일 방향으로 배열되는 복수개의 라인 인입선들;상기 복수개의 라인 인입선을 포함한 기판 전면에 형성되는 절연막;그리고상기 인입선부의 기판위에 중앙 라인 인입선 부분이 외곽 라인 인입선 부분보다 더 넓은 면적을 갖도록 형성되는 도전층을 포함함을 특징으로 하는 액정표시장치.
- 제 13 항에 있어서,상기 도전층에는 정전기 방지 전압이 인가됨을 특징으로 하는 액정표시장치.
- 제 13 항에 있어서,상기 도전층에는 공통 전압이 인가됨을 특징으로 하는 액정표시장치.
- 제 13 항에 있어서,상기 라인 인입선은 게이트 라인 인입선이고, 상기 도전층은 데이터 라인과 동일 물질임을 특징으로 하는 액정표시장치.
- 제 13 항에 있어서,상기 각 라인 인입선 사이에 상기 각 라인 인입선과 전기적으로 연결되는 복수개의 보조 라인을 더 포함함을 특징으로 하는 액정표시장치.
- 구동 드라이브 IC로부터의 신호를 액정표시패널에 인가하기 위한 데이타 라인 인입선부와 화소 영역을 정의하기 위해 복수개의 게이트 라인과 데이터 라인이 교차 배열되고 각 데이터 라인 및 데이터 라인이 교차되는 부분에 박막트랜지스터가 형성되는 셀 어레이부를 구비한 액정표시장치의 제조 방법에 있어서,상기 셀어레이부의 각 박막트랜지스터 형성 영역에 섬 모양으로 제 1 활성층을 형성하고 상기 데이터 라인 인입선부에 중앙부분이 외곽부보다 더 넓은 면적을 갖도록 기판위에 제 2 활성층을 형성하는 단계;상기 제 1, 제 2 활성층을 포함한 전면에 게이트 절연막을 형성하는 단계;상기 제 1 활성층위에 게이트 전극이 위치되도록 일정 간격을 갖고 일 방향으로 복수개의 게이트 라인을 형성하는 단계;상기 게이트 전극을 마스크로 이용한 불순물 이온 주입으로 제 1 활성층에 소오스/드레인 영역을 형성하고 제 2 활성층을 도전층으로 형성하는 단계;상기 소오스/드레인 영역에 콘택 홀을 갖도록 전면에 층간 절연막을 형성하는 단계;상기 소오스/드레인 영역에 연결되고 외곽부에서 중앙 부분으로 갈수록 상기 제 2 활성층과의 커패시턴스가 증가하도록 상기 게이트 라인에 수직한 방향으로 복수개의 데이터 라인 및 인입선을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 액정표시장치의 제조 방법.
- 제 18 항에 있어서,상기 각 데이터 라인 인입선 사이에 상기 각 데이터 라인 인입선과 전기적으로 연결되도록 상기 데이터 라인 인입선과 동일물질로 복수개의 보조 라인을 더 형성함을 특징으로 하는 액정표시장치의 제조 방법.
- 구동 드라이브 IC로부터의 신호를 액정표시패널에 인가하기 위한 데이타 라인 인입선부와 화소 영역을 정의하기 위해 복수개의 게이트 라인과 데이터 라인이 교차 배열되고 각 데이터 라인 및 데이터 라인이 교차되는 부분에 박막트랜지스터가 형성되는 셀 어레이부를 구비한 액정표시장치의 제조 방법에 있어서,상기 박막트랜지스터 형성영역에 게이트 전극들을 구비한 복수개의 게이트 라인을 형성하고 상기 데이터 라인 인입선부에 중앙부분이 외곽부보다 더 넓은 면적을 갖도록 게이트 금속 패턴층을 형성하는 단계;상기 게이트 라인 및 게이트 금속 패턴층을 포함한 전면에 게이트 절연막을 형성하는 단계;각 박막트랜지스터 형성 영역에 섬 모양으로 활성층을 형성하는 단계;상기 활성층 양측 상에 소오스/드레인 전극이 위치되고 외곽부에서 중앙 부분으로 갈수록 상기 게이트 금속 패턴층과의 커패시턴스가 증가하도록 상기 게이트 라인에 수직한 방향으로 복수개의 데이터 라인 및 인입선을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 액정표시장치의 제조 방법.
- 제 20 항에 있어서,상기 각 데이터 라인 인입선 사이에 상기 각 데이터 라인 인입선과 전기적으로 연결되도록 상기 데이터 라인 인입선과 동일물질로 복수개의 보조 라인을 더 형성함을 특징으로 하는 액정표시장치의 제조 방법.
- 구동 드라이브 IC로부터의 신호를 액정표시패널에 인가하기 위한 데이타 라인 인입선부와 화소 영역을 정의하기 위해 복수개의 게이트 라인과 데이터 라인이 교차 배열되고 각 데이터 라인 및 데이터 라인이 교차되는 부분에 박막트랜지스터가 형성되는 셀 어레이부를 구비한 액정표시장치의 제조 방법에 있어서,상기 박막트랜지스터 형성영역에 활성층을 형성하는 단계;전면에 게이트 절연막을 형성하는 단계;상기 활성층 상측에 게이트 전극이 위치되도록 상기 게이트 절연막위에 복수개의 게이트 라인을 형성하고 상기 데이터 라인 인입선부에 중앙부분이 외곽부보다 더 넓은 면적을 갖도록 게이트 금속 패턴층을 형성하는 단계;상기 게이트 전극을 마스크로 이용하여 상기 활성층에 불순물 영역을 형성하고 상기 불순물 영역에 콘택 홀을 갖도록 상기 게이트 라인 및 게이트 금속 패턴층을 포함한 전면에 층간 절연막을 형성하는 단계;상기 콘택홀을 통해 상기 불순물 영역에 소오스/드레인 전극이 연결되고 외곽부에서 중앙 부분으로 갈수록 상기 게이트 금속 패턴층과의 커패시턴스가 증가하도록 상기 게이트 라인에 수직한 방향으로 복수개의 데이터 라인 및 인입선을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 액정표시장치의 제조 방법.
- 제 22 항에 있어서,상기 각 데이터 라인 인입선 사이에 상기 각 데이터 라인 인입선과 전기적으로 연결되도록 상기 데이터 라인 인입선과 동일물질로 복수개의 보조 라인을 더 형성함을 특징으로 하는 액정표시장치의 제조 방법.
- 구동 드라이브 IC로부터의 신호를 액정표시패널에 인가하기 위한 게이트 라인 인입선부와 화소 영역을 정의하기 위해 복수개의 게이트 라인과 데이터 라인이 교차 배열되고 각 데이터 라인 및 데이터 라인이 교차되는 부분에 박막트랜지스터가 형성되는 셀 어레이부를 구비한 액정표시장치의 제조 방법에 있어서,상기 박막트랜지스터 형성영역에 활성층을 형성하는 단계;전면에 게이트 절연막을 형성하는 단계;상기 활성층 상측에 게이트 전극이 위치되도록 상기 게이트 절연막위에 복수개의 게이트 라인 및 게이트 라인 인입선을 형성하는 단계;상기 게이트 전극을 마스크로 이용하여 상기 활성층에 불순물 영역을 형성하고 상기 불순물 영역에 콘택 홀을 갖도록 상기 게이트 라인 및 게이트 라인 인입선을 포함한 전면에 층간 절연막을 형성하는 단계;상기 콘택홀을 통해 상기 불순물 영역에 소오스/드레인 전극이 연결되도록 상기 게이트 라인에 수직한 방향으로 복수개의 데이터 라인을 형성하고 상기 게이트 라인 인입선부에 중앙부분이 외곽부보다 더 넓은 면적을 갖도록 데이터 금속 패턴층을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 액정표시장치의 제조 방법.
- 제 24 항에 있어서,상기 각 게이트 라인 인입선 사이에 상기 각 게이트 라인 인입선과 전기적으로 연결되도록 상기 게이트 라인 인입선과 동일물질로 복수개의 보조 라인을 더 형성함을 특징으로 하는 액정표시장치의 제조 방법.
- 구동 드라이브 IC로부터의 신호를 액정표시패널에 인가하기 위한 게이트 라인 인입선부와 화소 영역을 정의하기 위해 복수개의 게이트 라인과 데이터 라인이 교차 배열되고 각 데이터 라인 및 데이터 라인이 교차되는 부분에 박막트랜지스터가 형성되는 셀 어레이부를 구비한 액정표시장치의 제조 방법에 있어서,상기 박막트랜지스터 형성영역에 게이트 전극들을 구비한 복수개의 게이트 라인 및 게이트 라인 인입선들을 형성하는 단계;상기 게이트 라인 및 게이트 라인 인입선을 포함한 전면에 게이트 절연막을 형성하는 단계;각 박막트랜지스터 형성 영역에 섬 모양으로 활성층을 형성하는 단계;상기 활성층 양측 상에 소오스/드레인 전극이 위치되도록 상기 게이트 라인과 수직한 방향으로 복수개의 데이터 라인을 형성하고 상기 게이트 라인 인입선부에 중앙부분이 외곽부보다 더 넓은 면적을 갖도록 데이터 금속 패턴층을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 액정표시장치의 제조 방법.
- 제 26 항에 있어서,상기 각 게이트 라인 인입선 사이에 상기 각 게이트 라인 인입선과 전기적으로 연결되도록 상기 게이트 라인 인입선과 동일물질로 복수개의 보조 라인을 더 형성함을 특징으로 하는 액정표시장치의 제조 방법.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0074579A KR100447229B1 (ko) | 2001-11-28 | 2001-11-28 | 액정표시장치 및 제조 방법 |
| US10/017,426 US7088323B2 (en) | 2000-12-21 | 2001-12-18 | Liquid crystal display device and method for fabricating the same |
| JP2001389623A JP4287609B2 (ja) | 2000-12-21 | 2001-12-21 | 液晶表示装置及びその製造方法 |
| CNB011403950A CN1184607C (zh) | 2000-12-21 | 2001-12-21 | 液晶显示装置和用于制造所述液晶显示装置的方法 |
| US11/453,083 US7548225B2 (en) | 2000-12-21 | 2006-06-15 | Liquid crystal display device and method for fabricating the same |
| JP2008152644A JP2008209959A (ja) | 2000-12-21 | 2008-06-11 | 液晶表示装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0074579A KR100447229B1 (ko) | 2001-11-28 | 2001-11-28 | 액정표시장치 및 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030043415A KR20030043415A (ko) | 2003-06-02 |
| KR100447229B1 true KR100447229B1 (ko) | 2004-09-04 |
Family
ID=29571819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0074579A Expired - Fee Related KR100447229B1 (ko) | 2000-12-21 | 2001-11-28 | 액정표시장치 및 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100447229B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5029670B2 (ja) * | 2009-09-28 | 2012-09-19 | カシオ計算機株式会社 | 表示装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990061554A (ko) * | 1997-12-31 | 1999-07-26 | 구자홍 | 바이패스 캐패시터 실장형 액정패널 |
| KR20010028531A (ko) * | 1999-09-21 | 2001-04-06 | 구본준, 론 위라하디락사 | 액정표시장치 |
| JP2001125126A (ja) * | 1999-10-29 | 2001-05-11 | Optrex Corp | 液晶表示パネルの電極端子構造 |
-
2001
- 2001-11-28 KR KR10-2001-0074579A patent/KR100447229B1/ko not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990061554A (ko) * | 1997-12-31 | 1999-07-26 | 구자홍 | 바이패스 캐패시터 실장형 액정패널 |
| KR20010028531A (ko) * | 1999-09-21 | 2001-04-06 | 구본준, 론 위라하디락사 | 액정표시장치 |
| JP2001125126A (ja) * | 1999-10-29 | 2001-05-11 | Optrex Corp | 液晶表示パネルの電極端子構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030043415A (ko) | 2003-06-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7548225B2 (en) | Liquid crystal display device and method for fabricating the same | |
| US5835177A (en) | Array substrate with bus lines takeout/terminal sections having multiple conductive layers | |
| EP2026121B1 (en) | Display device | |
| KR100482720B1 (ko) | 액정 표시 장치 | |
| US7626646B2 (en) | Substrate for display device and display device equipped therewith | |
| US7671931B2 (en) | Liquid crystal display device and method of fabricating the same | |
| US7855767B2 (en) | Transflective liquid crystal display | |
| US20030112382A1 (en) | Liquid crystal display device | |
| US6839120B2 (en) | Reflective or transflective liquid crystal display device and method for manufacturing the same | |
| KR101593099B1 (ko) | 액정표시장치용 어레이 기판 및 그 제조방법 | |
| US6999060B2 (en) | Liquid crystal display and fabricating method thereof | |
| KR20060058025A (ko) | 표시 장치 및 표시 장치의 제조 방법 | |
| CN100399174C (zh) | 液晶显示器件及其制造方法 | |
| KR100447229B1 (ko) | 액정표시장치 및 제조 방법 | |
| KR101687718B1 (ko) | 액정표시장치 및 그 제조방법 | |
| US8421939B2 (en) | Display control substrate, manufacturing method thereof, liquid crystal display panel, electronic information device | |
| KR100606961B1 (ko) | Ｔｆｔ－ｌｃｄ 모듈 | |
| JP2001005028A (ja) | 液晶表示装置とその製造方法 | |
| KR20030095904A (ko) | 라인 온 글래스형 액정패널 및 그 제조방법 | |
| HK1126866B (en) | Display device | |
| KR19980058409A (ko) | 액정 표시 장치 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20011128 |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20040113 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20040706 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20040825 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20040826 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20070702 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20080701 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20090622 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20100621 Start annual number: 7 End annual number: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20110615 Start annual number: 8 End annual number: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20120628 Start annual number: 9 End annual number: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20130619 Year of fee payment: 10 |
|
| PR1001 | Payment of annual fee |
Payment date: 20130619 Start annual number: 10 End annual number: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20140630 Year of fee payment: 11 |
|
| PR1001 | Payment of annual fee |
Payment date: 20140630 Start annual number: 11 End annual number: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20150728 Year of fee payment: 12 |
|
| PR1001 | Payment of annual fee |
Payment date: 20150728 Start annual number: 12 End annual number: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20160712 Year of fee payment: 13 |
|
| PR1001 | Payment of annual fee |
Payment date: 20160712 Start annual number: 13 End annual number: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20170713 Year of fee payment: 14 |
|
| PR1001 | Payment of annual fee |
Payment date: 20170713 Start annual number: 14 End annual number: 14 |
|
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20200605 |